KR840007497A - 에러 정정 방법 및 장치 - Google Patents

Abstract

내용 없음.

Description

에러 정정 방법 및 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제11도는 본 발명에 따른 에러 정정 및 디코딩 회로의 다른 일례에 대한 블록선도.

제12도는 본 발명에 따른 실제 문자 코드 방송을 수신기에 적용되는 회로예에 대한 블록선도.

제13도는 본 발명에 따른 다수결 논리 회로예에 대한 블럭선도.

Claims (24)

1. 문자 정보 방송을 위한 방송 시스템에서 방송된 문자 정보에 포함되는 에러러 정정하기 위한 에러정정방법으로서, 한 패킷에 최장 블력을 갖춘 누작위 다중 에러 정정 코드를 선택하고, 상기 무작위 다중에러 정정 코드를 최소 1비트만큼 단축시키며, 다수의 데이터 신호를 문자 정보를 포함하는 문자 코드 신호로서 형성하며, 에러 정정 확률을 증가시키기 위해 문자 코드 신호로서 수신된 데이터신호를 모두 1로 구성된 예정된 행을 갖춘 행렬로 배율시키며, 배율된 데이터 신호로 부터의 문자정보를 디코딩하는 단계를 구비하는 것을 특징으로 하는 에러 정정방법.
2. 제1항에 있어서, 문자 정보를 방송하기 위해 다수결 논리차 세트 순환 코드의 형태로 191 정보 비트 및 82 패리티 비트로 구성된 273 데이터 비트를 포함하는 신호가 선택되고, 상기 무작위 다중 에러 정정코드는 272 데이터가 한 패킷을 형성하도록 1비트만큼 단축되며, 상기 각각의 데이터 신호는 190 정보 비트 및 82 패리티 비트로 구성된 272 데이터 비트를 구비하는 것을 특징으로 하는 에러 정정 방법.
3. 제1항에 있어서, 문자 정보 방송을 위해 다수결 논리차 세트 순환코드의 형태로 191 정보비트 및 82 패리티 비트로 구성된 273 데이터 비트를 포함하는 신호가 선택되고, 상기 무작위 다중 에러 정정 코드는 9비트 단축되어 264 데이터 비트가 한 패킷을 형성하며, 상기 각각의 데이터 신호는 182 정보 비트 및 82 패리티 비트로 구성된 264 데이터 비트를 구비하는 것을 특징으로 하는 에러 정정방법.
4. 송신측 및 수신측을 갖춘 방송 시스템에서 송신측과 수신측 사이에 있는 전송 선로에 에러정정을 위한 에러 정정 시스템으로서, 상기 송신측에서는 한 패킷에 최장 블록을 갖춘 무작위 다중 에러 정정 코드 발생수단과, 상기 무작위 다중 에러 정정 코드를 최소한 1비트만큼 단축시키는 수단과, 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단과, 상기 데이터 신호를 송신하는 수단을 구비하며 수신측에서는 송신된 신호를 수신하는 수단과, 에러 정정 확률을 증가시키기 위해 상기 송신된 데이터신호를 예정된 행이 모두 1로 구성된 행렬로 배율시키는 수단과, 배율된 데이터 신호로부터의 정보를 디코딩하는 수단을 구리하는 것을 특징으로 하는 에러 정정 방법.
5. 제4항에 있어서, 상기 무작위 다중 에러 정정코드를 발생시키는 상기 수단은 다수결 논리차 세트 순환코드의 형태로 191 정보비트 및 82 패리티 비트로 구성된 273 데이터 비트를 포함하는 신호를 발생시키는 수단을 구비하고, 상기 무작위 다중 에러 정정 코드를 단축시키는 상기 수단은 272데이타 비트를 포함하는 한 패킷을 제공하기 위해 상기 신호를 1 비트만큼 단축시키는 수단을 구비하며, 상기 데이터 신호를 형성하는 상기 수단은 각각 190 정보 비트 및 82 패리티 비트로 구성된 272데이타 비트를 갖춘 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단을 구비하는 것을 특징으로 하는 에러 정정방법.
6. 제4항에 있어서, 상기 무작위 에러 정정 코드를 발생시키는 상기 수단은 다수결 논리차 세트 순환코드의 형태로 191정보 비트 및 82 패리티 비트로 구성된 273데이타 비트를 포함하는 신호를 발생시키는 수단을 구비하고, 상기 무작위 에러 정정 코드를 단축시키는 수단은 264 데이터 비트를 포함하는 신호를 제공하기 위해 상기 신호를 9비트 단축시키는 수단을 구비하며, 상기 데이터 신호를 형성하기 위한 상기 수단은 각각 182 정보비트 및 82 패리티 비트로 구성된 264 데이터 비트를 갖춘 다수의 패킷을 포함하는 데이터 신호를 형성하는 수단을 구비하는 것을 특징으로 하는 에러 정정 장치.
7. 제4항에 있어서, 상기 에러 정정 장치는 상기 데이터 신호를 1 비트만큼 순환시키는 수단과 상기 정보비트를 수신하고 다수의 수신된 정보를 순환시키는 수단을 구비하여 상기 다수결 논리차 세트 순환코드에 대해 신드롬 출력에 응답하여 한 패킷당 9비트 이상되는 에러가 상기 순환수단에 의해 정정될 수 있게 되는 것을 특징으로 하는 에러 정정 장치.
8. 제7항에 있어서, 상기 에러 정정장치는 상기 패리티 비트를 수신하는 신드롬 레지스터와, 상기 정보비트를 수신하는 데이터 레지스터와, 상기 출력의 다수결을 전달하기 위해 상기 신드롬 레지스터로부터의 출력을 수신하는 수단과, 신드롬을 정정하기 위해 상기 다수결 논리수단으로 부터의 출력을 상기 신드롬 레지스터에 인가시키는 수단과, 디코딩된 정보를 유도하기 위해 상기 다수결 논리수단으로 부터의 출력을 상기 데이터 레지스터의 출력에 부가시키는 수단을 구비하는 것을 특징으로 하는 에러 정정 장치.
9. 제8항에 있어서, 한 패킷내의 정보는 각각 다수의 비트로 구성된 다수이 집단으로 분리되어 상기 다수의 집단이 분리된 패킷으로 전송되는 것을 특징으로 하는 에러 정정 장치.
10. 제9항에 있어서, 상기 에러 정정장치는 34패킷에 대한 정보 기억용량을 구비하고 표준 배열을 갖춘 패킷신호를 얻기 위해 신호가 기록되거나 상기 메모리로부터 판독될 때 예정된 산법에 따라 악세스되는 메모리를 구비하는 것을 특징으로 하는 에러 정정 장치.
11. 에러 정정 장치로서 패리티 비트를 수신하기 위한 신드롬 레지스터와, 정보 비트를 수신하기 위한 데이터 레지스터와, 상기 출력의 다수결을 전달하기 위해 상기 신드롬 레지스터로 부터의 출력을 수신하는 수단과, 상기 다수결 논리회로에 재공되는 감산회로와, 상기 다수결 논리회로의 판정 임계치를 상기 다수결 논리회로의 입력소자수 이내의 예정치로 설정하는 수단과 순환정정 후 판정 임계치가 예정된 값에 이를 때까지 예정된 값이 상기 감산회로에 의해 상기 판정 임계치에서 되는 것을 특징으로 하는 에러 정정 장치.
12. 제11항에 있어서, 272 비트 데이터 신호, 190비트 정보신호 및 82 비트 패리티로 구성된 신호가 사용되고, 상기 다수결 논리회로의 판정 임계치는 17로 세트되고 상기 특정수는 임계치가 9에 이르러 정정 및 디코딩에 영향을 미칠 때까지 상기 판정 임계치 17가 연속적으로 감소되는 방식으로 1로 세트되는 것을 특징으로 하는 에러 정정 장치.
13. 제11항에 있어서, 외부 장치로 부터의 명령에 응답하여 상기 판정 임계치 설정이 수정되는 것을 특징으로 하는 에러 정정 장치.
14. 제11항에 있어서, 상기 판정 임계치를 설정하고 데이터를 재부하시키는 것은 부과된 소프트 웨어가 감소되는 동안 에러 처리 주기가 단축되도록 실행되는 것을 특징으로 하는 에러 정정 장치.
15. 제11항에 있어서, 상기 판정 임계치는 에러 정정 시간이 감속되도록 2나 3씩 연속 감소되는 것을 특징으로 하는 에러 정정 장치.
16. 제11항에 있어서, 상기 판정 임계치는 에러 정정시간이 단축되도록 13에서 시작하는 것을 특징으로 하는 에러 정정 장치.
17. 다수결 차 세트 순환코드를 이용하는 에러 정정 장치를 이용하는 행태의 문자 코드 방송을 위한 에러 검출 회로로서, 상기 에러 검출 회로는 순환 정정을 실행하기 위해 입력 정보를 기억하는 신드롬 레지스터와, 순환 정정 기간 동안 상기 신드롬 레지스터로 부터 발생된 에러 정정 비트수를 계수하는 수단과, 계수된 수가 예정치에 이를 때에는 상기 신드롬 레지스터의 계수가 모두 0으로 세트될 경우 조차도 에러가 검출되어 문자의 에러 표시가 최소화 되도록 정하는 수단을 구비하는 것을 특징으로 하는 에러 검출 회로.
18. 제17항에 있어서, 상기 예정된 값은 외부 수신 상태에 응답하여 변하는 것을 특징으로하는 에러 검출 회로.
19. 프레이밍 타이밍 검출 회로로서, 의사 무작위 신호가 문자코드 방송용 패킷에 대한 예정 범위에 부가되는 전송된 신호를 수신하는 제1수단과, 상기 전송된 신호를 수신하고 특정신호를 전송된 신호의 선단 및 종단에 부가시키는 제2수단과, 상기 특정신호와 부가된 예정범위에서 예정된 산술 작동을 실행하는 제3수단과, 상기 특정신호와 가산된 상기 신호의 특정 시간점을 상기 제2수단에 의해 1 비트씩 연속적으로 이동시키는 제4수단과, 에러 비트의 수가 최소화되어 프레이밍 타이밍의 검출이 확실시되는 타이밍을 검색하는 제5수단을 구비하는 것을 특징으로 하는 프레이밍 타이밍 검출회로.
20. 제19항에 있어서, 상기 의상 무작위 신호의 배타적 OR 결과는 문자 코드 방송용 상기 패킷 신호의 예정된 시간점 이후의 부분에서 얻어지고 상기 의사 무작위 신호의 배차적 OR 작동은 상기 특정신호와 가산된 신호의 상기 예정된 시간점 다음의 부분에 영향을 미치는 수신된 전송신호의 선단 및 종단에 특정신호가 부가되는 것을 특징으로 하는 프레이밍 타이밍 검출회로.
21. 제19항에 있어서, 송신측에서 상기 송신된 신호는 각 비이트가 상기 패킷 신호의 선단과 종단에 부가되는 34 바이트로 구성된 예정된 패킷 신호뿐만 아니라 클럭조정신호, 프레이밍 코드신호, 수신된 정보신호 및 상기 패킷신호로 부터의 인터럽트 신호에서 4 바이트를 제거함으로써 얻어지는 신호에 의사신호를 부가함으로써 형성되며, 수신측에서 상기 패킷신호는 수신된 패킷 신호의 선도비트를 연속적으로 이동시킴으로써 형성되고 상기한 패킷신호의 에러 정정은(172,190) 에러 정정회로에 의해 영향을 받아서 상기한 패킷신호의 에러가 정정되는 타이밍은 프레이밍 타이밍으로서 구해지는 것을 특징으로 하는 프레이밍 타이밍 검출회로.
22. 제21항에 잇어서, 이미 정해진 상기 시프트 수가 기억된 후 상기 정해진 시프트 수에 응답하여 결정되는 패킷신호는 상기 에러 정정회로에 즉각적으로 부하되는 것을 특징으로 하는 프레이밍 타이밍 검출회로.
23. 제22항에 있어서, 이미 정해진 시프트 수는 매 수평 주사마다 기억되어 전송된 신호의 위상이 각각의 수평 주사에서 변할 때 조차도 프레이밍 타이밍이 검출되는 것을 특징으로 하는 프레이밍 타이밍 검출회로.
24. 제23항에 있어서, 패킷 신호의 에러가 예정된 시프트 수에 의해 정정되지 않을 때 프레이밍 타이밍은 예정된 산법에 응답하여 최소 주기내에 결정되는 것을 특징으로 하는 프레이밍 타이밍 검출회로.

    ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.