KR960043553A - 오류 정정 장치 - Google Patents

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KR960043553A
KR960043553A KR1019960018730A KR19960018730A KR960043553A KR 960043553 A KR960043553 A KR 960043553A KR 1019960018730 A KR1019960018730 A KR 1019960018730A KR 19960018730 A KR19960018730 A KR 19960018730A KR 960043553 A KR960043553 A KR 960043553A
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다까히꼬 마쓰모또
가쯔히로 기무라
히로시 가네꼬
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다까노 야스아끼
상요덴기 가부시끼가이샤
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    • H04H40/00—Arrangements specially adapted for receiving broadcast information
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
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Abstract

복조 회로에 의해 수신 신호를 복조하여 복조 데이타 패턴을 출력함과 동시에, 복조 데이타가 확실함을 표시하는 신뢰도 정보 비트를 출력하며, 이들의 데이타를 각각 제1 및 제2의 시프트 레지스터(4, 5)에 격납한다. 제2레지스터 중 1레벨의 신뢰도 정보 비트의 수가 기준값 이내이면, 시프트 동작을 복수 사이클 반복하여, 1레벨의 신뢰도 정보 비트가 출력된 때에 오류 정정 제어 회로(7)로부터 복조 데이타를 얻을 수 있는 가능성이 있는 모든 비트 패턴을 순차 출력하고, EXOR 게이트(10)에 의해, 가능성이 있는 모든 복조 데이타 패턴을 생성하여, 이들 모든 패턴에 대하여 오류 정정 회로(11)에 의해 오류 정정을 행한다. 또, 기준값을 초과한 경우는 복조 회로로부터의 복조 데이타만에 대하여 통상의 오류 정정을 행한다.

Description

오류 정정 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 구성을 나타내는 블럭도, 제2도는 실시예의 복조 회로의 동작을 설명하기 위한 설명도.

Claims (11)

  1. 입력 신호를 복조하여 복조 데이타 패턴을 출력함과 동시에, 해당 복조 데이타 패턴의 각 복조 데이타가확실하다는 것을 표시하는 신뢰도 정보 비트를 복조 데이타에 대응하여 출력하는 복조 회로와, 상기 복조 데이타 패턴의 오류 정정을 행하는 오류 정정 회로와, 상기 신뢰도 정보 비트에 따라 상기 복조 데이타 패턴의 오류 정정을 제어하는 제어 회로를 구비한 것을 특징으로 하는 오류 정정 장치.
  2. 제1항에 있어서, 상기 제어 회로는 상기 신뢰도 정보 비트가 소정 레벨인 복조 데이타를 조작하여 복조 데이타 패턴을 얻을 가능성이 있는 모든 조합의 복조 데이타 패턴을 생성하는 생성 회로를 갖고, 상기 오류 정정 회로는 상기 생성된 모든 조합의 복조 데이타 패턴에 대하여 오류 정정을 실행하는 것을 특징으로 하는 오류 정정 장치.
  3. 제2항에 있어서, 상기 출력된 신뢰도 정보 비트중 소정 레벨의 신뢰도 정보 비트의 비트수를 판정하는 비트수 판정 회로를 더 구비하며, 상기 제어 회로는 이 비트수 판정 회로에서 판정한 비트수에 따라, 오류 정정을 제어하는 것을 특징으로 하는 오류 정정 장치.
  4. 제3항에 있어서, 상기 제어 회로는, 상기 판정한 비트수가 소정값을 초과했는지의 여부를 판정하며, 초과 하지 않은 때는 상기 생성한 조합의 복조 데이타 패턴을 상기 오류 정정 회로로 송출하고, 초과했을 때에는 상기 복조 회로로부터의 복조 데이타 패턴만을 상기 오류 정정 회로로 송출하도록 제어하는 것을 특징으로 하는 오류 정정 장치.
  5. 제3항 또는 제4항에 있어서, 상기 비트수 판정 회로는, 상기 복조 데이타 패턴 및 신뢰도 정보 비트를각각 취입하여, 서로 동기하여 시프트 동작을 행하는 제1 및 제2의 시프트 레지스터를 갖고, 상기 제2의 시프트레지스터에 취입된 신뢰 정보 비트중 소정 레벨의 신뢰도 정보 비트의 비트수 n이 소정 값을 초과했는지를 판정하는 것을 특징으로 하는 오류 정정 장치.
  6. 제2항 내지 제5항 중 어느 하나의 항에 있어서, 상기 생성 회로는, 상기 소정 레벨의 신뢰도 정보 비트를 입력하여, 상기 소정 레벨의 신뢰도 정보 비트에 대응하는 복조 데이타를 얻을 수 있는 가능성이 있는 모든 조합의 비트 데이타를 순차 출력하는 비트 데이타 발생 회로와, 상기 복조 데이타 패턴 중 소정 레벨의 신뢰도정보 비트에 대응하는 복조 데이타를 상기 모든 조합의 비트 데이타로 순차 변경하여, 상기 모든 조합의 복조데이타 패턴을 순차 출력하는 논리 회로를 갖는 것을 특징으로 하는 오류 정정 회로.
  7. 제6항에 있어서, 상기 비트 데이타 발생 회로는 상기 제1 및 제2의 시프트 레지스터가 행하는 2의 n승 사이클의 시프트 동작 중 어떤 사이클 째의 시프트 동작인지를 카운트하는 제1의 카운터와, 1 사이클의 시프트 동작 중에 나타나는 상기 소정 레벨의 신뢰도 정보 비트의 출현 회수를 카운트하는 제2의 카운터를 포함하고, 상기 소정 레벨의 신뢰도 정보 비트를 입력하여 상기 제1 및 제2의 카운터의 내용에 따라, 상기 소정 레벨의신뢰도 정보 비트에 대응하는 복조 데이타를 얻을 가능성이 있는 모든 조합의 비트 데이타를 각 사이클마다순차 출력하고, 상기 논리 회로는 상기 각 사이클마다 소정 레벨의 신뢰도 정보 비트에 대응하는 복조 데이타를상기 순차 출력 되는 비트 데이타로 변경하여, 상기 모든 조합의 복조 데이타 패턴을 순차적으로 상기 오류정정 회로로 출력하는 것을 특징으로 하는 오류 정정 장치.
  8. 제2항 내지 제7항 중 어느 하나의 항에 있어서, 상기 오류 정정 회로에서의 정정 처리의 결과 적어도 정정이 성공한 복조 데이타 패턴에 대하여 오류 정정 결과와 상기 복조 데이타와의 신호간 거리를 측정하는 신호 거리 측정 회로와, 해당 신호 거리 측정 회로에서의 정정이 성공한 복조 데이타 패턴에 관한 측정 결과로부터 신호간 거리의 최소값을 판정하는 최소값 판정 회로를 더 갖고, 해당 최소값과 판정된 신호간 거리를 갖는 상기 복조 데이타 패턴의 오류 정정 결과를 최종적인 오류 정정 결과로서 출력하는 것을 특징으로 하는 오류 정정 장치.
  9. 제8항에 있어서, 상기 최소값 판정 회로는 적어도 상기 최소값이 소정값 보다 큰지의 여부를 판정하는 판정 회로를 갖고, 상기 최소값이 소정값 보다 큰 경우에 제어 회로를 출력하는 것을 특징으로 하는 오류 정정 장치.
  10. 제9항에 있어서, 상기 신호 거리 측정 회로는 상기 오류 정정 결과와 복조 회로로부터의 복조 데이타 및 신뢰도 정보 비트에 따라 신호간 거리를 측정하는 것을 특징으로 하는 오류 정정 장치.
  11. 제1항 내지 제10항 중 어느 하나의 항에 있어서, 상기 입력 신호는 RDS 방송 신호 혹은 FM 다중 방송 신호인 것을 특징으로 하는 오류 정정 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960018730A 1995-05-31 1996-05-30 오류정정장치 KR100439368B1 (ko)

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JP13451595A JP3263568B2 (ja) 1995-05-31 1995-05-31 誤り訂正装置
JP95-134514 1995-05-31
JP13451495A JP3263567B2 (ja) 1995-05-31 1995-05-31 誤り訂正装置
JP95-134515 1995-05-31

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