JP2570252B2 - エラー訂正コード生成方法 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２進データにおけるエラー（誤り）を訂正
する装置、特に記録再生後デジタル・テレビジョン信号
におけるエラーを訂正する装置（ただし、これに限らな
い。）に関するものである。

背景技術とその問題点 オーディオ又はテレビジョン信号のようなアナログ信
号を送信又は記録に際し例えばパルス符号変調（PCM）
によりデジタル形式に変換することは、現在では極めて
普通である。また、受信又は再生されたデータ・ワード
におけるエラーを受信又は再生時に検出して訂正するた
め、送信又は記録前にコード（符号）化されたデータ・
ワードに或るチェック・ワードを付加することも、普通
に行なわれている。時には、このチェック・ワードは極
めて簡単に導出される。例えば、簡単なパリティチェッ
ク・ワードや周期的冗長チェック・ワードの場合など
は、そうである。しかし、かかる簡単な方法では、一般
に比較的低いレベルのエラー検出又は訂正能力しかな
く、さもなければ、所望レベルのエラー処理を達成する
のに比較的多数のチェック・ワードが必要になる。かよ
うなチェック・ワードはすべてデータ・ワードに付加さ
れるものであるから冗長であるという意味において、特
にデジタル・テレビジョン信号に対しては、必要なチェ
ック・ワード数を余り増加させないで十分なエラー検出
及び訂正能力がある、もっと複雑巧妙なチェック・ワー
ド発生方法が用いられる。デジタル・テレビジョン信号
に含まれるデータの量は、冗長ワードを加えなくてさ
え、非常に高いビット・レート（速度）を使用しなけれ
ばならない程多い。デジタル・テレビジョン信号に用い
られてきた複雑巧妙な方法の例としては、各種のいわゆ
るｂ隣接コード（リード・ソロモン・コードはその特別
な例である。）及びボース・ショーデュリ・ホッケンガ
ム・コードがある。

チェック・ワードを用いるエラー検出及び訂正の従来
方法における共通の問題は、１つのチェック・ワードに
例えば送信中又は記録再生中にエラーが発生すると、チ
ェック・ワードを用いるエラー検出及び訂正が不可能に
なるか、又は間違ったエラー検出及び訂正が行なわれる
ことである。デジタル・テレビジョン信号の場合には、
これらの故障は再生テレビジョン画像の著しい劣化をも
たらす。

もう一つの問題は、かかるチェック・ワードを用いる
エラー検出及び訂正方法を使用すると、これらのチェッ
ク・ワードにより守られるデータ・ワード・ブロックに
おける別々のエラーまで検出し訂正してしまうのに、そ
れらの方法は、主要なデータ・ワード列を含む、例えば
テープのドロップ・アウトによって生じる如きバースト
・エラーに対しては、十分に防護できないことである。

我々の係属中の英国特許出願第8222767号及び第82359
62号において、我々はこれらの問題を処理する方法及び
装置を提案した。本発明は、これらの方法及び装置を拡
張し変形して、少なくとも或る状態において達成できる
如きレベルの訂正について更に改良をしたものである。

発明の目的 したがって、本発明の目的は、上述の問題点を処理す
る２進データのエラー訂正装置の改良にある。

発明の概要 本発明は、デジタル・テレビジョン信号のような２進
データのエラーを訂正するもので、各ブロックが複数
（例えば60）のデータ・ワードから成る第１のワード群
と複数（例えば６）のチェックワードから成る第２のワ
ード群とを有する複数のブロックにデータを整理し、更
に上記複数のブロックを複数ブロックのアレイに組替
え、複数ブロックの各アレイに対し第１及び第２のチェ
ック・ブロックを導出するものである。各チェック・ワ
ードは、上記各ブロックにおける全データ・ワード及び
他の各チェック・ワードに依存して（応じて）導出す
る。１つのチェック・ワードは法２加算によって導出
し、残りのチェック・ワードはそれぞれの基本多項式発
生器によって導出することができる。上記第１チェック
・ブロックは法２加算により、第２チェック・ブロック
は基本多項式発生器により導出する。

発明の原理及び実施例 第１図は、デジタル・テレビジョン信号に適用される
コード化様式（coding format）を示す図である。入来
アナログ・テレビジョン信号の各水平走査線はまず一定
回数サンプルされ、各サンプル値は８ビットのデータ・
ワードにPCM変調される。第１図に示す様式は、ｍ行ｎ
列の複数のデータ・ブロックより成るｍ×ｎアレイを示
し、各データ・ブロックは、例えば第２図に示すよう
に、60個の８ビット・データ・ワードとそれらのデータ
・ワードに対応する６個の８ビット水平チェック・ワー
ドとより成る。

記録に２ヘッド対を用いる特定のデジタル・テレビジ
ョン装置においては、ｍは18に等しくｎは36に等しい。
36列のうち初めの34列は実サンプル値に対応し、終わり
の２列はそれぞれ18個の第１及び第２垂直チェック・ブ
ロックより成る。これらについては、あとで詳細に述べ
る。各列は、ビデオの３水平線を含む。したがって、各
ｍ×ｎアレイは、34×３＝102の水平線より成る。306本
の水平線より成る１フィールドを作るのに、３アレイが
必要である。（625本方式の１フィールドには312 1/2本
が含まれ、6 1/2本の差は画像信号が無い領域すなわち
ブランキング部分から取る。） 本例に用いる特別なサンプリング装置は、成分テレビ
ジョン信号（a component television signal）に適用
されるいわゆる2:1:1方式で、輝度成分信号は6.75MHzで
サンプルされ、各色差成分信号は3.375MHzでサンプルさ
れる。こうして、水平走査線当たり720個のサンプル値
すなわち毎秒13.5メガワードが作られる。

本発明は、いわゆる4:2:2方式にも同様に適用しうる
ものであり、の場合水平走査線当たり与えられる数は２
倍となり、また、複合テレビジョン信号にも適用可能で
ある。ただし、ここで挙げた数は単なる例示にすぎない
ことに留意されたい。

上述のように、各ｍ×ｎアレイの終わりの２列は、そ
れぞれ66個と８ビット垂直チェック・ワードを含む第１
及び第２の垂直チェック・ブロックより成る。第１垂直
チェック・ブロックにおける垂直チェック・ワードは、
ｍ×ｎアレイの初めのｎ−２列において垂直方向に１列
に並んだデータ・ワードの個々のビットをビット毎に排
他的オア（すなわち法２）加算することにより、発生さ
れる。第２垂直チェック・ブロックの垂直チェック・ワ
ードは、同じデータから導出されるが、リード・ソロモ
ン・コードがよいｂ隣接コードを構成する。第１及び第
２垂直チェック・ブロックは、あとで詳細に述べるよう
に、ｍ×ｎアレイのデータ・ブロックのデータ・ワード
に水平チェック・ワードが加えられる前に、また必要な
同期ワードが加えられる前に発生するのがよい。

これまで概述したコード化方法（あとで詳述する。）
によれば、デコード（復号又は解読）時に色々なことが
できる。それは、第２図に示す各データ・ブロックにお
ける６個の水平チェック・ワードにより、そのデータ・
ブロックにおける少なくとも２個のエラー・ワードの検
出及び訂正ができるという事実に基いている。しかも、
各行の終わりの２列における第１及び第２垂直チェック
・ワードにより、例えば、その行の１個のエラー・ワー
ドの検出及び訂正又はその行の２個のエラー・ワードの
検出ができる。

いま、例えば、第３図に示すようなデータ・ワードの
アレイを考える。このアレイは、５個の水平データ・ワ
ード列及び５個の垂直データ・ワード行より成る。

アレイ右側の長方形は水平チェック・ワードを、アレ
イ下側の長方形は垂直チェック・ワードを示す。ここ
で、×印のデータ・ワードがエラー状態にあると考え
る。デコード時における１つのエラー検出方法として、
最初に水平チェック・ワードを訂正に用いる３段階方法
が考えられる。この第１の水平訂正段階では、１個又は
２個のエラーを訂正する。しかも、この水平コードはま
た、その訂正が成功したかどうかを高い正確度で検出す
る。成功が検出されると、そのブロック内のデータ訂正
のため更にあとのエラー訂正の段階に進むことが阻止さ
れる。この処理により、垂直訂正段階で間違った訂正が
行なわれる可能性が除去される。それから垂直チェック
・ワードが訂正に用いられ（もう検出には用いられな
い。）、この後水平チェック・ワードが訂正及びそれ以
上の検出に用いられる。図示のエラー・パターンについ
て上述の方法を使用する場合、第１の水平訂正段階で最
初に水平チェック・ワードを使用しても、第２及び第３
の水平列に３つのエラーがありエラーが多すぎるため、
実際上何も訂正できない。しかし、垂直チェック・ワー
ドを順次使用すると、第1,第3,第４及び第５行にある１
個のエラーは訂正される。それらの訂正されたエラー・
ワードを印で示す。次の段階で水平チェック・ワード
を用いてエラー訂正をすれば、第２及び第３列にある残
りのエラーを訂正できることが分かるであろう（それら
の列にはそれぞれ１個のエラー・ワードしか残っていな
いから）。この簡単な例においては、すべてのエラー・
ワードがこれらの３段階により訂正されるが、常にそう
とは限らず、水平チェック・ワードの２回目の使用で幾
つかのエラー・ワードが検出されても未訂正のまま残さ
れることがあり、それらのワードはあとの補正（concea
lmemt）のためにフラグ（標示）されることになる。

このコード化方法によれば、上述の３段階方法のほか
にデコード時において或る範囲の別のことができる。更
に訂正段階を付加しても実際に訂正されるエラー・ワー
ドの数は急に減るので、一般には３段階を超えるエラー
訂正方法を用いることは得策ではないが、異なる又は追
加的な段階を使用することは可能である。明らかに、ｍ
×ｎブロックの全データ・ワードをあとのエラー訂正す
なわちエラー補正処理のために標示するほかはない程、
エラー密度が高い場合がある。

簡単のため本明細書においては、１つのデータ・ブロ
ックにおけるデータ・ワード列が１本の水平走査線に沿
うサンプル列を表わすと考えるが、実際はそうではな
い。その理由は、そのブロックが訂正不可能のエラー・
パターンをもつ場合、そのブロックの全ワードはたとえ
その中に正しいものがあってもエラー状態にあると見な
されるからである。しかし、これはエラー検出の最良の
方法であり、この検出は補正処理の前に行なわねばなら
ない。かようなエラーの補正をしなければならない機会
はそれらのエラーを分散させることで相当に改善される
ので、以前に、アナログ・テレビジョン信号をサンプル
しそのサンプルをコード化したあとのデータ・ワードを
例えばランダムアクセスメモリ（RAM）装置を用いてそ
の順序をごちゃ混ぜにする（shuffle）ことが提案され
た。この場合、そのデータ・ワードをデコードするに先
立ち、それらの順序を相補的RAM装置を用いて元に戻す
（de−shuffle）のである。

エラー訂正改良のため以前に提案された他の技法は間
挿（interleaving）法であり、この技法は上述のエラー
訂正様式にも使用しうる。間挿法の効果はエラーを拡散
することであり、そうすると、バースト・エラーが発生
しても個々のワード・エラーが訂正される可能性が増
す。

次に、各データ・ブロックの６個のチェック・ワード
を発生する方法を述べる。これらのチェック・ワードの
特徴は、データ・ブロック中の60個のデータ・ワードに
依存するだけでなく自己相互の関係にも依存して発生さ
れることである。この理解を助けるため、まずエラー訂
正コード化の一般論と既知のエラー訂正コードとについ
て述べる。

いま、２進符号を考えると、１つのエラーはその位置
によって充分に特定できる。ゆえに、エラー・ビットの
位置が分かれば、ビットは２値しかもたないので必要な
訂正が分かり、正しい値は実際値の逆とならねばならな
い。また、データ・ワードの１ブロック、すなわち各々
が複数ビットより成る複数のデータ・ワードを考える
と、エラーを充分に特定するには、エラーの位置と大き
さを知る必要がある。

第４図において、例えば34個の８ビット・データ・ワ
ードW₀〜W₃₃の１ブロックを考える。各データ・ワードW
₀〜W₃₃は、アナログ・テレビジョン信号のサンプル・レ
ベル（PCM変調されている。）を表わし、そのサンプル
の振幅範囲は256すなわち2⁸のステップを有する。その
ブロックには２個の８ビット・チェック・ワードK₀,K₁
が付加されており、それらは、エラー・ワードの位置及
びエラーの大きさを特定することにより１個の８ビット
・データ・ワードのエラー訂正を行なう。これは、２つ
の未知数を含む２連立方程式を解くことに当たる。これ
を可能にするため、これら２個のチェック・ワードはそ
れぞれそのブロックの全データ・ワードから導出しなけ
ればならないが、それらが独立した情報をもちその方程
式が解を有することを確実にするため、違った方法で導
出する。ｂ隣接コードの使用は、この独立性を得る１つ
の方法である。

第４図の例において、第１のチェック・ワードK₀は、
34データ・ワード全部を単に法２加算することによって
導出する。すなわち、 K₀＝W₀W₁W₂…W₃₃ ……（１） ここに、は第9A図の回路で達成される法２加算を表わ
す。

第２のチェック・ワードK₁は、基本多項式発生器を用
いて導出する。第５図は該発生器の動作を示す図であ
る。図において、円の中心は８ビット・ワード00000000
を表わす。円の周囲にはα⁰,α²,…，α²⁵⁴で示された2
55のステップがあり、これらは８ビット・コードの異な
る非「０」パターンのすべてを表わす。多項式発生器
は、第9B図のように相互接続された８段フィードバック
・シフトレジスタとして形成するのが便利であるが、そ
の作用は、シフトレジスタが１回クロックされると１つ
の入力データ・ワードを円周に沿って反時計方向に歩進
（ステップ）させることである。こうして８ビット・デ
ータ・ワードがシフトレジスタに取込まれると、そのワ
ードはα^０すなわち１により乗算されたと考えられる。
上記シフトレジスタが再び１回クロックされると、ワー
ドはα^１により乗算されたと考えられ、以下同様にα
²⁵⁴まで続く。更に１クロック加わると、データ・ワー
ドは最初の値に戻る。多様式は基本的なものであるか
ら、シフトレジスタに供給される00000000以外の組合わ
せの８ビット入力は、予め定めた態様で他の可能性のあ
るすべての組合わせを一巡した後、最初の組合わせに戻
る。

チェック・ワードK₁を導出するには、データ・ワード
W₀を上記シフトレジスタの入力に供給し、これを１回ク
ロックする。データ・ワードW₁を法２加算し、シフトレ
ジスタを再び１回クロックする。データ・ワードW₂を法
２加算し、シフトレジスタを再び１回クロックする。こ
れを最後にデータ・ワードW₃₃が法２加算されるまで続
ける。最初の３ステップは、次のように表わせる。

（W₀・α^１）W₁ ……（２） （（W₀・α^１）W₁）α^１W₂ ……（３） （（W₀・α^１）W₁）α^１W₂）α^１W³ ……（４） 式（４）は、次のように書き換えられる。

W₀α^３W₁α^２W₂α^１W₃α^０ ……（５） したがって、結局次式を得る。

K₁＝W₀α³³W₁α³²W₂α³¹…W₃₃α^０ ……（６） 式（１）と（６）は、次のマトリックスで表わせる。

次に、チェック・ワードK₀,K₁よりエラーの位置及び
大きさに関する情報を取出すのに使用するデコード方法
を述べる。いま、データ・ワードの１つWxが、例えば２
つのチェック・ワードK₀,K₁が付加されたデータ・ワー
ドW₀〜W₃₃のブロックが記録再生された後に、エラー状
態になったとすると、そのエラーExは記録されたデータ
・ワードWxに法２加算されてエラー・データ・ワードWx
Exを生ずるものと考えられる。

再生後、２つのシンドロームS₀及びS₁が発生される。
シンドロールS₀はK₀とK₀′の法２和であり、K₀′はK₀に
類似した方法で、しかし再生データ・ワードMn′（ｎ＝
０〜33）から導出される。したがって、 ゆえに、エラーがなければ（Ex＝０）、シンドローム
S₀は０となり、エラーがあれば（Ex≠０）、シンドロー
ムS₀はエラーExの大きさに等しくなる。

シンドロームS₁はK₁とK₁′の法２和であり、K₁′はK₁
と類似の方法で、しかし再生データ・ワードWn′より導
出される。したがって、 ゆえに、ノー・エラー（Ex＝０）であれば、シンドロ
ームS₁は０となり、エラーがあれば（Ex≠０）、シンド
ロームS₁は、第５図の円の周りにエラーの位置までステ
ップ・バックした、すなわち33−Ｘステップだけステッ
プしたエラーExの大きさに等しくなる。

したがって、シンドロームS₁は、Ｘ−33ステップだけ
バックすればエラーExの大きさ、すなわちシンドローム
S₀に等しくなる。

S₁′＝S₁・α^x-33＝Ex・α^０＝S₀ ……（10） エラー・データ・ワードWxの位置を見積けるには、シエ
ン探索（Chien search）が行なわれる。すなわに、S₁は
繰返しα^-1が乗ぜられ、つまり、第５図の円周を時計方
向に順次ステップされ、各ステップでS₁′＝S₀がテスト
される。この条件が充たされたとき、エラーの位置が発
見されたことになる。

この方法の後の部分の変形として、シンドロームS₁に
最初にα^-33を乗じてもよい。すると、式（９） S₁＝Ex・α^33-x ……（９） は新しいシンドロームS₁を与えるよう変形される。

S₁＝Ex・α^-x ……（10′） シエン探索は、繰返しα^１を乗じ各ステップでS₁＝S₀
をテストすることによって行なえる。この変形の利点
は、逆ステップの必要がなくコーダ用と同じ構成の基本
多項式発生器を使用でき、１個の遅延メモリのみでよく
２個の先入れ後出し（first−in last−out）メモリを
必要としないことである。

上述のエラー訂正コードは、ただ１個のエラーを確実
に訂正する。すなわち、エラーがデータ・ワードW₀〜W
₃₃の１つにあるとき、チェック・ワードK₀,K₁はエラー
の大きさと位置を決定できる。また、チェック・ワード
K₀又はK₁の１つにエラーがあるときは、シンドロームS₀
又はS₁の一方が０になり他方が０でなくなる。これは、
エラーがチェック・ワードK₀又はK₁の１つにあってデー
タ・ワードW₀〜W₃₃にはエラーがないことを示す。

しかし、このエラー訂正コードでは、２つ以上のエラ
ーが発生した場合に問題が起こる。そのような場合に、
誤り訂正符号が誤り訂正を実行できなくても、少なくと
も何らかの誤り検出能力を持っていて、残りの誤りが後
続の可能な訂正または隠蔽の為にフラッグをたてること
ができれば有利である。同様にして、そのような場合
に、２以上の誤りが存在するときに、誤った訂正が行わ
れ実際に有効なデータを無効データとしてしまうような
失敗の確率を減らすことが重要である。いわゆる完全コ
ード（ただ１つのエラーを訂正するハミング・コード
（Hamming code）がその例である。）においては、チェ
ック・ワードにより特定可能なアドレスの数は１つのエ
ラーが発生する場合のアドレスの数に等しい。したがっ
て、２以上のエラーがある場合、ハミング・コードが１
つのエラーを想定して間違った訂正を行なうことは避け
られない。不完全コードの場合は、訂正に用いないコー
ド部分を、そのコードの訂正可能範囲外のすべてのエラ
ー・パターンをできるだけよく検出する手段として使用
する必要がある。

第４図について述べたコードは、この意味において完
全ではない。というのは、２つのシンドロームS₀,S₁は2
¹⁶−１の異なる非「０」パターンを想定しうるのに対
し、エラー・パターンの総可能数は2⁸−１、すなわち25
5（可能ワード・パターン数）×36（ワード数）である
からである。明らかに、2¹⁶−１は255×36より大きく、
これは、チェック・ワードを含むワードの総数が最大可
能数255まで増加されたとしても、なお正しい。したが
って、２以上のワードにわたる複数エラーの検出のため
に、理論上少なくとも残りのパターンのいくつかを利用
しうることになる。これを達成するには、これらの残り
パターンが１エラー訂正の際にできるだけ発生しないよ
うにすることが必要である。

複数エラーに伴う失敗の確率を計算すると、最も厄介
な状態は１チェック・ワードに１エラーがある場合であ
ることが判る。それは、その場合、コードがチェック・
ワードの１エラーか又はデータ・ワードの複数エラーか
を識別できないからである。装置がチェック・ワードの
１エラーと想定すると、少なくとも２個のエラーを含む
１データ・ブロックが有効として通過する可能性があ
り、装置がデータ・ブロックに２エラーがあると想定す
ると、有効なデータ・ワード・ブロックが無効として扱
われる可能性がある。チェック・ワードのエラーの場合
特に困難なのは、２個のチェック・ワードがデータ・ワ
ードを通しては関係があるが相互には全然関係がないた
め、他のチェック・ワードがエラーについて何の情報も
与えないことによる。

次に、第２図の各データ・ブロックのチェック・ワー
ド発生に用いるエラー訂正コードを第６図について簡単
に説明する。第６図は、第４図と同様に、34個の８ビッ
ト・データ・ワードW₀〜W₃₃より成る１ブロックを示
す。このブロックには、２個の８ビット・チェック・ワ
ードC₀,C₁が付加されている。基本的には、これらのチ
ェック・ワードC₀,C₁は、第４図のチェック・ワードK₀,
K₁と同様な方法で導出される。すなわち、チェック・ワ
ードC₀は法２和として形成され、チェック・ワードC₁は
基本多項式発生器を用いて形成される。しかし、第４図
のチェック・ワードK₀,K₁は共に事実上そのブロックの
位置33に関係しているが、チェック・ワードC₀,C₁は事
実上ブロックの位置35に関係する。いい換えると、第４
図のチェック・ワードK₀,K₁は、位置33の最後のデータ
・ワードW₃₃を含むデータ・ワードに依存して導出され
るのに対し、第６図のチェック・ワードC₀,C₁は、位置3
3の最後のデータ・ワードW₃₃を含むデータ・ワードばか
りでなく、位置34,35にあるチェック・ワードC₀,C₁自身
にも依存して導出される。

したがって、各チェック・ワードC₀,C₁は他のチェッ
ク・ワードに関する情報を有し、そのため、デコード時
にチェック・ワードC₀,C₁をデータワードと全く同様に
扱うことができ、１エラーの場合そのエラーがチェック
・ワードC₀又はC₁の一方にあるときでも、そのエラーの
大きさと位置を決定することができる。

勿論、問題はチェック・ワードC₀,C₁を作ることであ
り、これは数学的に説明するのが最も分かり易いであろ
う。式（１）及び（６）は、第４図のチェック・ワード
K₀,K₁がデータ・ワードW₀〜W₃₃から導出されていること
を示している。

K₀＝W₀W₁W₂…W₃₃ ……（１） K₁＝W₀α³³W₁α³²W₂α³¹…W₃₃α^０ ……（６） 第６図において、34個のデータ・ワードW₀〜W₃₃が与
えられると、位置33に関係のある２個の中間ワード（処
理の中間で生成されるチェックワード）K₀,K₁が導出さ
れる。また、第６図から次のことが分かる。

C₀・α^０＝K₀α^０C₁α^０ ……（11） C₁・α^０＝K₁α^２C₀α^１ ……（12） 上式（11），（12）を書き直すと、 K₀＝C₀C₁ ……（13） K₁＝C₀α^-1C₁α^-2 ……（14） これをマトリックスで表わすと、 この中央のマトリックスは実際上ヴアンデルモンド（Va
ndermonde）の行列式であるから、それは常に１つの実
数の逆行列（a real inverse）を有し、方程式（15）は
C₀,C₁について解くことができる。実際に、次式 X⁸＝X⁴X³X²X⁰ ……（16） で表わされる第9B図の形式の基本多項式発生器を用いた
場合の解は、 である。ゆえに、所要のチェック・ワードC₀,C₁を直ち
に求めることができる。それには、プログラム可能のリ
ードオンリメモリ（PROM）をルックアップ表として使用
するのが最も便利である。

第７図は、チェック・ワードC₀,C₁を発生する回路を
示すブロック図である。入来データ・ワードW₀〜W
₃₃は、入力（10）より、それぞれ中間ワードK₀,K₁を導
出する第１及び第２の基本多項式発生器（11），（12）
と2:1選択器（13）とに供給される。基本多項式発生器
（11）により導出された中間ワードK₀は（512×８）PRO
M（14）に供給され、基本多項式発生器（12）により導
出された中間ワードK₁は（512×８）PROM（15）に供給
される。中間ワードK₀,K₁はそれぞれPROM（14），（1
5）の入力端子A₀〜A₇に供給され、他の入力端子A₈に
は、PROM（14），（15）を交互に差動させチェック・ワ
ードC₀,C₁を導出させるスイッチング信号が供給され
る。導出されたチェック・ワードC₀,C₁は排他的オア回
路（16）を経て2:1選択器（13）に供給される。2:1選択
器（13）の出力は、データ・ワードW₀〜W₃₃とそれに付
加されるチェック・ワードC₀,C₁とより成る。

デコーダ（復号器）における手順は、基本的には第４
図の従来方法について前述したのと同様であるが、チェ
ック・ワードを単に入来データ・ワードから導出するの
ではなく入来データ・ワードと入来チェック・ワードの
両方を用いる点が異なる。したがって、シンドロームは
直ちに導出される。チェック・ワードにエラーがないと
き、両シンドロームは０である。両シンドロームが０で
ないときは、１つのエラーがあると想定し、そのエラー
の大きさと位置は上述したシエン探索により見付けるこ
とができる。勿論、このシエン探索はチェック・ワード
の１つに単一エラーがあることを知らせるが、この場
合、データ・ワードは単に有効として通過するだけで必
要な訂正は受けない。一方のシンドロームが０で他法の
シンドロームが０でないとき、２以上のエラーがあるこ
とになる。以下、改良されたデコード方法を述べる。

勿論、これまでの例は極めて簡単なもので、実際のデ
ジタル・ビデオテープレコーダに対しては十分なチェッ
ク情報を有しない。これより、第１及び第２図のデータ
様式に用いる方法を第８図〜第11図について述べる。第
８図は、１データ・ブロックの60データ・ワードW₀〜W
₅₉（W_k-1）とそれに付加された６チェック・ワードK₀〜
K₅（W_N-1）を示す。ただし、ｋはデータ・ワード数,Nは
ブロックの長さを表わす。60データ・ワードに６チェッ
ク・ワードを用いることは従来方法に用いられてきた程
度の冗長レベルを与えるが、数W_k-1が１〜249の範囲内
にある限り、第１及び第２の様式に適当な変化を与えれ
ば、データ・ワードの数を違えることができる。

基本的には、６水平チェック・ワードをもつデータ・
ワードは、変形３エラー訂正用リード・ソロモン・コー
ドを構成する。データ・ブロックと付加チェック・ワー
ド内のエラー訂正には全３エラー訂正能力を使用する必
要はなく、この能力は、、デコード時エラー訂正の第１
段階においてデータ・ワードと付加チェックワード内の
１つか２つのエラーを訂正するだけに用いられる。

普通のリード・ソロモン・コードにおいては、６個の
チェック・ワードは次の如きフィールド要素が増加した
マトリックスから導出される。

ただし、K₀〜K₅は６チェック・ワードをW₀〜W_k-1はデー
タ・ワードを表わす。

チェック・ワードK₀〜K₅は、データ・ワードW₀〜W_k-1
より上述のように基本多項式発生器を用いて発生しう
る。チェック・ワードK₀及びK₁の発生に要する特別の基
本多項式発生器は、第9A図及び第9B図にブロック図で示
す。例えば、第9B図では、各基本多項式発生器は各排他
的オア回路（21）の一方の入力に接続された８個の入力
端子（20）を有し、各排他的オア回路（21）の出力は各
シフトレジスタ段（22）の入力に接続され、各シフトレ
ジスタ段（22）の出力は各出力端子（23）に接続され
る。所要の多項式を発生するのに適当な帰還接続が、シ
フトレジスタ段（22）の出力から排他的オア回路（21）
の他方の入力にそれぞれ設けられる。

残りの４つの多項式発生器も同様に構成しうるが、か
なり複雑な相互接続、したがって相当なハードウエアの
量が含まれることになる。よって、その代わりに、第10
図のようなPROMを用いる基本多項式発生器を使うのがよ
い。その基本多項式 発生器は各排他的オア回路（31）の一方の入力に接続さ
れた各入力端子（30）を有し、排他手オア回路（31）の
出力は、PROM（33）の８個の入力にそれぞれ接続された
８出力をもつ８−ウェイＤ型フリップフロップ（32）に
接続され、PROM（33）の８出力はそれぞれ８出力端子
（34）に接続される。PROM（33）の出力により排他的オ
ア回路（31）の他方の入力にそれぞれ帰還接続が設けら
れる。この基本多項式発生器によって実際に作られる基
本多項式はPROM（23）のプログラムに従って決まり、チ
ェック・ワードK₀〜K₅の発生に必要な６個の基本多項式
発生器を構成するのに、同じ基本構成を用いることがで
きる。

普通のリード・ソロモン・コードにおいては、チェッ
ク・ワードK₀〜K₅がデータ・ブロックに付加されること
があっても、あとの処理を受けない。しかし、上述のよ
うに、これでは、チェック・ワード自身にエラーがある
場合、特にチェック・ワードに１つのエラーがありデー
タ・ワードに１つのエラーがある場合に有効な保証とな
らない。したがって、前述の如く各チェック・ワードが
全データ・ワードばかりでなく他の全チェック・ワード
にも依存するように、チェック・ワードを改変する。

そこで、Ｋをブロック内のデータ・ワード数とし、Ｎ
をブロックの長さとすると、第１段階のチェック・ワー
ドは次のマトリックスから発生される（第８図参照）。

いい換えると、K₀〜K₅は、普通ブロックに付加されるこ
とがあるチェック・ワードである。いま、実際に用いる
べきチェック・ワードをC₀〜C₅とすると、これらの両チ
ェック・ワードの間には次式の関係が成立つ。

α⁰C₀＝α⁰K₀α⁰C₁α⁰C₂α⁰C₃α⁰C₄α⁰C₅ α⁴C₀＝α⁶K₁α⁵C₀α³C₂α²C₃α¹C₄α⁰C₅ α⁶C₂＝α¹²K₂α¹⁰C₀α⁸C₁α⁴C₃α²C₄α⁰C₅ α⁶C₃＝α¹⁸K₃α¹⁵C₀α¹²C₁α³C₂α³C₄α⁰C₅ α⁴C₄＝α²⁴K₄α²⁰C₀α¹⁶C₁α¹²C₂α⁸C₃α⁰C
₅ α⁰C₅＝α³⁰K₅α²⁵C₀α²⁰C₁α¹⁵C₂α¹⁰C₃α⁵
C₄ ……（20） 方程式（20）をチェック・ワードC₀〜C₅について解か
ねばならない。この方程式は、次のような行例式に書き
換えられる。

これはまた、常に１つの実数の逆行列を有するヴアン
デルモンドの行列式であり、次のような解を有する。

この行列式の実現は、実際には、大きなPROMを利用し
て簡単に行なわれる。特定の場合には、2K×８すなわち
11アドレス入力と８出力が必要である。第11図は、完全
なコード発生器を示すブロック図である。各チェック・
ワードK₀〜K₅は、第10図について上述した如き基本多項
式発生器（40）を用いて通常の方法で発生される。この
発生過程では、データ・ワードのみ使用される。各基本
多項式発生器（40）の出力は2K×8PROMの形の６−ウェ
イ８−８コード変換器（41）にアドレスされ、PROM（4
1）の出力は法２加算器（42）に接続される。各チェッ
ク・ワードに対して８−８コード変換表の１つが当てが
われ、６個の変形「Ｋ」チェック・ワード値の全部の法
２和としてチェック・コードC₀〜C₅が発生される。こう
して発生されたチェック・コードC₀〜C₅は、送信又は記
録のためにデータ・ブロックに付加される。

デコーダにおけるデコード方法は、大体２チェック・
ワードのみを用いる場合について上述したと同様である
が、これより改良したデコード方法を述べる。

最初の動作は、各データ・ブロックの60データ・ワー
ド及び６チェック・ワードから６個のシンドロームを発
生することである。上述のコード化構造により、各デー
タ・ブロックの最後のワード（すなわち６番目のチェッ
ク・ワード）も使用してシンドロームが発生される。こ
れらのシンドロームをS₀,S₁,S₂,S₃,S₄,S₅とする。

第12図において、データ・ワードに大きさα^x,α^ｙの
２つのエラーが発生し、それらのエラーの位置がそれぞ
れa,bである、と仮定する。そうすると、そのシンドロ
ームは次のようになる。

S₀＝α^ｘα^ｙ S₁＝α^ｘ・α^ａα^ｙ・α^ｂ S₂＝α^ｘ・α^2aα^ｙ・α^2b S₃＝α^ｘ・α^3aα^ｙ・α^3b S₄＝α^ｘ・α^4aα^ｙ・α^4b S₅＝α^ｘ・α^5aα^ｙ・α^5b ……（23） 上述のように、所要回路は、逆ステップを避けるよう
にシンドロームを変形することにより簡略化しうる。こ
の変形は、事実上シンドロームをコードの終わりから始
まりへＮタイム・スロットだけ移すことである。したが
って、S₀にはα^０が乗ぜられ、S₁にはα^-Nが乗ぜられ、
S₂にはα^-2Nが乗ぜられ、以下同様となる。そうする
と、新しいシンドロームS₀〜S₅は次のようになる。

S₀＝α^ｘα^ｙ S₁＝α^ｘ・α^ａ・α^-Nα^ｙ・α^ｂ・α^-N S₂＝α^ｘ・α^2a・α^-2Nα^ｙ・α^2b・α^-2N S₃＝α^ｘ・α^3a・α^-3Nα^ｙ・α^3b・α^-3N S₄＝α^ｘ・α^4a・α^-4Nα^ｙ・α^4b・α^-4N S₅＝α^ｘ・α^5a・α^-5Nα^ｙ・α^5b・α^-5N……（24） エラー位置の発見はシエン探索によって行ない、その
際、各シンドロームS₁〜S₅はα^１を乗ぜられ且つシンド
ロームS₀〜S⁴にそれぞれ法２加算される。α^１を（Ｎ−
ａ）回乗じると、次の５方程式を得る。

P₀＝α^N-a・S₁S₀ ＝α^ｙ・α^ｂ・α^０（α^-aα^-b） P₁＝α^N-a・S₂S₁ ＝α^ｙ・α^2b・α^-N（α^-aα^-b） P₂＝α^N-a・S₃S₂ ＝α^ｙ・α^3b・α^-2N（α^-aα^-b） P₃＝α^N-a・S₄S₃ ＝α^ｙ・α₄ ^b・α^-3N（α^-aα^-b） P₄＝α^N-a・S₅S₄ ＝α^ｙ・α^5b・α^-4N（α^-aα^-b） ……（25） したがって、 これらの条件は、１つのエラーが発見されるまでチェ
ックされる。１つだけエラー（α^ｘ）があり、したがっ
てα^ｙ＝０の場合、P₀,P₁,P₂,P₃及びP₄はすべて０であ
り、この条件は直ちに検出されることに注目されたい。
一旦、位置ａに最初のエラーが発見されれば、エラーα
^ｘの大きさが決定されねばならない。これは、次の恒等
式を発意制することによって行なわれる。

α^2(N-a)・S₂S₀ ＝α^ｙ・α^2b（α^-2aα^-2b）＝Q₀ ……（27） ここに、 （α^-aα^-b）^２＝（α^-2aα^-2b） ……（28） なる故 また、 エラーα^ｘは位置ａのデータ・ワードと法２加算されて
訂正される。次いで、シエン探索が位置ｂを発見するま
で続けられ、エラーα^ｙの大きさがエラーα^ｘの場合と
同様にして決定される。次いで、この第２のエラーα^ｙ
は位置ｂのデータ・ワードの法２加算されて訂正され
る。

上述のように、エラー位置アルゴリズム（26）は除算
操作を必要とする。これには対数を用いるのがよく、減
算過程を避けるため、アルゴリズム（26）を次のように
書き換える。

P₁ ²＝P₀・P₂ P₂ ²＝P₁・P₃ P₃ ²＝P₂・P₄ ……（31） こうすると、シエン探索中エラー位置が発見されたかど
うかを示すのに、簡単なゲーティング（gating）で十分
となる。

上述のデコード用アルゴリズムの使用法については、
多くの選択がある。以下の説明においては、デコード
（解読）方法は、垂直チェック・ワードの使用を含み、
さきに概述した３段階方法に従うものとする。すなわ
ち、この方法は、水平チェック・ワードを用いて２エラ
ー・ワードを訂正し、更に訂正が必要かどうかの決定を
する第１段階と、垂直チェック・ワードを用い第１段階
よりエラーがなお残存する場合エラー・ワードを訂正す
るが、更にエラー・ワードの検出はしない第２段階と、
水平チェック・ワードを用いて２エラー・ワードを訂正
し更に検出を行なう第３段階とを有する。

第３段階において、水平チェック・ワードの全訂正及
び検出能力が用いられるが、これを行なう方法及び装置
を第13〜第15図を参照して詳細に説明する。この説明よ
り、水平チェック・ワードの全能力を用いない比較的簡
単な第１段階がどのように実行されるかが明らかとなる
であろう。第３段階で検出されるが訂正されないエラー
・ワードは、標示されて次の補正（concealment）を受
ける。

最初の水平ブロックの２エラー処理においては、方程
式（23），（24）の最初の４式、方程式（25）の最初の
３式及び方程式（31）の第１式のみが使用される。２エ
ラーが発見され訂正されると、残りの２チェック・ワー
ド発生器をそれ以上のエラー検出か又は２つの新しいシ
ンドロームの発生に使用しうる。この新シンドローム
は、対応するチェック・ワードから発生されるシンドロ
ームと同じになるべきである。

次に、第13図について、このようにデコードを行なう
装置（デコーダ）の一例を説明する。再生又は受信され
たデータ・ブロックはデータ入力（50）より８端子ラッ
チ回路（51）に供給され、その出力は、基本多項式発生
器（52）の６入力と遅延回路（53）の入力にそれぞれ接
続される。各基本多項式発生器（52）は６個の発生器部
（54）を有し、各発生器部（54）は第14図に詳細を示す
ように排他的オア回路（54A）と８端子ラッチ回路（54
B）とで構成される。基本多項式発生器（52）は、第１
の発生器部を除き512×8PROM（55）を有する。各PROM
（55）の出力から各発生器部（54）の第２入力に、帰還
が施される。第１発生器部は、第9A図のものに対応して
おり、PROM（55）は必要でないが、排他的オア回路とシ
フトレジスタの位置が入れ替わってる。

上述の理由により、また、特にシエン探索中の逆ステ
ップを避けるため、発生されるシンドロームは変形さ
れ、この作用はPROM（55）によって行なわれる。この目
的で、制御信号が端子（56）より最初の３つのPROM（5
5）の最上位（MSB）端子に供給される。そうすると、基
本多項式発生器（52）がデータ・ブロックの終了ワード
を受けて各シンドロームの発生を完了したとき、そのシ
ンドロームは変形され、この変形シンドロームは６個の
８端子ラッチ回路（57）のそれぞれに供給される。した
がって、８端子ラッチ回路（57）は、それぞれ変形シン
ドロームS₀,S₁,S₂及びS₃とシンドロームS₄及びS₅とをあ
との処理のために次のデータ・ブロックがデータ入力
（50）に供給されている間保持する。

方程式（25）のP₀,P₁及びP₂は、それから乗算器（5
8）と排他的オア回路（59）とによって導出される。例
えば変形シンドロームS₀は第１排他的オア回路（59）の
一方の入力に直接供給され、変形シンドロームS₁は第１
乗算器（58）を経て第１排他的オア回路（59）の他方の
入力に供給される。各乗算器（58）は、第15図に詳細を
示すように、８端子2:1選択器（58A）、８端子ラッチ回
路（58B）及び排他的オア回路（58C）（３つの排他的オ
ア・ゲートより成る。）を有する。最初のクロック周期
において、入力（シンドローム）データは2:1選択器（5
8）を通過する。このクロック周期の終わりに、データ
は、排他的オア回路（58C）によりα^１が乗ぜられ８端
子ラッチ回路（58B）に保持される。2:1選択器（58A）
は８端子ラッチ回路（58B）の出力をデータ・ブロック
期間の残りの間に選択し、各クロック周期の間にデータ
とα^１の乗算が行なわれる。第１乗算器（58）は変形シ
ンドロームS₁にα^１を乗じ、この動作が（Ｎ−ａ）回行
なわれると、第１排他的オア回路（59）の出力は方程式
（25）の第１式に示される如きP₀になる。同様にして、
第２排他的オア回路（59）はP₁を、第３排他的オア回路
（59）はP₂を供給する。

第４排他的オア回路（59）は、方程式（27）において
α^2(N-a)・S₂S₀からエラーの大きさを見付けるのに用
いる値Q₀を供給する。

変形シンドロームS₀はまた８端子ラッチ回路（60）と
比較器（61）にも供給され、比較器（61）ではゼロ・エ
ラーを検出するためゼロとの比較が行なわれる。

次の必要事項は、方程式（26）の最初の２つの部分を
チェックすることである。すなわち、 これは、排他的オア回路（59）の出力が第５図のリング
上の位置を表わすことを考えながら、ルックアップ表を
用意するPROM（62）によって行なわれる。PROM（62）の
出力は８端子ラッチ回路（63）の入力に供給され、第１
及び第３の８端子ラッチ回路（63）の出力は加算器（6
4）の各入力に供給され、加算器（64）は出力を512×8P
ROM（65）に供給する。

４個のPROM（62）は、それぞれP₀,P₁,P₂及びQ₀の２つ
の値を対数形log（P₀）,log（P₁ ²）,log（P₂）及びlog
（Q₀）に変換する。加算器（64）は、log（P₀）とlog
（P₂）を加算する。その結果９ビットとなるが、PROM
（65）により再び元の８ビットに変換され、それは８端
子ラッチ回路（66）に保持される。もう一つの８端子ラ
ッチ回路（78）は、log（P₁ ²）を保持する。８端子ラッ
チ回路（66），（78）の出力は比較器（67）に供給さ
れ、比較器（67）は両方が等しいとき、すなわち log（P₁ ²）＝log（P₀）＋log（P₂） ……（32） のとき、出力「１」を生じる。

エラー解析PROM（68）は、それぞれ比較器（61），
（67）の出力とナンド・ゲート回路（79）の出力に接続
された３つの入力を有し、ナンド・ゲート回路（79）の
入力は８端子ラッチ回路（78）の出力に接続される。PR
OM（68）の３入力は４つの出力にデコードされ、その出
力はラッチ回路（69）に保持され後段の制御に使用され
る。これらの４出力は、次の事項を表わす。

（ｉ） データ・ブロックにエラーなし。

（ii） データ・ブロックに単一エラーあり。

（iii） データ・ブロックに２エラーのみあり。

（iv） データ・ブロックに１又は２エラーあり。

データ・ブロックにエラーがないことを表わす出力
（ｉ）は、32×2PROM（96）の１入力アドレスに供給さ
れる。

データ・ブロックに１エラーだけがあることを表わす
出力（ii）は、カウンタ（80）にラッチ（保持）され
る。カウンタ（80）は、どれかのデータ・ブロックに出
力（ii）の１パルスだけが存在することを検出する。デ
ータ・ブロックに０又は１以上のデコードされたエラー
があるときは、単一エラー訂正はPROM（96）によって禁
止される。

データ・ブロックに２エラーだけがあることを表わす
出力（iii）は、カウンタ（81）にラッチされる。１エ
ラーの場合と同様に、各データ・ブロックにおいて２つ
の、しかも２つのみのエラーをデコードしなければなら
ない。他の状態が検出されると、２エラー訂正はPROM
（96）によって禁止される。

出力（iv）は、2:1選択器（89）の制御に用いられ
る。１エラーが検出されると、この選択器（89）は８端
子ラッチ回路（88）よりデータを通すようにスイッチす
る。エラーが検出されないとき、この選択器（89）はゼ
ロ・データを供給する。

エラー解析PROM（68）への他の入力は、装置が１又は
２エラーをデコードするか又はどちらもしないかを制御
するのに使用される。

出力が方程式（29）の対数値を表わす加算器（70）
は、エラー・パターンを発生する。PROM（71）は真数を
導出し、導出値（α^ｙ）は８端子ラッチ回路（72）に保
持される。方程式（30）の値（α^ｘ）は、排他的オア回
路（73）によって導出され、８端子ラッチ回路（88）に
保持される。ノー・エラーのとき、データは８端子ラッ
チ回路（72）に保持され、変形シンドロームS₀及び排他
的オア・ゲート（73）の出力は０となる。１エラーのみ
のとき、８端子ラッチ回路（72）に保持されるデータは
０となり、変形シンドロームS₀はそのエラーに等しい大
きさをもつ。よって、エラー・パターンが排他的オア・
ゲート（73）の出力に得られる。８端子ラッチ回路（8
8）に保持されたエラー・パターンは、2:1選択器（89）
に供給される。１又は２エラー位置がデコードされる
と、そのエラー・パターンは８端子ラッチ回路（90）及
びエラー・パターン検出PROM（91）に送られる。

８端子ラッチ回路（90）の出力は、記憶用遅延回路
（76）とシンドローム発生器（74），（75）とに送られ
る。シンドローム発生器（74），（75）は、基本多項式
発生器（52）の同様にして２つのシンドロームS₄′,
S₅′の値を発生し、データ・ブロックの終わりにこれら
の値は８端子ラッチ回路（82），（83）に保持される。
エラー・パターンが正しければ、シンドロームS₄′,
S₅′はそれぞれS₄,S₅と等しくなる。この条件は、比較
器（86），（87）によって検出される。比較器（86）か
らの出力は比較器（87）の起動に用いられ、したがって
比較器（87）の出力は両シンドローム対が等しいことを
表わす。この出力は、PROM（96）の制御に用いられる。

2:1選択器（89）からのエラー・パターンは、ワード
／ビット制御信号と共にエラー・パターン検出PROM（9
1）にも供給される。この制御が「ワード」状態にある
と、PROM（91）は、有効２エラー検出器（92）と1K×1P
ROM（94）を経て全データ・パターンを有効（正しい）
とデコードする。上記制御が「ビット」状態にあると、
有効２エラー検出器（92）への出力は、エラー・ワード
に単一のビット・エラーがあるとデコードされた場合に
のみ有効となる。また、有効バースト・エラー検出器
（93）への入力は、２連続エラー・ワードのみが９ビッ
トか又はより少ないエラー・パターンを表わす場合に有
効となる。これらのテスト結果はPROM（94）に送られ、
PROM（94）は、有効エラー・パターンをデコードし、制
御信号をラッチ回路（95）を介してPROM（96）に供給す
る。

PROM（96）への入力は、0,1及び２エラー・パターン
のデコードを可能にすると共に、ラッチ回路（97）を介
して８端子ラッチ回路（98）の出力がデータ中のエラー
を排他的オア・ゲート（77）（遅延回路（53）よりデー
タが供給されている。）を経て訂正しうるようにする。

PROM（96）からの第２出力は、ラッチ回路（97）を介
して端子（84）に信号を供給し、訂正不能のエラー・パ
ターンが発見されたことを指示するのに使用される。ま
た、これはあとのエラー訂正又はエラー補正に使用され
る。

以上を要約すると、次のようになる。ノー・エラーの
とき、2:1選択器（89）はオール「０」信号を選択す
る。１エラーのとき、PROM（71）は不能化され、排他的
オア回路（73）の出力は変形シンドロームS₀となる。し
かし、２エラーのときは、PROM（71）は動作し、エラー
の大きさは上述のようにして求められる。したがって、
すべての場合、2:1選択器（89）の出力はエラー・パタ
ーンとなる。ただし、ノー・エラーの場合、エラー・パ
ターンはオール「０」となる。エラー・パターンは、遅
延回路（76）を経て排他的オア回路（77）の一方の入力
に供給され、遅延回路（53）より排他的オア回路（77）
の他方の入力に供給されるデータと法２加算される。こ
うして、データ中のエラーは訂正され、訂正されたデー
タは出力（85）に供給される。

更に、チェックの目的で、2:1選択器（89）からのエ
ラー・パターンはシンドローム発生器（74）と（75）に
供給される。チェックは、方程式（26）の後の部分を用
いて行なわれる。簡単にいうと、５と６番目の基本多項
式発生器（52）はシンドロームS₄とS₅を発生し、これら
は、５と６番目のラッチ回路（57）及び８端子ラッチ回
路（85），（95）を経て比較器（86），（87）に供給さ
れる。比較器（86），（87）における簡単な比較は、必
要なすべてである。上述のように導出されシンドローム
発生器（74），（75）に供給されたエラー・パターンが
原データのエラー・パターンと同じであれば、５番目の
基本多項式発生器（52）とシンドローム発生器（74）か
ら比較器（86）に供給されるシンドロームS₄と、６番目
の基本多項式発生器（52）とシンドローム発生器（75）
から比較器（87）に供給されるシンドロームS₅とは同じ
となる。そして、「エラー有効」信号が比較器（87）か
らPROM（96）に送られる。

この時点で多くの選択事項が得られる。例えば、ブロ
ックに約５以上のエラーがあると、エラー訂正は失敗す
ると解釈してエラー訂正データを抜けさせることができ
る。これは、約1/10⁶の失敗率を与えることになり受け
入れられない。失敗率を約1/10⁹に改善するため、次に
述べるようないくつかの防護手段を設ける。

これは、どんな９ビット・バースト・パターン又は２
ビット・ランダム・エラー・パターンにも適用される個
々のエラー訂正を制限することにより、行なわれる。こ
れは、単一エラー又は２エラー・パターンの検出後に行
なわれる。どんな８ビット・ワードも９ビット・バース
ト以内である（逆は真ならず）から、どんな１エラー・
パターンも上記基準の範囲内にある。これは、各エラー
・パターンをチェックするエラー・パターン検出PROM
（91）によって検出される。

２エラー・パターンが発見される度に、それはエラー
・パターン検出PROM（91）によって解析される。PROM
（91）は８−７コード変換器であり、その出力の最初の
ビットは非「０」入力パターンの存在を示し、その出力
の次の３ビットは第１ワードの終わりから第１エラー・
ビットまでの距離を２進符号化された10進数字で示し、
その出力の最後の３ビットは第２ワードの始まりから第
２エラー・ビットまでの距離を２進化10進数字で示す。
これらの２進化10進値は、ラッチ回路（95）によりPROM
（96）に供給される。したがって、上述の基準の１つが
充たされるときのみ、遅延回路（76）は、それまでデー
タ訂正のために導出されてきたエラー・パターンを使用
すべくこれを排他的オア回路（77）に供給するように動
作する。上述の基準のどちらも充たされないとき、エラ
ーは訂正できないと見なされ、データは未訂正で通過
し、エラー状態にあることが標示される。この標示は、
あとのエラー訂正又は補正処理のためのものである。同
様に、シンドロームが０でなく、データ・ブロックにノ
ー・エラー・パターンが発見されているときもまた、エ
ラーは訂正できないものと見なされる。そして、全デー
タ・ブロックは、次のエラー訂正又は補正のために標示
される。

エラーがデータ・ワード又はチェック・ワードのいず
れにあっても上記の動作が同じであって、エラーがチェ
ック・ワード又はデータ・ワードのいずれにあるのかを
決める特別の処理を要しないことは、利点である。

次に、垂直チェック・ブロックの発生及びデコード過
程における垂直チェック・ワードの使用について考え
る。

第16図は、エンコーダにおける垂直チェック・ワード
発生回路の１例を示すブロック図である。入力データ
は、入力（100）に供給され、２つの排他的オア回路（1
01）及び（102）の第１入力並びに3:1選択器（103）の
第１入力にそれぞれ接続される。排他的オア回路（10
1）の出力は、遅延回路（104）を経て選択器（103）の
第２入力に接続され、また遅延回路（104）を経て排他
的オア回路（101）の第２入力に帰還接続される。排他
的オア回路（102）の出力は、PROM（105）及び遅延回路
（106）を経て直列に選択器（103）の第３入力に接続さ
れると共に、PROM（105）及び遅延回路（106）を経て排
他的オア回路（102）の第２入力に帰還接続される。遅
延回路（104）及び（106）にはそれぞれクリア信号が供
給され、各遅延回路はｍ×ｎアレイ（第１図）の１列に
対応する遅延を有し、選択器（103）には制御信号が供
給される。垂直チェック・ワードをもつ出力データは、
選択器（103）より出力（107）に供給される。

動作時、データは予め定められた様式で入力（100）
に供給される。すなわち、データはｍ×ｎアレイの34列
の組（第１図）に分けられ、このアレイの35及び36番目
の列は空いている。これら最後の２列は垂直チェック・
ワードで構成される。第35列における垂直チェック・ワ
ードは、簡単なパリティ・チェック・ワードで、排他的
オア回路（101）においてｍ×ｎアレイの34個の列の垂
直に並んだ最初のデータ・ワードを法２加算して作られ
る。その後、遅延回路（104）は、クリアされて次のｍ
×ｎアレイからのデータ・ワードを受け入れる態勢にな
る。

第36列の垂直チェック・ワードは、排他的オア回路
（102）において、ｍ×ｎアレイの最初の34個の列の垂
直に並んだデータ・ワードを法２加算し、第５図につい
て例として述べたように、PROM（105）において列ごと
に次々にシフトし、リード・ソロモンｂ隣接コードを形
成して、作られる。クリア信号のタイミングは、PTOM
（105）において第35列すなわちパリティ・チェック・
ワード列の時間に対して不要のシフトが付加されないよ
うに決められる。制御信号のタイミングは、出力（10
7）に供給される出力が発生された垂直チェック・ブロ
ックを含む完全なｍ×ｎアレイになるように決められ
る。

この垂直チェック・ワードの発生は、上述の水平チェ
ック・ワードの発生の前に行なうのがよいが、これは本
質的なことではない。

次に、前述の３段階方法の第２段階におけるこれらの
垂直チェック・ワードの使用について述べる。水平チェ
ック・ワードについてのこれまでの説明より、ｍ×ｎア
レイの第35及び第36列の各垂直チェック・ワードを、そ
れらのチェック・ワードと垂直に並んだ34個のデータ・
ワード内にある単一のエラー・ワードを訂正するのに使
用しうることが明らかであろう。したがって、デコーダ
において、２つの垂直チェック・ワードをデータ・ワー
ドと共に使用し、エラー・ワードの大きさ及び位置（上
述のように順次シフトすることにより）を表わす第１及
び第２シンドロームS₀及びS₁を発生しうる。

第17図は、デコード時このエラー訂正を行なう回路の
１例を示すブロック図である。垂直チェック・ワードを
もつ入力データは、入力（110）に供給され、排他的オ
ア回路（111）の第１入力，排他的オア回路（112）の第
１入力及び遅延回路（113）の入力に接続される。排他
的オア回路（112）の出力は、遅延回路（114）を介して
ラッチ回路（115）に、そして排他的オア回路（111）の
第２入力に帰還接続される。シンドロームS₀は、遅延回
路（114）の出力に生じ、2:1選択器（116）の１入力に
供給される。2:1選択器（116）の出力は、遅延回路（11
7）を介して選択器（116）の第２入力に帰還接続され
る。遅延回路（117）の出力はまた、シエン探索ができ
るように比較器（118）の１入力に接続される。

排他的オア回路（112）の出力は、遅延回路（119）及
びPROM（120）を経て直列にラッチ回路（121）に接続さ
れ、そして排他的オア回路（112）の第２入力に帰還接
続される。シンドロームS₁は、シンドロームS₁を発生す
るのに必要なシフトを行なうPROM（120）の出力に生
じ、2:1選択器（122）の第１入力に供給される。2:1選
択器（122）の出力は、遅延回路（123）及びPROM（12
4）を経て直列に比較器（118）の第２入力に接続され、
そして選択器（122）の第２入力に帰還接続される。PRO
M（120）は、前述のように、シエン探索における逆ステ
ップを避けるため後方にステップする。

遅延回路（117）の出力はまた、ラッチ回路（125）を
介して排他的オア回路（126）の第１入力に接続され
る。比較器（118）の出力は、ゲート（127）の１入力を
介してラッチ回路（125）のクリア端子に接続される。
ゲート（127）は、エラー訂正制御信号が供給される他
の入力をもつ。このエラー訂正制御信号は、例えば、訂
正過程の第１段階でエラーが発見されないときゲート
（127）を不能化するのに用いることができる。これ
は、水平チェック・ワードについて最も正確にチェック
でき、水平チェック・ワードがエラーを検出しなけれ
ば、垂直チェック・ワードを用いるエラー訂正（これは
誤訂正となることがある。）を阻止するのが最もよいの
で、行なわれる。遅延回路（113）の出力は排他的オア
回路（126）の第２入力に接続され、排他的オア回路（1
26）の出力（128）に接続される。遅延回路（114），
（117），（119）及び（123）はそれぞれｍ×ｎアレイ
（第１図）の１つの列に対応する遅延を有し、遅延回路
（113）は完全にｍ×ｎアレイに対応する遅延を有す
る。

動作時、シエン探索を行なうためシンドロームS₀及び
S₁を発生し、PROM（124）は、シンドロームS₁を列ごと
に、比較器（118）が一致を検出しエラー・ワードの位
置が発見されたことを示すまで、シフトする。そうする
と、ゲート（127）はラッチ回路（125）を可能化しシン
ドロームS₀を排他的オア回路（126）に供給し、エラー
・ワードに法２加算をして訂正が行なわれる。

次に、他のデコード方法について述べる。この方法で
は、第１段階で、水平チェック・ワードを各データ・ブ
ロックにおける２エラー・ワードまで訂正するのに用い
る。３以上のエラー・ワードが検出されたブロックに
は、エラー標識（フラグ）を加える。そして、第２段階
で、垂直チェック・ワードをアレイの各行における２デ
ータ・ブロックまでの訂正に用いる。

第18図は、データ・ブロックの端からａ及びｂデータ
・ワードの位置にある標示されたエラー・ワードα^ｘ及
びα^ｙ並びにシンドロームS₀及びS₁を含む１データ・ワ
ード・ブロックを示す。これらのデータ・ワードは、ア
レイのどれかの行の各ブロックの１ワードから集められ
る。そして、 S₀＝α^ｘα^ｙ ……（33） また、S₁＝α^ｘα^ａα^ｙα^ｂ ……（34） しかし、ａ及びｂは水平エラー検出過程で知られ、α
^ａ及びα^ｂは既知であるのでα^ｘ及びα^ｙは次のように
導出される。方程式（33）より、 α^bS₀＝α^ｂα^ｘα^ｂα^ｙ ……（35） 方程式（34）と（35）の法２加算により、 同様にして、 第19図は、デコード時このエラー訂正を行なう回路の
１例を示すブロック図である。この回路の素子は第17図
の対応する回路素子と構成及び動作において類似し、こ
れらの素子には第17図と同様な符号を付してある。

この回路は、更にエラー位置メモリ（130）を有し、
これにエラー位置信号がエラー入力（131）を経て供給
され、例えばカウンタにより６ビットのエラー・アドレ
スに変換される。これらのエラー・アドレスは３つのPR
OM（132），（133）及び（134）に供給され、これらは
それぞれ方程式（36）及び（37）の因数 を導出する。これらの因数は、それぞれ更に３つのPROM
（135），（136）及び（137）に供給される。また、シ
ンドロームS₀はPROM（135）及び（136）に、シンドロー
ムS₁はPROM（137）に供給される。

PROM（135）の出力は排他的オア回路（138）の第１入
力に接続され、PROM（136）の出力は排他的オア回路（1
39）の第１入力に接続され、PROM（137）の出力は排他
的オア回路（138）及び（139）の第２入力が接続され
る。排他的オア回路（138）及び（139）の出力は2:1選
択器（140）に接続され、選択器（140）の出力はラッチ
回路（141）に接続される。ラッチ回路（141）は、エラ
ー位置メモリ（130）から線（142）を介して供給される
信号によって制御される。ラッチ回路（141）の出力は
排他的オア回路（143）の１入力に接続され、排他的オ
ア回路（143）の第２入力には遅延回路（123）からのデ
ータが供給される。排他的オア回路（143）の出力は出
力（144）に接続され、そこから訂正されたデータが取
出される。

動作時、PROM（135），（136）及び（137）は方程式
（36）及び（37）の右辺の各項を導出する。これは、第
13図の回路について述べたと同様な対数技法又は各種因
子の乗算のいずれかにより、行なわれる。排他的オア回
路（138）及び（139）は所要値α^ｘ及びα^ｙを作り、こ
れがラッチ（141）の制御の下に排他的オア回路（143）
に供給されそれぞれのエアー・ワードと法２加算され
て、その訂正が行なわれる。

垂直チェック・ワードが第17図について述べたように
使用される場合、訂正されたデータは、上述の３段階方
法を使用した後に第13図に示すデコーダの一部に送り返
され、更にエラー訂正及び検出が行なわれる。検出され
たが訂正されない残りのエラーについては、エラー状態
にあると標示された後に補正される。又は、第19図で略
術した方法による２段階方法が更に適当である。この場
合、第２段階で訂正されなかったブロックは、エラー状
態にあると標示され次いで補正される。

上述した方法及び装置はデジタル・テレビジョン信号
に適用した場合特に有利であるが、他の形式のデータに
適用しうる場合もある。特に、デジタル・テレビジョン
信号の一部を構成すると否とに拘らず、デジタル形式の
オーディオ・データにも適用しうる。オーディオ・デー
タの場合、通常16ビットのデータ・ワードを使用し、こ
れらを処理のためそれぞれ８ビット・ワードに分割す
る。デジタル・テレビジョン信号の一部をなす場合、オ
ーディオ・ワードは、前述のビデオ・データ・ワードの
ｍ×ｎアレイに形が類似した別々のアレイに構成され
る。ただし、アレイは、特にオーディオ情報の低いデー
タ・レート（速度）のため、より小さくなる。かような
場合、オーディオ・データは普通16ビット・ワード形式
であり、各16ビット・ワードを２つの８ビット・ワード
に分割することにより、上述のような処理を行なうこと
ができる。

発明の効果 本発明によれば、チェック・ワードを用いるエラー検
出・訂正装置において、チェック・ワードをデータ・ワ
ードだけでなくチェック・ワードにも依存して導出する
ので、チェック・ワードにエラーが生じても、エラー検
出・訂正が可能であり、バースト・エラーに対しても十
分な訂正を行なうことができる。すなわち、２進データ
のエラー訂正装置の訂正レベルを高めることができる。

【図面の簡単な説明】

第１図はデジタル・テレビジョン信号の１フィールド部
分に対するコード様式を示す図、第２図は第１図の様式
中の１データ・ブロックを示す図、第３図はデータ・ワ
ードの１アレイを示す図、第４図はチェック・ワードが
付加されたデータ・ワードの１ブロックを示す説明図、
第５図は基本多項式発生器の動作を示す図、第６図は本
発明によるチェック・ワードが付加されたデータ・ワー
ドの１ブロックを示す説明図、第７図はエンコーダにお
ける水平チェック・ワード発生回路を示すブロック図、
第８図は第２図のデータ様式によりチェック・ワードが
付加されたデータ・ワードの１ブロックを示す図、第9A
及び第9B図はそれぞれ第６図のチェック・ワード発生に
用いる基本多項式発生器を示すブロック図、第10図は第
８図のチェック・ワード発生に用いる他の形式の基本多
項式発生器を示すブロック図、第11図はエンコーダに用
いるコード発生器を示すブロック図、第12図は第８図の
チェック・ワードが付加されたデータ・ワードの１ブロ
ックを示す説明図、第13A及び第13B図はデコーダの一部
を示す図（これらは、スペースの都合上別々に描いてあ
るが、合体して第13図を構成する。）、第14図は第13図
のデコーダの発生器を示す詳細図、第15図は第13図のデ
コーダの乗算器を示す詳細図、第16図はエンコーダにお
ける垂直チェック・ワード発生回路を示すブロック図、
第17図はデコーダの他の部分を示すブロック図、第18図
はシンドロームが付加されたデータ・ワードの１ブロッ
クを示す図、第19図は第17図のデコーダの一部に対する
他の例を示すブロック図である。 （11〜16）……データ・ブロックに組替える手段及びチ
ェック・ワード導出手段、（101〜106）……チェック・
ブロック導出手段。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−160154（ＪＰ，Ａ) 特開 昭58−147257（ＪＰ，Ａ) 特開 昭55−120250（ＪＰ，Ａ) 特開 昭57−157655（ＪＰ，Ａ) 特開 昭59−57541（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】連続して入力される２進データを、それぞ
   れ複数のデータワードを含む複数のデータブロックに編
   成し、 上記データブロック毎に、そのデータブロックを構成す
   る上記データワードの全てのみを用いて、そのデータブ
   ロックの中間ワード（K₀,K₁‥‥）を生成し、 上記データブロックの複数の水平チェックワードを、そ
   のデータワードの複数の水平チェックワードが互いに関
   連を持つように、上記中間ワードを用いて生成し、 上記水平チェックワードを上記データワードに付加し、 上記複数のデータワード及び上記水平チェックワードを
   含む複数の上記データブロックをｍ・（ｎ−２）個毎
   に、ｍ行（ｎ−２）列のアレイに編成し、 上記ｍ行（ｎ−２）列のアレイの各列を構成する（ｎ−
   ２）個の上記データブロックを構成する上記データワー
   ドを用いて、上記各列の第１及び第２の垂直チェックワ
   ードを生成する、 エラー訂正コード生成方法。