JPH048974B2 - - Google Patents
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- JPH048974B2 JPH048974B2 JP56215217A JP21521781A JPH048974B2 JP H048974 B2 JPH048974 B2 JP H048974B2 JP 56215217 A JP56215217 A JP 56215217A JP 21521781 A JP21521781 A JP 21521781A JP H048974 B2 JPH048974 B2 JP H048974B2
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- 238000012937 correction Methods 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 14
- 239000000470 constituent Substances 0.000 claims 2
- 208000011580 syndromic disease Diseases 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、バーストエラー及びランダムエラー
の何れに対してもエラー訂正能力が高く、然もエ
ラー検出の見逃し又は誤つた訂正を行なうおそれ
が低減されたエラー訂正方法に関し、特にワード
単位でもビツト単位の訂正方法でもよいエラー訂
正方法に関する。
の何れに対してもエラー訂正能力が高く、然もエ
ラー検出の見逃し又は誤つた訂正を行なうおそれ
が低減されたエラー訂正方法に関し、特にワード
単位でもビツト単位の訂正方法でもよいエラー訂
正方法に関する。
本願出願人は、先にバーストエラーに対して有
効なデータ伝送方法としてクロスインターリーブ
と称するものを提案している。これは、第１の配
列状態にある複数チヤンネルのPCMデータ系列
の各々に含まれる１ワード、１ビツトを第１のエ
ラー訂正符号器に供給することによつて第１のチ
エツクワード系列、チエツクビツト系列を発生さ
せこの第１のチエツクワード系列、チエツクビツ
ト系列及び複数チヤンネルのPCMデータ系列、
データビツト系列を第２の配列状態とし、夫々に
含まれる１ワード、１ビツトを第２のエラー訂正
符号器に供給することによつて第２のチエツクワ
ード系列、チエツクビツト系列を発生させるもの
で、ワード単位、ビツト単位でもつて二重のイン
ターリーブ（配列の並び変え）を行なうものであ
る。インターリーブは、共通のエラー訂正ブロツ
クに含まれるチエツクワード、チエツクビツト及
びPCMデータを分散させて伝送し、受信側にお
いて元の配列に戻したときに、共通のエラー訂正
ブロツクに含まれる複数ワード、複数ビツトのう
ちのエラーワード数、エラービツト数を少なくし
ようとするものである。つまり、伝送時にバース
トエラーが生じるときに、このバーストエラーを
分散化することができる。かかるインターリーブ
を二重に行なえば、第１及び第２のチエツクワー
ド、チエツクビツトの夫々が別々のエラー訂正ブ
ロツクを構成することになるので、チエツクワー
ド、チエツクビツトの何れか一方でエラーを訂正
できないときでも、その他方を用いてエラーを訂
正することができ、したがつてエラー訂正能力を
一層向上させることができる。ところで、特にワ
ード単位の訂正方法の場合は１ワード中の１ビツ
トでも誤つているときには、１ワード全体が誤つ
ているものとして取り扱われるので、ランダムエ
ラーが比較的多い受信データを扱う場合には、必
ずしもエラー訂正能力が充分であるとは言えな
い。
効なデータ伝送方法としてクロスインターリーブ
と称するものを提案している。これは、第１の配
列状態にある複数チヤンネルのPCMデータ系列
の各々に含まれる１ワード、１ビツトを第１のエ
ラー訂正符号器に供給することによつて第１のチ
エツクワード系列、チエツクビツト系列を発生さ
せこの第１のチエツクワード系列、チエツクビツ
ト系列及び複数チヤンネルのPCMデータ系列、
データビツト系列を第２の配列状態とし、夫々に
含まれる１ワード、１ビツトを第２のエラー訂正
符号器に供給することによつて第２のチエツクワ
ード系列、チエツクビツト系列を発生させるもの
で、ワード単位、ビツト単位でもつて二重のイン
ターリーブ（配列の並び変え）を行なうものであ
る。インターリーブは、共通のエラー訂正ブロツ
クに含まれるチエツクワード、チエツクビツト及
びPCMデータを分散させて伝送し、受信側にお
いて元の配列に戻したときに、共通のエラー訂正
ブロツクに含まれる複数ワード、複数ビツトのう
ちのエラーワード数、エラービツト数を少なくし
ようとするものである。つまり、伝送時にバース
トエラーが生じるときに、このバーストエラーを
分散化することができる。かかるインターリーブ
を二重に行なえば、第１及び第２のチエツクワー
ド、チエツクビツトの夫々が別々のエラー訂正ブ
ロツクを構成することになるので、チエツクワー
ド、チエツクビツトの何れか一方でエラーを訂正
できないときでも、その他方を用いてエラーを訂
正することができ、したがつてエラー訂正能力を
一層向上させることができる。ところで、特にワ
ード単位の訂正方法の場合は１ワード中の１ビツ
トでも誤つているときには、１ワード全体が誤つ
ているものとして取り扱われるので、ランダムエ
ラーが比較的多い受信データを扱う場合には、必
ずしもエラー訂正能力が充分であるとは言えな
い。
そこで１ブロツク内のＫワード、Ｋビツト例え
ば２ワードエラー、２ビツトエラーまで訂正で
き、エラーロケーシヨンが判つているときには、
Ｍワード、Ｍビツト例えば３ワードエラー、３ビ
ツトエラー或いは４ワードエラー、４ビツトエラ
ーも訂正することができる（もちろんビツト単位
の訂正方法で真にエラーロケーシヨンがわかれば
そのビツトを反転するだけでなおる）訂正能力の
高い誤り訂正符号（隣接（ｂ−adjacent）コード
の一種）を上述の多重インターリーブと組合せ
る。また、この誤り訂正符号は、１ワードエラ
ー、１ビツトエラーだけを訂正の対象とする場合
には、復号器の構成を頗る簡単にできる特徴を有
している。
ば２ワードエラー、２ビツトエラーまで訂正で
き、エラーロケーシヨンが判つているときには、
Ｍワード、Ｍビツト例えば３ワードエラー、３ビ
ツトエラー或いは４ワードエラー、４ビツトエラ
ーも訂正することができる（もちろんビツト単位
の訂正方法で真にエラーロケーシヨンがわかれば
そのビツトを反転するだけでなおる）訂正能力の
高い誤り訂正符号（隣接（ｂ−adjacent）コード
の一種）を上述の多重インターリーブと組合せ
る。また、この誤り訂正符号は、１ワードエラ
ー、１ビツトエラーだけを訂正の対象とする場合
には、復号器の構成を頗る簡単にできる特徴を有
している。
また、第２のエラー訂正ブロツクに対する初段
の復号を行ない、次に第１の配列状態に戻してか
ら第１のエラー訂正ブロツクに対する次段の復号
を行なう場合、初段の復号でエラー検出の見逃
し、誤つた訂正が生じると、この見逃し、誤つた
訂正が次段の復号において新たな見逃し、誤つた
訂正の要因となり、全体としてみたこれらの誤動
作の生じるおそれがつよくなる。
の復号を行ない、次に第１の配列状態に戻してか
ら第１のエラー訂正ブロツクに対する次段の復号
を行なう場合、初段の復号でエラー検出の見逃
し、誤つた訂正が生じると、この見逃し、誤つた
訂正が次段の復号において新たな見逃し、誤つた
訂正の要因となり、全体としてみたこれらの誤動
作の生じるおそれがつよくなる。
本発明では、初段の復号の際に、例えば２ワー
ドエラー、２ビツトエラーまで訂正すると共に、
例えばビツト単位の訂正方法の場合各ワード中２
ビツト以上が誤つていることを初段の復号で検出
した際には、そのブロツク内に含まれる各ワー
ド、各ビツトに対してエラーがあること及びエラ
ーの訂正数を示すポインタを付加し、次段の復号
でこのポインタの状態を判別することにより、次
段の復号でのエラーの見逃し、誤つた訂正のおそ
れを防止している。このようにして、エラー検出
及び訂正の際の見逃し、誤つた訂正のおそれを軽
減し、例えばオーデイオPCM信号を伝送する際
に、誤つた訂正にもとづく異音が発生するような
問題点を解決している。
ドエラー、２ビツトエラーまで訂正すると共に、
例えばビツト単位の訂正方法の場合各ワード中２
ビツト以上が誤つていることを初段の復号で検出
した際には、そのブロツク内に含まれる各ワー
ド、各ビツトに対してエラーがあること及びエラ
ーの訂正数を示すポインタを付加し、次段の復号
でこのポインタの状態を判別することにより、次
段の復号でのエラーの見逃し、誤つた訂正のおそ
れを防止している。このようにして、エラー検出
及び訂正の際の見逃し、誤つた訂正のおそれを軽
減し、例えばオーデイオPCM信号を伝送する際
に、誤つた訂正にもとづく異音が発生するような
問題点を解決している。
まず、本発明に用いる誤り訂正符号についてビ
ツト単位の訂正方法（BCH符号）の場合を例に
とり、説明する。
ツト単位の訂正方法（BCH符号）の場合を例に
とり、説明する。
ここで、１ワードは30ビツトのデータと12ビツ
トのチエツクビツト（パリテイビツト）とよりな
り、２ビツトエラー訂正までを考慮するものとす
る。すなわち、３ビツトエラー以上については判
別するも、訂正は行わないものとする。２個のチ
エツクワードを発生するためにパリテイ検査行列
は、 Ｈ＝α41 α40 … α1 １ α123 α120 … α3 １ とし、ここでαは生成多項式Ｇ（ｘ）＝x6＋ｘ＋１
のＧ（ｘ）＝０の根である。
トのチエツクビツト（パリテイビツト）とよりな
り、２ビツトエラー訂正までを考慮するものとす
る。すなわち、３ビツトエラー以上については判
別するも、訂正は行わないものとする。２個のチ
エツクワードを発生するためにパリテイ検査行列
は、 Ｈ＝α41 α40 … α1 １ α123 α120 … α3 １ とし、ここでαは生成多項式Ｇ（ｘ）＝x6＋ｘ＋１
のＧ（ｘ）＝０の根である。
また、図示せずも送信側に設けられた符号器
は、パリテイ検査行列Ｈと30ビツトのデータより
12ビツトのチエツクビツト（パリテイビツト）を
生成する。
は、パリテイ検査行列Ｈと30ビツトのデータより
12ビツトのチエツクビツト（パリテイビツト）を
生成する。
データビツトをＤ、パリテイをＰとすると、
Ｈ・（Ｄ＋Ｐ）T＝０
より
α41 α40 … α1 １
α123 α120 … α3 １D41
D40
〓
D12
P11
〓
P0＝０α41 α40 … α12
α123 α120 … α36D41
D40
〓
D12＋α11 … α0
α33 … α0P11
〓
P0＝０
したがつて
P11
〓
P0＝α11 … α0
α33 … α0〓-1
｜
〓α41 α40 … α12
α123 α120 … α36D41
D40
〓
D12
上記12ビツトのパリテイビツトをデータビツト
に付加する。
に付加する。
上述のように生成されたパリテイビツトを含む
１ワードが伝送され、受信された場合のエラー訂
正の基本アルゴリズムについて説明する。
１ワードが伝送され、受信された場合のエラー訂
正の基本アルゴリズムについて説明する。
受信データの１ワードを列ベクトルＶ＝（W^41，
W^40，……W^1，W^0）とすると、シンドローム
S0，S1は、 S0 S1＝Ｈ・VT 但し、エラーパターンをeiとするとW^i＝Wi＋ei
である。（この場合においてはei＝１である。） 〔1〕 エラーがない場合：S0＝S1＝０ 〔2〕 １ビツトエラー（エラーロケーシヨンｉ）
の場合：S0＝αi，S1＝α3i αiのパターンを予めROM（図示せず）に記憶
されているものと比較してエラーロケーシヨン
ｉをもとめることができる。
W^40，……W^1，W^0）とすると、シンドローム
S0，S1は、 S0 S1＝Ｈ・VT 但し、エラーパターンをeiとするとW^i＝Wi＋ei
である。（この場合においてはei＝１である。） 〔1〕 エラーがない場合：S0＝S1＝０ 〔2〕 １ビツトエラー（エラーロケーシヨンｉ）
の場合：S0＝αi，S1＝α3i αiのパターンを予めROM（図示せず）に記憶
されているものと比較してエラーロケーシヨン
ｉをもとめることができる。
〔3〕 ２ビツトエラー（エラーロケーシヨンｉ，
ｊ）の場合：S0＝α1＋j，S1＝α3i＋α3j 今ここでS0，S1よりエラーロケーシヨン方程
式を求めると、 S1＝α3iα＋α3j＝α3i＋（S0＋αi）3 ＝S0α2i＋S2 0αi＋S3 0 S0α2i＋S2 0αi＋（S3 0＋S1）＝０ よつてα2i＋S0αi＋（S2 0＋S1／S0）＝０ 上式よりS0，S1を代入し、αiのパターン（ｉ
＝ｉ，ｊ）よりエラーロケーシヨンｉ，ｊが求
まる（ROMを用いて）。
ｊ）の場合：S0＝α1＋j，S1＝α3i＋α3j 今ここでS0，S1よりエラーロケーシヨン方程
式を求めると、 S1＝α3iα＋α3j＝α3i＋（S0＋αi）3 ＝S0α2i＋S2 0αi＋S3 0 S0α2i＋S2 0αi＋（S3 0＋S1）＝０ よつてα2i＋S0αi＋（S2 0＋S1／S0）＝０ 上式よりS0，S1を代入し、αiのパターン（ｉ
＝ｉ，ｊ）よりエラーロケーシヨンｉ，ｊが求
まる（ROMを用いて）。
またROMにS0，S1のなすパターンを記憶し
ておき、エラーロケーシヨンｉ，ｊを求めても
よい。
ておき、エラーロケーシヨンｉ，ｊを求めても
よい。
〔4〕 ３ビツト以上のエラー（ｉ，ｊ，ｋ）の場
合シンドロームS0，S1より２ビツトエラーとし
てエラーロケーシヨンを求めると、解なしと判
断される（ROMを用いてシンドロームS0，S1
のなすパターンより求めた場合も同様）ため、
３ビツト以上のエラーが判別される。
合シンドロームS0，S1より２ビツトエラーとし
てエラーロケーシヨンを求めると、解なしと判
断される（ROMを用いてシンドロームS0，S1
のなすパターンより求めた場合も同様）ため、
３ビツト以上のエラーが判別される。
以上の如く２ワードエラー訂正においては、３
ビツト以上のエラーの訂正までを可能とするかわ
りにエラー訂正の処理能力を上げるものである。
30ビツトのデータと12ビツトのパリテイビツトと
よりなる１ワード、この14ワードに更に単純パリ
テイビツトを構成する42ビツトの１ワードを付加
して次段のエラー訂正を行なう一実施例を以下に
説明する。
ビツト以上のエラーの訂正までを可能とするかわ
りにエラー訂正の処理能力を上げるものである。
30ビツトのデータと12ビツトのパリテイビツトと
よりなる１ワード、この14ワードに更に単純パリ
テイビツトを構成する42ビツトの１ワードを付加
して次段のエラー訂正を行なう一実施例を以下に
説明する。
（なお、単純パリテイビツトを構成するワード
は送信側で付加するものである）前段の復号器
（図示せず）においては上述の２ビツトエラー訂
正を行なうと共にワードを構成するビツトに対し
少なくとも２ビツトのエラーポインタをエラービ
ツト数に応じて複数種類設ける。この実施例にお
いては、１ワードエラーの訂正を行つたときに
P1、２ワードエラー訂正を行つたときにP2、３
ワードエラー以上が検出されたときにP3のエラ
ーポインタを付加するようにしている。そして、
次段の復号器（図示せず）で、これ等のエラーポ
インタを用いたエラー訂正を行なう。まず次段の
復号器では、単純パリテイビツトを用いたエラー
判別が行なわれ、これにより各エラーポインタを
用いた訂正が行なわれ、添付図のフローチヤート
に示される如く行なわれる。
は送信側で付加するものである）前段の復号器
（図示せず）においては上述の２ビツトエラー訂
正を行なうと共にワードを構成するビツトに対し
少なくとも２ビツトのエラーポインタをエラービ
ツト数に応じて複数種類設ける。この実施例にお
いては、１ワードエラーの訂正を行つたときに
P1、２ワードエラー訂正を行つたときにP2、３
ワードエラー以上が検出されたときにP3のエラ
ーポインタを付加するようにしている。そして、
次段の復号器（図示せず）で、これ等のエラーポ
インタを用いたエラー訂正を行なう。まず次段の
復号器では、単純パリテイビツトを用いたエラー
判別が行なわれ、これにより各エラーポインタを
用いた訂正が行なわれ、添付図のフローチヤート
に示される如く行なわれる。
図に示されるフロチヤートの最初において、パ
リテイチエツクシンドロームSpを用いたエラー
ビツトの判別が行なわれ、これと共に１ワード単
位のビツトに含まれる各エラーポインタP1，P2，
P3の個数（各エラーポインタに示される判別信
号の数）が数えられる。
リテイチエツクシンドロームSpを用いたエラー
ビツトの判別が行なわれ、これと共に１ワード単
位のビツトに含まれる各エラーポインタP1，P2，
P3の個数（各エラーポインタに示される判別信
号の数）が数えられる。
パリテイのシンドロームSpをチエツクして、
Sp＝０のときは更にポインタP3をチエツクし、
ポインタP3の数が０のときはエラーなしと判定
し、そのエラー訂正ブロツク内のポインタ（P1，
P2）をクリア（“０”）とする。Sp＝０でポイン
タP3の数が０でないときは、更に各ポインタの
総和すなわちP1＋P2＋P3をチエツし、その総和
が１であるときはP3＝１すなわち３ビツト以上
のエラーが存在するにもかかわらず、Sp＝０で
あるから、その１エラー訂正ブロツク内の全ての
ビツトをエラーと看做して補間又はミユーテイン
グする。一方各ポインタの総和が１でないとき
は、ポインタP2，P1も立つている可能性がある
もうまくポインタP1〜P3でSp＝０になつている
可能性が有るため、所要のポインタ例えばポイン
タP3，P2の立つている箇所をポインタコピーし
てつまりそのままの状態とした後前置補間或いは
平均値補間等による補間又はミユーテイングに入
る。この作業は必要に応じてポインタP1の立つ
ている箇所までも補間又はミユーテイングするよ
うにしてもよい。
Sp＝０のときは更にポインタP3をチエツクし、
ポインタP3の数が０のときはエラーなしと判定
し、そのエラー訂正ブロツク内のポインタ（P1，
P2）をクリア（“０”）とする。Sp＝０でポイン
タP3の数が０でないときは、更に各ポインタの
総和すなわちP1＋P2＋P3をチエツし、その総和
が１であるときはP3＝１すなわち３ビツト以上
のエラーが存在するにもかかわらず、Sp＝０で
あるから、その１エラー訂正ブロツク内の全ての
ビツトをエラーと看做して補間又はミユーテイン
グする。一方各ポインタの総和が１でないとき
は、ポインタP2，P1も立つている可能性がある
もうまくポインタP1〜P3でSp＝０になつている
可能性が有るため、所要のポインタ例えばポイン
タP3，P2の立つている箇所をポインタコピーし
てつまりそのままの状態とした後前置補間或いは
平均値補間等による補間又はミユーテイングに入
る。この作業は必要に応じてポインタP1の立つ
ている箇所までも補間又はミユーテイングするよ
うにしてもよい。
またパリテイのシンドロームSpをチエツクし
て、Sp≠０のときはポインタP2とP3の総和（P2
＋P3）をチエツクし、その総和が２以上のとき
は更にポインタP3をチエツクしてP3≠１である
ときはポインタP2，P3の立つている箇所をポイ
ンタコピーして補間又はミユーテイングに入る。
一方P2とP3の総和が２以上でポインタP3＝１の
ときは、ポインタにより少なくとも３ビツトのエ
ラーがあることが判るため、Spが３ビツト以上
“１”が立つているか否かをチエツクし、立つて
いればポインタP3の立つているビツトを反転し、
ポインタイレージヤによる訂正を行い、立つてな
ければ、SpとP3で矛盾が生じるため、全てのビ
ツトをエラーとし、補間又はミユーテイングに入
る。なお、上述のP3≠１のチエツクとP3をポイ
ンタイレージヤで訂正するステツプは必要に応じ
て割愛してもよく、訂正能力を向上させたい時は
入れた方が好ましい。
て、Sp≠０のときはポインタP2とP3の総和（P2
＋P3）をチエツクし、その総和が２以上のとき
は更にポインタP3をチエツクしてP3≠１である
ときはポインタP2，P3の立つている箇所をポイ
ンタコピーして補間又はミユーテイングに入る。
一方P2とP3の総和が２以上でポインタP3＝１の
ときは、ポインタにより少なくとも３ビツトのエ
ラーがあることが判るため、Spが３ビツト以上
“１”が立つているか否かをチエツクし、立つて
いればポインタP3の立つているビツトを反転し、
ポインタイレージヤによる訂正を行い、立つてな
ければ、SpとP3で矛盾が生じるため、全てのビ
ツトをエラーとし、補間又はミユーテイングに入
る。なお、上述のP3≠１のチエツクとP3をポイ
ンタイレージヤで訂正するステツプは必要に応じ
て割愛してもよく、訂正能力を向上させたい時は
入れた方が好ましい。
また、P2＋P3２でないときは、更にP2＋P3
＝１であるか否かをチエツクし、１のときはP2
＝１でSpが５ビツト以上“１”が立つているか
否か又はP3＝１でSpが３ビツト以上“１”が立
つているか否かをチエツクする。ここでSpが１
以上であるもにかかわらずP2＝１ということは、
前段で３ビツトエラーを２ビツトエラーとして誤
訂正した可能性があり、その場合は５ビツト以上
エラーが存在するので、Spに５個以上の“１”
が立つているかを確認している。もし立つていれ
ばポインタP2，P3の立つているビツトを反転し、
ポインタイレージヤによる訂正を行い、立つてな
ければ全てのビツトをエラーとし、補間又はミユ
ーテイングに入る。一方P2＋P3≠１であるとき
はP2＝P3＝０であるためポインタP1の個数に応
じて次の３種類の処理を行う。すなわち、P1＝
０のときは、シンドロームによる検出が正しくな
いと判定し、そのエラー訂正ブロツク内の全ての
ビツトをエラーと看做して補間又はミユーテイン
グを行い、P1＝１のときは前段で４ビツトエラ
ーを１ビツトエラーとして誤訂正した可能性があ
るため、Spが５ビツト以上“１”が立つている
か否かをチエツクし、立つていればそのポインタ
P1の立つているビツトを反転してポインタイレ
ージヤによる訂正を行い、立つてなければ全ての
ビツトをエラーとし、補間又はミユーテイングに
入る。更にP1２のときはポインタP1の立つて
いる箇所をポインタコピーして補間又はミユーテ
イングを行う。
＝１であるか否かをチエツクし、１のときはP2
＝１でSpが５ビツト以上“１”が立つているか
否か又はP3＝１でSpが３ビツト以上“１”が立
つているか否かをチエツクする。ここでSpが１
以上であるもにかかわらずP2＝１ということは、
前段で３ビツトエラーを２ビツトエラーとして誤
訂正した可能性があり、その場合は５ビツト以上
エラーが存在するので、Spに５個以上の“１”
が立つているかを確認している。もし立つていれ
ばポインタP2，P3の立つているビツトを反転し、
ポインタイレージヤによる訂正を行い、立つてな
ければ全てのビツトをエラーとし、補間又はミユ
ーテイングに入る。一方P2＋P3≠１であるとき
はP2＝P3＝０であるためポインタP1の個数に応
じて次の３種類の処理を行う。すなわち、P1＝
０のときは、シンドロームによる検出が正しくな
いと判定し、そのエラー訂正ブロツク内の全ての
ビツトをエラーと看做して補間又はミユーテイン
グを行い、P1＝１のときは前段で４ビツトエラ
ーを１ビツトエラーとして誤訂正した可能性があ
るため、Spが５ビツト以上“１”が立つている
か否かをチエツクし、立つていればそのポインタ
P1の立つているビツトを反転してポインタイレ
ージヤによる訂正を行い、立つてなければ全ての
ビツトをエラーとし、補間又はミユーテイングに
入る。更にP1２のときはポインタP1の立つて
いる箇所をポインタコピーして補間又はミユーテ
イングを行う。
上述の如く本発明によれば、複数段の復号を前
提とした例えばクロスインターリーブ系符号の復
号器の如きエラー訂正回路の或る段で所定数ワー
ド、所定数ビツト以上のエラーを検出して訂正す
る際に各ブロツク中に所定数ワード、所定数ビツ
トのエラーがあつたときは、訂正した上でエラー
を示すポインタを、そのエラービツト数に応じて
類別して付加するようになし、次段でエラーを示
すポインタの個数、ポインタによるエラーロケー
シヨンを判別して信号処理するようにしたので、
エラー検出の見逃し、誤つた訂正を生じるおそれ
を防止することができ、特にデイジタルオーデイ
オシステムの如く異音（クリツクノイズ）を絶対
出していけないような系等に用いて極めて有用で
ある。
提とした例えばクロスインターリーブ系符号の復
号器の如きエラー訂正回路の或る段で所定数ワー
ド、所定数ビツト以上のエラーを検出して訂正す
る際に各ブロツク中に所定数ワード、所定数ビツ
トのエラーがあつたときは、訂正した上でエラー
を示すポインタを、そのエラービツト数に応じて
類別して付加するようになし、次段でエラーを示
すポインタの個数、ポインタによるエラーロケー
シヨンを判別して信号処理するようにしたので、
エラー検出の見逃し、誤つた訂正を生じるおそれ
を防止することができ、特にデイジタルオーデイ
オシステムの如く異音（クリツクノイズ）を絶対
出していけないような系等に用いて極めて有用で
ある。
添付図は本発明の一実施例の説明に供するため
の線図である。 Spはパリテイチエツクシンドローム、P1，P2，
P3はエラーポインタである。
の線図である。 Spはパリテイチエツクシンドローム、P1，P2，
P3はエラーポインタである。
Claims (1)
- 【特許請求の範囲】 １ 第１の配列状態にあるPCMデータ系列の
各々に含まれる情報単位とこれに対する第１のエ
ラー訂正単位とから第１の情報構成単位が形成さ
れ、上記情報単位と上記第１のエラー訂正単位と
を各々異なる時間遅延させることによつて第２の
配列状態とし、この第２の配列状態にある情報単
位及び第１のエラー訂正単位とこれに対する第２
のエラー訂正単位とから第２の情報構成単位が形
成されて伝送されたデータを受信し、上記第２の
エラー訂正単位を用いて上記第２の配列状態にあ
る情報単位に対する前段の復号を行い、次に第２
の配列状態にある情報単位と第１のエラー訂正単
位とを各々異なる時間遅延させることによつて第
１の配列状態とし、この後に第１のエラー訂正単
位を用いて第１の配列状態の情報単位に対する後
段の復号を行うエラー訂正方法であつて、 上記前段の復号においては、所定数までのエラ
ーを訂正すると共に、エラーの有無及びエラーの
数に応じた複数種類のエラーポインタをビツト単
位で付加し、 上記後段の復号においては、上記第１のエラー
訂正単位を用いてエラーの数を検出し、このエラ
ー数と上記エラーポインタの種類及び数に応じ
て、上記エラーポインタを用いた訂正を行うか、
エラー訂正を行わないかを判断するようにしたこ
とを特徴とするエラー訂正方法。 ２ エラー訂正指示単位がビツト単位であること
を特徴とする特許請求の範囲第１項記載のエラー
訂正方法。 ３ 最終の訂正はエラー訂正指示単位によるビツ
ト単位の反転か１情報単位の棄却であることを特
徴とする特許請求の範囲第１項記載のエラー訂正
方法。 ４ エラー訂正の場合分けのエラー数を０とした
ことを特徴とする特許請求の範囲第１項記載のエ
ラー訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215217A JPS58111539A (ja) | 1981-12-25 | 1981-12-25 | エラ−訂正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215217A JPS58111539A (ja) | 1981-12-25 | 1981-12-25 | エラ−訂正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111539A JPS58111539A (ja) | 1983-07-02 |
| JPH048974B2 true JPH048974B2 (ja) | 1992-02-18 |
Family
ID=16668631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215217A Granted JPS58111539A (ja) | 1981-12-25 | 1981-12-25 | エラ−訂正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111539A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812612B2 (ja) * | 1983-10-31 | 1996-02-07 | 株式会社日立製作所 | 誤り訂正方法及び装置 |
| JPS60186940A (ja) * | 1984-01-27 | 1985-09-24 | Pioneer Electronic Corp | 符号誤り訂正方法 |
| JPS6130819A (ja) * | 1984-07-24 | 1986-02-13 | Nippon Columbia Co Ltd | 誤り訂正装置 |
| JPS61242424A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | エラ−訂正方法 |
| JPS62164319A (ja) * | 1986-01-14 | 1987-07-21 | Matsushita Electric Ind Co Ltd | 誤り訂正方法 |
| KR950002304B1 (ko) * | 1992-10-07 | 1995-03-16 | 삼성전자주식회사 | 다중 오류정정 방법 |
| JPH0827731B2 (ja) * | 1993-09-17 | 1996-03-21 | 株式会社日立製作所 | 誤り訂正方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55114056A (en) * | 1979-02-26 | 1980-09-03 | Sony Corp | Error correcting device |
-
1981
- 1981-12-25 JP JP56215217A patent/JPS58111539A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55114056A (en) * | 1979-02-26 | 1980-09-03 | Sony Corp | Error correcting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111539A (ja) | 1983-07-02 |
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