JP5853870B2 - クロック分配器及び電子装置 - Google Patents

クロック分配器及び電子装置 Download PDF

Info

Publication number
JP5853870B2
JP5853870B2 JP2012130827A JP2012130827A JP5853870B2 JP 5853870 B2 JP5853870 B2 JP 5853870B2 JP 2012130827 A JP2012130827 A JP 2012130827A JP 2012130827 A JP2012130827 A JP 2012130827A JP 5853870 B2 JP5853870 B2 JP 5853870B2
Authority
JP
Japan
Prior art keywords
current
clock
oscillator
unit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012130827A
Other languages
English (en)
Other versions
JP2013255170A (ja
Inventor
安基 富田
安基 富田
田村　泰孝
泰孝 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012130827A priority Critical patent/JP5853870B2/ja
Priority to US13/875,837 priority patent/US8981854B2/en
Publication of JP2013255170A publication Critical patent/JP2013255170A/ja
Application granted granted Critical
Publication of JP5853870B2 publication Critical patent/JP5853870B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

本発明は、クロック分配器及び電子装置に関する。
従来、複数の回路ブロックにバッファを介してそれぞれクロックを供給する複数の第１ＬＣ共振発振器、複数の第１ＬＣ共振発振器と同一物理的構成の第２ＬＣ共振発振器、第２ＬＣ共振発振器の帰還ループに接続される分周器、位相比較器、チャージポンプ、及びローパスフィルタを含むクロック信号の生成分配装置がある。複数の第１ＬＣ共振発振器及び第２ＬＣ共振発振器の各発振ノードの間には、抵抗素子が挿入される。
また、複数のインバータが多段にリング状に接続された少なくとも二つのリング発振回路と、導電性配線とを含み、全てのリング発振回路の中の少なくとも一つのインバータの出力が導電性配線に接続されている発振器があった。
特開２００７−０８２１５８号公報 特開平１１−０７４７６２号公報
上述のように、従来のクロック信号の生成分配装置は、複数の第１ＬＣ共振発振器と第２ＬＣ共振発振器の各発振ノードが抵抗素子を介して直接接続されている。このため、複数の第１ＬＣ共振発振器及び第２ＬＣ共振発振器の各発振ノードの負荷が増大し、高周波数での発振が難しくなるという問題があった。
また、従来の発振器は、全てのリング発振回路の中の少なくとも一つのインバータの出力が導電性配線を介して直接接続されているため、リング発振回路の負荷が増大し、高周波数での発振が難しくなるという問題があった。
このように、従来のクロック信号の生成分配装置、及び、従来の発振器では、発振ノード同士が直接接続されているため、発振ノードにおける負荷が増大し、高周波数での発振が難しくなる場合があった。
そこで、高周波数での発振を行うことのできるクロック分配器、及び、電子装置を提供することを目的とする。
本明細書に開示するクロック分配器の一形態によれば、複数の単位回路部と、上記単位回路部の間をそれぞれ接続する配線部と、を備え、一の上記単位回路部は、発振器と、上記発振器の出力を電流変換して、他の上記単位回路部に接続する上記配線部と接続する第１接続部に出力する第１電圧電流変換素子と、上記第１接続部の電圧を電流に変換して、上記発振器に出力する第２電圧電流変換素子と、上記発振器の出力を電流変換して、また他の上記単位回路部に接続する他の上記配線部に接続する第２接続部に出力する第３電圧電流変換素子と、上記第２接続部の電圧を電流に変換して、上記発振器に出力する第４電圧電流変換素子と、を備え、上記複数の単位回路部の発振器には、それぞれの発振周波数を制御する共通の制御信号が入力され、且つ、上記複数の単位回路部のうちの一つの単位回路部の発振器にはクロックが注入される。
また、本明細書に開示するクロック分配器の一形態によれば、第１発振器と、第２発振器と、上記第１発振器と上記第２発振器とを接続する配線部と、上記第１発振器の出力を電流変換して、上記配線部と接続する第１接続部に出力する第１電圧電流変換素子と、上記第１接続部の電圧を電流に変換して、上記第１発振器に出力する第２電圧電流変換素子と、上記第２発振器の出力を電流変換して、上記配線部と接続する第２接続部に出力する第３電圧電流変換素子と、上記第２接続部の電圧を電流に変換して、上記第２発振器に出力する第４電圧電流変換素子と、を備え、上記第１発振器及び上記第２発振器には、それぞれの発振周波数を制御する共通の制御信号が入力され、且つ、上記第１発振器又は上記第２発振器にはクロックが注入される。
更に、本明細書に開示する電子装置の一形態によれば、上述したクロック分配器と、上記クロック分配器から出力されるクロックに応じて動作する回路と、を含む。
上述した本明細書に開示するクロック分配器の一形態によれば、高周波数での発振を行うことができる。
また、上述した本明細書に開示する電子装置の一形態によれば、高周波数で発振したクロックを用いて動作するを行うことができる。
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
実施の形態１のクロック分配器を含むＩＣチップを示す図である。 実施の形態１のクロック分配器を含むマルチチャネル型の送信回路５０を示す図である。 実施の形態１のクロック分配器１００を示す図である。 実施の形態１のクロック分配器１００の回路構成を示す図である。 図２に示す周波数計測器及び周波数制御回路を説明する図である。 図２に示す周波数計測器及び周波数制御回路の動作を説明するフローチャートである。 図２に示す周波数計測器及び周波数制御回路の動作を説明するタイミングチャートである。 実施の形態１のクロック分配器１００の変型例を示す図である。 実施の形態２のクロック分配器２００を示す図である。 実施の形態２のクロック分配器２００の回路構成を示す図である。 実施の形態２のクロック分配器２００の変型例を示す図である。 実施の形態３のクロック分配器３００を示す図である。 実施の形態３のクロック分配器３００の変型例を示す図である。
以下、本明細書で開示するクロック分配器及びこのようなクロック分配器を備えた電子装置の好ましい実施の形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
＜実施の形態１＞
図１は、実施の形態１のクロック分配器を含むＩＣチップを示す図である。
図１に示すＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）チップ１０Ａ、１０Ｂは、伝送路２０Ａ、２０Ｂを介して接続されている。
ＩＣチップ１０Ａ、１０Ｂは、それぞれ、例えば、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：大規模集積回路）によって構築される。伝送路２０Ａ、２０Ｂは、例えば、ＩＣチップ１０Ａ、１０Ｂが実装されるバックプレーンの配線を模式化して表したものである。
ＩＣチップ１０Ａは、コアロジック２１Ａ、送信回路２２Ａ、及び受信回路２３Ａを含む。同様に、ＩＣチップ１０Ｂは、コアロジック２１Ｂ、送信回路２２Ｂ、及び受信回路２３Ｂを含む。
実施の形態１のクロック分配器は、例えば、送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、及び受信回路２３Ｂに含まれている。
送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、受信回路２３Ｂ、及びＩＣチップ１０Ａ、１０Ｂは、実施の形態１のクロック分配器を含む電子装置の一例である。
コアロジック２１Ａ、２１Ｂは、それぞれ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央演算処理装置）を含むコアである。
送信回路２２Ａは、入力側がコアロジック２１Ａに接続され、出力側は伝送路２０Ａを介してＩＣチップ１０Ｂの受信回路２３Ｂに接続されている。受信回路２３Ａは、出力側がコアロジック２１Ａに接続され、入力側は伝送路２０Ｂを介してＩＣチップ１０Ｂの送信回路２２Ｂに接続されている。
送信回路２２Ｂは、入力側がコアロジック２１Ｂに接続され、出力側は伝送路２０Ｂを介してＩＣチップ１０Ａの受信回路２３Ａに接続されている。受信回路２３Ｂは、出力側がコアロジック２１Ｂに接続され、入力側は伝送路２０Ａを介してＩＣチップ１０Ａの送信回路２２Ａに接続されている。
バックプレーン等の伝送路２０Ａ、２０Ｂを経て、ＩＣチップ１０Ａと１０Ｂとの間でデータを伝送する場合には、伝送データに同期したクロック信号が必要になる。
このため、実施の形態１のＩＣチップ１０Ａ、１０Ｂは、データを送信、受信する送信回路２２Ａ、受信回路２３Ａ、送信回路２２Ｂ、及び受信回路２３Ｂの内部に、クロックを分配するクロック分配器を含んでいる。
図２は、実施の形態１のクロック分配器を含むマルチチャネル型の送信回路５０を示す図である。
送信回路５０は、バッファ５１〜５４、電圧制御型の発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）６１〜６４、送信部ＴＸ０、ＴＸ１、ＴＸ２、ＴＸ３を含む。
バッファ５１〜５４は、送信回路５０の送信部ＴＸ０〜ＴＸ３への入力データＩ＿ＴＸＤ０＜Ｎ＞〜Ｉ＿ＴＸＤ３＜Ｎ＞を入力する回路素子である。例えば、送信回路５０が図１に示す送信回路２２Ａとして用いられる場合は、バッファ５１〜５４にはコアロジック２１ＡからＩＣチップ１０Ｂに送信するためのデータが入力される。同様に、送信回路５０が図１に示す送信回路２２Ｂとして用いられる場合は、バッファ５１〜５４にはコアロジック２１ＢからＩＣチップ１０Ａに送信するためのデータが入力される。
ＶＣＯ６１〜６４は、電圧制御型の発振器である。ＶＣＯ６１〜６４は、それぞれ、クロックＯＣＫ１〜ＯＣＫ４をＴＸ０〜ＴＸ３のマルチプレクサ８１〜８４の入力端子に入力する。
送信部ＴＸ０、ＴＸ１、ＴＸ２、及びＴＸ３は、それぞれ、マルチプレクサ８１〜８４、及びバッファ９１〜９４を含む。送信部ＴＸ０〜ＴＸ３は、それぞれ、ＶＣＯ６１〜６４が発振するクロックＯＣＫ１〜ＯＣＫ４に基づき、バッファ５１〜５４に入力される入力データＩ＿ＴＸＤ０＜Ｎ＞〜Ｉ＿ＴＸＤ３＜Ｎ＞をマルチプレクサ８１〜８４でパラレルデータからシリアルデータに変換し、バッファ９１〜９４から送信データＴＸ０＿ＯＰ／ＯＮ〜ＴＸ３＿ＯＰ／ＯＮを送信する。
ＶＣＯ６１〜６４は、矢印Ａ〜Ｃで示すように互いに結合しており、ＶＣＯ６１〜６４には、周波数制御回路４０が出力する位相調整信号ｆｃｎｔが入力される。これにより、ＶＣＯ６１〜６４は、相互同期注入が行われる。ＶＣＯ６１〜６４の結合関係及び相互同期注入による動作については、後述する。
また、送信回路５０は、複数のＶＣＯ６１〜６４のうちの１つのＶＣＯ６４にクロックを注入する位相同期回路７０を備える。ＶＣＯ６１〜６４は、ＶＣＯ６４に注入されたクロックに基づいて相互同期注入が行われることにより、位相同期回路７０から注入されたクロックと同一の周波数で発振する。
位相同期回路７０がＶＣＯ６４に注入したクロックは、相互同期注入により、他のＶＣＯ６１〜６３にも分配される。ここで、位相同期回路７０がＶＣＯ６４に注入したクロックにノイズが含まれていると、ＶＣＯ６４を介して他のＶＣＯ６１〜６３に分配されるクロックにもノイズが含まれることになる。そのため、位相同期回路７０は、ノイズの少ないクロックを生成することが好ましい。従って、位相同期回路７０は、ノイズの少ないクロックを生成する発振器を有していることが好ましい。
実施の形態１では、位相同期回路７０は、ノイズの少ないクロックを生成する発振器として、ＬＣ共振発振するＬＣＶＣＯ７５を有する。なお、位相同期回路７０は、ノイズの少ないクロックを生成する発振器であれば、水晶発振器等の他の発振器を有していても良い。
また、位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）７０は、ＤＩＶ（Ｄｉｖｉｄｅｒ）７１と、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）７２と、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ）７３と、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）７４を有する。
ＤＩＶ７１は、分周器であり、ＬＣＶＣＯ７５とＰＦＤ７２の間に接続される。ＤＩＶ７１は、入力されるクロックをＮ（Ｎは整数）分の１に分周し、リファレンスクロックｒｅｆｃｌｋと比較するためのクロックを生成して出力する。
ＰＦＤ７２は、ＤＩＶ７１とＣＰ７３の間に接続される。また、ＰＦＤ７２には、図示しない水晶発振器等からリファレンスクロックｒｅｆｃｌｋが入力される。ＰＦＤ７２は、ＤＩＶ７１から入力されるクロックと、リファレンスクロックｒｅｆｃｌｋとの位相差を検出し、位相差に応じた誤差信号（アナログ信号）を出力する。
ＣＰ７３は、ＰＦＤ７２から出力されるアナログの誤差信号を電流の誤差信号に変換する。
ＬＰＦ７４は、ＣＰ７３から入力される電流の誤差信号を積分し、短周期の信号を除去して、ＬＣＶＣＯ７５の位相を調整するための信号を出力する。
これにより、ＬＣＶＣＯ７５は、リファレンスクロックｒｅｆｃｌｋと位相が一致したクロックＯＣＫＥＸを、ＶＣＯ６４に出力する。
更に、送信回路５０は、ＬＣＶＣＯ７５が発振するクロック信号ＯＣＫ４の周波数を計測する周波数計測器３０と、周波数計測器３０が周波数を計測した結果に基づいて制御信号を生成し、生成した制御信号を複数のＶＣＯ６１〜６４に出力する周波数制御回路４０とを備える。
周波数制御回路４０は、複数のＶＣＯ６１〜６４の自走発振周波数を制御する共通の制御信号である位相調整信号ｆｃｎｔを複数のＶＣＯ６１〜６４に出力する。
複数のＶＣＯ６１〜６４が、クロックＯＣＫＥＸと同一の周波数で発振する観点から、各ＶＣＯ６１〜６４の自走発振周波数は±９０度以内になるように、周波数制御回路４０が位相調整信号ｆｃｎｔを複数のＶＣＯ６１〜６４に出力することが好ましい。
周波数制御回路４０及び周波数計測器３０の動作については、後述する。
送信回路５０の構成要素のうち、ＶＣＯ６１〜６４、位相同期回路７０、周波数計測器３０及び周波数制御回路４０は、クロック分配器を構築する。
図３は、実施の形態１のクロック分配器１００を示す図である。
クロック分配器１００は、位相調整信号入力端子１０１、ＶＣＯ１１１、１２１、ＧＭ素子１１２、１１３、１２２、１２３、配線１３０、及び出力端子１４１、１４２を含む。位相調整信号入力端子１０１には、周波数制御回路４０から位相調整信号ｆｃｎｔが入力される。
また、クロック分配器１００は、位相同期回路７０からのクロックＯＣＫＥＸを入力するクロック入力端子１０２と、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ１１１に出力するＧＭ素子１０３を含む。
図３では、ＶＣＯ同士の結合関係及び相互同期注入による動作を分かり易くするために、２つのＶＣＯ１１１、１２１を含むクロック分配器１００を用い、図２に示す位相同期回路７０、周波数計測器３０及び周波数制御回路４０を省略する。このような図３に示すクロック分配器１００と、図２に示す送信回路５０との対応関係は次の通りである。
ＶＣＯ１１１は、図２に示すＶＣＯ６４に対応し、位相同期回路７０からクロックＯＣＫＥＸを入力する。
また、ＶＣＯ１２１は、図２に示すＶＣＯ６１〜６３のうちのいずれか一つに対応する。このため、ＶＣＯ１２１は送信部ＴＸ０〜ＴＸ２のうちのいずれか一つと同様の送信部に接続され、クロックＯＣＫ１２を出力する。
また、図３に示すＧＭ素子１１２、１１３、１２２、１２３、及び配線１３０は、ＶＣＯ１１１と１２１の結合関係を示しており、図２に矢印Ａ〜Ｃで示すＶＣＯ６１〜６４の結合関係に相当する。
図３に示すように、ＶＣＯ１１１の発振ノード１１１Ａは、ＧＭ素子１１２を介して配線１３０の一端１３０Ａに接続されており、ＧＭ素子１１３は、ＶＣＯ１１１とＧＭ素子１１２に帰還接続されている。ＧＭ素子１１２及び１１３の接続部１１４には、配線１３０の一端１３０Ａが接続されている。ここで、ＶＣＯ１１１は、クロックが注入される第１発振器の一例である。
ＧＭ素子１１２は、コンダクタンスｇｍｆを有し、ＶＣＯ１１１の発振ノード１１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１に変換して出力する。ＧＭ素子１１２は、第１電圧電流変換素子の一例である。
ＧＭ素子１１３は、コンダクタンス（−ｇｍｂ）を有し、接続部１１４の電圧を電流Ｉ２に変換してＶＣＯ１１１に出力する。ＧＭ素子１１３は、第２電圧電流変換素子の一例である。
ＶＣＯ１２１の発振ノード１２１Ａは、ＧＭ素子１２２を介して配線１３０の他端１３０Ｂに接続されており、ＧＭ素子１２３は、ＶＣＯ１２１とＧＭ素子１２２に帰還接続されている。ＧＭ素子１２２及び１２３の接続部１２４には、配線１３０の他端１３０Ｂが接続されている。ここで、ＶＣＯ１２１は、第２発振器の一例である。
ＧＭ素子１２２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ１２１の発振ノード１２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ３に変換して出力する。ＧＭ素子１２２は第３電圧電流変換素子の一例である。
ＧＭ素子１２３は、コンダクタンスｇｍｂを有し、接続部１２４の電圧を電流Ｉ４に変換してＶＣＯ１２１に出力する。ＧＭ素子１２３は、第４電圧電流変換素子の一例である。
配線１３０は、一端１３０ＡがＧＭ素子１１２及び１１３の接続部１１４に接続され、他端１３０ＢがＧＭ素子１２２及び１２３の接続部１２４に接続される。配線１３０は、ＬＳＩの内部の配線で構築される。
図３では、配線１３０と配線１３０の寄生容量を模式的に示すために、配線部１３１及び１３２と、キャパシタ１３３を示す。
ここで、ＧＭ素子１１２と１２２は、逆位相のクロック電圧を電流に変換しているため、配線１３０には、ＧＭ素子１１２と１２２の出力電流の差分（Ｉ１−Ｉ３）に応じた電圧Ｖｃが生じる。実施の形態１のクロック分配器１００では、ＧＭ素子１１２、１２２を用いて、逆位相のクロック電圧を配線１３０で接続することにより、ＧＭ素子１１２の出力電流Ｉ１と、ＧＭ素子１２２の出力電流Ｉ３との減算を実現している。
従って、ＧＭ素子１１３と１２３は、電圧Ｖｃをそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ１１１、１２１に帰還する。ＧＭ素子１１３と１２３は、ともに電圧Ｖｃを電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ１１１と１２１に等しい電流を帰還することができる。
図３に示すクロック分配器１００では、クロック入力端子１０２に位相同期回路７０からクロックＯＣＫＥＸを入力してＶＣＯ１１１をロック状態にすれば、ＶＣＯ１１１と１２１に等しい電流を帰還して、ＶＣＯ１１１と１２１で相互同期注入を行うことができる。従って、ＶＣＯ１１１と１２１が、それぞれ発振するクロックＯＣＫ１１とＯＣＫ１２の周波数は、位相同期回路７０からのクロックＯＣＫＥＸと等しくなる。
ＶＣＯ１１１と１２１を、クロックＯＣＫＥＸに対して速やかに同期させる観点から、クロックＯＣＫＥＸを変換した電流ＩＥＸの大きさは、ＧＭ素子１１３及び１２３からＶＣＯ１１１及び１２１へ出力される電流Ｉ２とＩ４よりも大きいことが好ましい。
次に、図４を用いて、実施の形態１のクロック分配器１００の回路の詳細について説明する。
図４は、実施の形態１のクロック分配器１００の回路構成を示す図である。図４では、ＶＣＯ１１１と１２１がともに差動クロックを出力するものとして説明を行う。
ＶＣＯ１１１は、３段のインバータ１５１、１５２、１５３と、電流源１５４とを含む。インバータ１５１〜１５３は、それぞれ、カレントスターブド（ｃｕｒｒｅｎｔ ｓｔａｒｖｅｄ）型のインバータであり、リング発振器を構築している。ＶＣＯ１１１は、リング発振器の一種である。
すなわち、インバータ１５１〜１５３は、直列に接続されるとともに、インバータ１５３の非反転出力端子は、インバータ１５１の反転入力端子（図４中の下側の入力端子）に接続されている。また、インバータ１５３の反転出力端子は、インバータ１５１の非反転入力端子（図４中の上側の入力端子）に接続されている。
なお、インバータ１５１〜１５３は、一例として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）によって実現されるインバータである。
ＶＣＯ１１１の自走発振周波数は、位相調整信号入力端子１０１に入力される位相調整信号ｆｃｎｔで電流源１５４の出力電流値を調整することによって制御される。
なお、ＶＣＯ１１１が出力するクロックＯＣＫ１１は、リング発振器を構築するインバータ１５１〜１５３のいずれの出力端から取り出してもよいが、図４では、一例として、インバータ１５２の出力をＶＣＯ１１１の出力として取り出している。出力端子１４１からは、差動形式のクロックＯＣＫ１１が出力される。
また、ＧＭ素子１１３から帰還される電流Ｉ２の入力先は、リング発振器を構築するインバータ１５１〜１５３のいずれの入力端子であってもよいが、図４では、インバータ１５２の入力端子に入力する。
ＧＭ素子１１２は、ＶＣＯ１１１の出力を電流変換する素子であればよく、図４では、インバータ１１２Ａ、１１２Ｂを用いる。インバータ１１２Ａ、１１２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ１１２Ａの出力端子は、ＧＭ素子１１３に接続されるとともに、配線１３０のうちの配線部１３４を介して、ＧＭ素子１２２のインバータ１２２Ｂに接続されている。インバータ１１２ＡにはＶＣＯ１１１のインバータ１５３の非反転出力端子が接続されており、インバータ１２２Ｂには、ＶＣＯ１２１のインバータ１７３の反転出力端子が接続されている。
このため、線路部１３４には、インバータ１１２Ａと１２２Ｂの出力電流の差分による電圧が生じる。
インバータ１１２Ｂの出力端子は、ＧＭ素子１１３に接続されるとともに、配線１３０のうちの配線部１３５を介して、ＧＭ素子１２２のインバータ１２２Ａに接続されている。インバータ１１２ＢにはＶＣＯ１１１のインバータ１５３の反転出力端子が接続されており、インバータ１２２Ａには、ＶＣＯ１２１のインバータ１７３の非反転出力端子が接続されている。
このため、線路部１３５には、インバータ１１２Ｂと１２２Ａの出力電流の差分による電圧が生じる。
ＧＭ素子１１３は、電流源１６１、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６２、１６３を含む。
電流源１６１は、一端（図４中の上側の端子）がＮＭＯＳトランジスタ１６２、１６３のソースに接続されており、他端（図４中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２は、ソースがＮＭＯＳトランジスタ１６３のソースに接続されるとともに電流源１６１に接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３は、ソースがＮＭＯＳトランジスタ１６２のソースに接続されるとともに電流源１６１に接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
上述したＶＣＯ１１１には、ＧＭ素子１０３から差動形式のクロックＯＣＫＥＸを変換した電流ＩＥＸが入力する。
ＧＭ素子１０３は、電流源１０４、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１０５、１０６を含む。
電流源１０４は、一端（図４中の上側の端子）がＮＭＯＳトランジスタ１０５、１０６のソースに接続されており、他端（図４中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１０５は、ソースがＮＭＯＳトランジスタ１０６のソースに接続されるとともに電流源１０４に接続され、ドレインがインバータ１５２の非反転出力端子とインバータ１５３の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１０６は、ソースがＮＭＯＳトランジスタ１０５のソースに接続されるとともに電流源１０４に接続され、ドレインがインバータ１５２の反転出力端子とインバータ１５３の反転入力端子との間に接続されている。
なお、ＧＭ素子１０３が出力する電流ＩＥＸは、インバータ１５２とインバータ１５３との間に入力されていたが、ＧＭ素子１０３が出力する電流ＩＥＸを、他のインバータ間に入力しても良い。
ＶＣＯ１２１は、３段のインバータ１７１、１７２、１７３と、電流源１７４とを含む。インバータ１７１〜１７３は、それぞれ、カレントスターブド（current starved）型のインバータであり、リング発振器を構築している。ＶＣＯ１２１は、リング発振器の一種である。
すなわち、インバータ１７１〜１７３は、直列に接続されるとともに、インバータ１７３の非反転出力端子は、インバータ１７１の反転入力端子（図４中の下側の入力端子）に接続されている。また、インバータ１７３の反転出力端子は、インバータ１７１の非反転入力端子（図４中の上側の入力端子）に接続されている。
なお、インバータ１７１〜１７３は、一例として、ＣＭＯＳによって実現されるインバータである。
ＶＣＯ１２１の自走発振周波数は、位相調整信号入力端子１０１に入力される位相調整信号ｆｃｎｔで電流源１７４の出力電流値を調整することによって制御される。
なお、ＶＣＯ１２１が出力するクロックＯＣＫ１２は、リング発振器を構築するインバータ１７１〜１７３のいずれの出力端から取り出してもよいが、図４では、一例として、インバータ１７２の出力をＶＣＯ１２１の出力として取り出している。出力端子１４２からは、差動形式のクロックＯＣＫ１２が出力される。
また、ＧＭ素子１２３から帰還される電流Ｉ４の入力先は、リング発振器を構築するインバータ１７１〜１７３のいずれの入力端子であってもよいが、図４では、インバータ１７２の入力端子に入力する。
ＧＭ素子１２２は、ＶＣＯ１２１の出力を電流変換する素子であればよく、図４では、インバータ１２２Ａ、１２２Ｂを用いる。インバータ１２２Ａ、１２２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ１２２Ａの出力端子は、ＧＭ素子１２３に接続されるとともに、配線１３０のうちの配線部１３５を介して、ＧＭ素子１１２のインバータ１１２Ｂに接続されている。インバータ１２２ＡにはＶＣＯ１２１のインバータ１７３の非反転出力端子が接続されており、インバータ１１２Ｂには、ＶＣＯ１１１のインバータ１５３の反転出力端子が接続されている。
このため、線路部１３５には、インバータ１２２Ａと１１２Ｂの出力電流の差分による電圧が生じる。
インバータ１２２Ｂの出力端子は、ＧＭ素子１２３に接続されるとともに、配線１３０のうちの配線部１３４を介して、ＧＭ素子１１２のインバータ１１２Ａに接続されている。インバータ１２２ＢにはＶＣＯ１２１のインバータ１７３の反転出力端子が接続されており、インバータ１１２Ａには、ＶＣＯ１１１のインバータ１５３の非反転出力端子が接続されている。
このため、線路部１３４には、インバータ１２２Ｂと１１２Ａの出力電流の差分による電圧が生じる。
ＧＭ素子１２３は、電流源１８１、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１８２、１８３を含む。
電流源１８１は、一端（図４中の上側の端子）がＮＭＯＳトランジスタ１８２、１８３のソースに接続されており、他端（図４中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１８２は、ソースがＮＭＯＳトランジスタ１８３のソースに接続されるとともに電流源１８１に接続され、ドレインがインバータ１７１の非反転出力端子とインバータ１７２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１８３は、ソースがＮＭＯＳトランジスタ１８２のソースに接続されるとともに電流源１８１に接続され、ドレインがインバータ１７１の反転出力端子とインバータ１７２の反転入力端子との間に接続されている。
以上のような実施の形態１のクロック分配器１００では、線路部１３４には、インバータ１１２Ａと１２２Ｂの出力電流の差分による電圧が生じ、線路部１３５には、インバータ１１２Ｂと１２２Ａの出力電流の差分による電圧が生じる。
このため、ＧＭ素子１１３の電流源１６１と、ＧＭ素子１２３の電流源１８１とが同一の出力電流の差分による電圧によって駆動される。線路部１３４と線路部１３５に生じる出力電流の差分による電圧は、ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号の電圧である。
従って、ＧＭ素子１１３と１２３は、線路部１３４と線路部１３５に生じる出力電流の差分による電圧をそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ１１１、１２１に帰還する。
ＧＭ素子１１３と１２３は、ともに線路部１３４と線路部１３５に生じる出力電流の差分による電圧を電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ１１１と１２１に等しい電流を帰還することができる。
位相同期回路７０からクロック入力端子１０２にクロックＯＣＫＥＸを入力してＶＣＯ１１１をロック状態にすれば、ＶＣＯ１１１と１２１に等しい電流を帰還され、ＶＣＯ１１１と１２１で相互同期注入を行うことができる。従って、ＶＣＯ１１１と１２１それぞれが発振するクロックＯＣＫ１１とＯＣＫ１２の周波数は等しくなる。
次に、図２に示す周波数計測器及び周波数制御回路について、図面を参照して、以下に更に説明する。
図５は、図２に示す周波数計測器及び周波数制御回路を説明する図である。
周波数計測器３０は、ＶＣＯ６４が出力するクロックＯＣＫ４を入力して所定の時間の間のクロック数をカウントするカウンタ３１と、カウンタ３１がカウントしたカウント値を入力して保持するレジスタ３２とを有する。また、周波数計測器３０は、外部からスタート信号を入力して、レジスタ３２を初期化するクロック生成器３３を有する。周波数計測器３０のクロック生成器３３には、外部の上位制御回路からスタート信号が入力される。
周波数制御回路４０は、周波数計測器３０が周波数を計測した結果であるカウント値と、所定の周波数設定値である設定コードとを比較する比較器４１を有する。比較器４１には、レジスタ３２からカウント値が入力される。また、比較器４１には、外部の上位制御回路から設定コードが入力される。設定コードは、位相同期回路７０の発振周波数と近い値に設定されることが好ましい。
また、周波数制御回路４０は、比較器４１が比較した結果に基づいて、各ＶＣＯ６１〜６４の自走発振周波数を制御する制御信号である位相調整信号ｆｃｎｔを生成するＶＣＯ制御回路４２を有する。ＶＣＯ制御回路４２は、制御信号生成回路の一例である。なお、クロック分配器１００において、位相調整信号ｆｃｎｔは、各ＶＣＯの電流源の電流値を制御する制御信号である。そのような制御信号を出力する回路であれば、位相調整信号ｆｃｎｔを生成する回路は、周波数制御回路４０に限定されるものではない。
周波数制御回路４０は、ＶＣＯ６４の自走発振周波数を位相同期回路７０の発振周波数と近い値になるように制御し、且つ複数のＶＣＯ６１〜６４の各自走発振周波数の位相差が±９０度以内になるように、複数のＶＣＯ６１〜６４に対して共通の位相調整信号ｆｃｎｔを生成して出力する。
次に、周波数計測器３０及び周波数制御回路４０の動作を、図面を参照して、以下に説明する。
図６は、図２に示す周波数計測器及び周波数制御回路の動作を説明するフローチャートである。図７は、図２に示す周波数計測器及び周波数制御回路の動作を説明するタイミングチャートである。
まず、ステップＳ１０において、周波数計測器３０のクロック生成器３３は、スタート信号を入力する。
次に、ステップＳ１２において、クロック生成器３３は、レジスタ３２及び周波数制御回路４０の比較器４１及びＶＣＯ制御回路４２を初期化する。初期化された比較器４１は、ハイ状態のフラグ信号を位相同期回路７０に出力して、位相同期回路７０の発振を停止させる。
また、クロック生成器３３には、クロックＯＣＫ４のクロック数をカウントする所定の時間の間を定めるベースクロックが入力される。ベースクロックとしては、位相同期回路７０に入力するリファレンスクロックｒｅｆｃｌｋを用いても良い。
次に、ステップＳ１４において、カウンタ３１は、ベースクロックに基づいて、ＯＣＫ４のクロック数をカウントし、カウント値をレジスタ３２へ出力する。クロック生成器３３は、ベカウンタ３１に対して、ースクロックがハイ状態の期間にわたって、クロックＯＣＫ４のクロック数をカウントさせる。
図７に示す例では、ベースクロックがハイ状態の期間にわたって、カウンタ３１がクロックＯＣＫ４のクロック数をカウントした結果、カウント値である７がレジスタ３２に保持される。
次に、ステップＳ１６において、周波数制御回路４０の比較器４１は、レジスタ保持値が、設定コードと一致しているかを判断する。
図７に示す例では、設定コードが１０であるのに対して、レジスタ保持値が７であるので、両者は一致していない。そこで、次に、ステップＳ１８に進む。
次に、ステップＳ１８において、ＶＣＯ制御回路４２は、レジスタ保持値が設定コードと近づくように、位相調整信号ｆｃｎｔを変更する。ＶＣＯ制御回路４２は、レジスタ保持値が設定コードよりも小さければ、レジスタ保持値が増加するように位相調整信号ｆｃｎｔを変更する。一方、ＶＣＯ制御回路４２は、レジスタ保持値が設定コードよりも大きければ、レジスタ保持値が減少するように位相調整信号ｆｃｎｔを変更する。
図７に示す例では、ＶＣＯ制御回路４２は、レジスタ保持値が設定コードよりも小さいので、位相調整信号ｆｃｎｔのコードを０から１へ変更する。
次に、ステップＳ１４の前に戻り、ステップＳ１６において、レジスタ保持値が設定コードと一致すると判断されるまで、ステップＳ１４及びＳ１６及びＳ１８の処理が繰り返される。
図７に示す例では、カウンタ３１の６回目のカウント値が、設定コードと一致して、ステップＳ２０に進む。
次に、ステップＳ２０において、比較器４１は、ロー状態のフラグ信号を位相同期回路７０に出力して、位相同期回路７０の発振を開始させる。
このようにして、複数のＶＣＯ６１〜６４の各自走発振周波数が位相同期回路７０の発振周波数と近くなった状態で、位相同期回路７０が発振を開始して、ＶＣＯ６４に対するクロックＯＣＫＥＸの出力を開始する。
上述した実施の形態１のクロック分配器によれば、従来のようにＶＣＯの発振ノード同士を直接接続するのではなく、ＧＭ素子１１２、１２２、及び配線１３０を介して、ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号が得られるようにＶＣＯ１１１と１２１を結合する。
すなわち、逆位相のクロック電圧を電流に変換するＧＭ素子１１２とＧＭ素子１２２を、配線１３０で接続することにより、ＧＭ素子１１２の出力電流Ｉ１と、ＧＭ素子１２２の出力電流Ｉ３との減算を実現している。
そして、減算によって得られた電流（ＶＣＯ１１１の発振ノード１１１Ａの出力信号と、ＶＣＯ１２１の発振ノード１２１Ａの出力信号との差分信号を表す電流）をＶＣＯ１１１と１２１に帰還している。
従って、ＶＣＯ１１１及び１２１の発振ノード１１１Ａ及び１２１Ａの負荷が従来のように増大することが抑制され、従来よりも高周波数での相互同期注入による同一周波数での発振を実現することができる。
また、従来のインダクタを用いたＬＣ発振器の場合、インダクタの面積が大きいという課題があったが、実施の形態１のクロック分配器によれば、リング発振器を有しているので、回路の面積を低減できる。
更に、ＶＣＯ１１１及び１２１は、上述のように相互同期注入による同一周波数で発振するため、クロックＯＣＫ１１とＯＣＫ１２のｓｋｅｗは低減される。このため、クロック分配器１００は、ＶＣＯ１１１及びＶＣＯ１２１から、ｓｋｅｗの低減されたクロックを分配することができる。
更にまた、実施の形態１では、ノイズの少ないクロックを生成する位相同期回路７０からクロックＯＣＫＥＸを入力してＶＣＯ１１１をロックし、且つＶＣＯ１１１とＶＣＯ１２１で相互同期注入している。このため、クロック分配器１００は、ＶＣＯ１１１及びＶＣＯ１２１から、ノイズの低減されたクロックを分配することができる。
なお、以上の説明では、ＶＣＯ１１１と１２１がそれぞれ３段のインバータ１５１〜１５３、１７１〜１７３を含む形態について説明したが、ＶＣＯ１１１と１２１のインバータの段数は３段に限られるものではない。
また、以上の説明では、ＧＭ素子１１２、１２２がそれぞれインバータ１１２Ａ及び１１２Ｂ、１２２Ａ及び１２２Ｂを含む形態について説明したが、ＧＭ素子１１２、１２２は、それぞれ、ＶＣＯ１１１及び１２１の発振ノード１１１Ａ及び１２１Ａから出力される電圧を電流に変換できる素子であれば、他の構成の回路であってもよい。
同様に、ＧＭ素子１１３及び１２３は、それぞれ、接続部１１４及び１２４に生じる差分の電圧を電流変換してＶＣＯ１１１及び１２１に出力できる回路であれば、図４に示す構成以外の回路であってもよい。
また、以上の説明では、ＶＣＯ１１１、１２１は、電圧制御によって発振周波数を制御する発振器であったが、電流制御によって発振周波数を制御する発振器であっても良い。
また、以上の説明では、ＶＣＯ１１１、１２１がリング発振器の一種である形態について説明したが、ＶＣＯ１１１、１２１は、ＬＣ発振器であってもよい。
また、以上の説明では、位相同期回路７０が出力するクロックＯＣＫＥＸがＶＣＯ１１１に注入されていたが、クロックＯＣＫＥＸはＶＣＯ１２１に注入されていても良い。
図８は、実施の形態１のクロック分配器１００の変型例を示す図である。
変型例のクロック分配器１００は、位相同期回路７０が出力するクロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ１１１に出力するＧＭ素子１０３Ａと、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ１２１に出力するＧＭ素子１０３Ｂとを含む。
即ち、変型例のクロック分配器１００では、ＶＣＯ１１１及びＶＣＯ１２１それぞれに、クロックＯＣＫＥＸが注入される。
従って、２つのＶＣＯ１１１及びＶＣＯ１２１それぞれが共通のクロックＯＣＫＥＸによってロックされるので、２つのＶＣＯ１１１，１２１間の相互注入によるフィードバック信号が減少する。そのため、２つのＶＣＯ１１１，１２１のループ内で生じるノイズを、上述した実施の形態１よりも低減することができる。
次に、上述したクロック分配器の他の実施の形態を、図９〜図１３を参照しながら以下に説明する。他の実施の形態について特に説明しない点については、上述の実施の形態１に関して詳述した説明が適宜適用される。
＜実施の形態２＞
図９は、実施の形態２のクロック分配器２００を示す図である。図１０は、実施の形態２のクロック分配器２００の回路構成を示す図である。
クロック分配器２００は、位相調整信号入力端子２０１、ＶＣＯ２１１、２２１、２３１、ＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３、配線２３０Ａ、２３０Ｂ、２３０Ｃ、及び出力端子２４０Ａ、２４０Ｂ、２４０Ｃを含む。
また、クロック分配器２００は、位相同期回路７０からのクロックＯＣＫＥＸを入力するクロック入力端子２０２と、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２１１に出力するＧＭ素子２０３を含む。
図９では、３つのＶＣＯ２１１、２２１、２３１を含むクロック分配器２００を用い、図２に示す位相同期回路７０、周波数計測器３０及び周波数制御回路４０を省略する。このような図９に示すクロック分配器２００と、図２に示す送信回路５０との対応関係は次の通りである。
ＶＣＯ２１１は、図２に示すＶＣＯ６４に対応し、位相同期回路７０からクロックＯＣＫＥＸを入力する。
ＶＣＯ２２１、２３１は、図２に示すＶＣＯ６１〜６３のうちのいずれか二つに対応する。このため、ＶＣＯ２２１、２３１は送信部ＴＸ０〜ＴＸ２のうちのいずれか二つと同様の送信部に接続され、それぞれ、クロックＯＣＫ２２、ＯＣＫ２３を出力する。
また、図９に示すＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３、及び配線２３０Ａ、２３０Ｂ、２３０Ｃは、ＶＣＯ２１１、２２１、２３１の結合関係を示しており、図２に矢印Ａ〜Ｃで示すＶＣＯ６１〜６４の結合関係に相当する。
図９に示すように、ＶＣＯ２１１の発振ノード２１１Ａは、ＧＭ素子２１２を介して配線２３０Ａの一端（図９中の左端）に接続されており、ＧＭ素子２１３は、ＶＣＯ２１１とＧＭ素子２１２に帰還接続されている。ＧＭ素子２１２及び２１３の接続部２１４には、配線２３０Ａの一端が接続されている。
ＧＭ素子２１２は、コンダクタンスｇｍｆを有し、ＶＣＯ２１１の発振ノード２１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１に変換して出力する。
ＧＭ素子２１３は、コンダクタンス（−ｇｍｂ）を有し、接続部２１４の電圧を電流Ｉ２に変換してＶＣＯ２１１に出力する。
ＶＣＯ２２１の発振ノード２２１Ａは、ＧＭ素子２２２を介して配線２３０Ａの他端（図９中の右端）に接続されており、ＧＭ素子２２３は、ＶＣＯ２２１とＧＭ素子２２２に帰還接続されている。ＧＭ素子２２２及び２２３の接続部２２４には、配線２３０Ａの他端が接続されている。
ＧＭ素子２２２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２２１の発振ノード２２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ３に変換して出力する。
ＧＭ素子２２３は、コンダクタンスｇｍｂを有し、接続部２２４の電圧を電流Ｉ４に変換してＶＣＯ２２１に出力する。
配線２３０Ａは、一端（図９中の左端）がＧＭ素子２１２及び２１３の接続部２１４に接続され、他端（図９中の右端）がＧＭ素子２２２及び２２３の接続部２２４に接続される。配線２３０Ａは、半導体集積回路の配線で構築される。
配線２３０Ａには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ａに対して、ＧＭ素子２１２、２１３、２２２、２２３は対称に接続されている。
ここで、ＧＭ素子２１２と２２２は、逆位相のクロック電圧を電流に変換しているため、配線２３０Ａには、ＧＭ素子２１２と２２２の出力電流の差分（Ｉ１−Ｉ３）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２１２と２２２を用いて、逆位相のクロック電圧を配線２３０Ａで接続することにより、ＧＭ素子２１２の出力電流Ｉ１と、ＧＭ素子２２２の出力電流Ｉ３との減算を実現している。
従って、ＧＭ素子２１３と２２３は、差分に応じた電圧をそれぞれ電流Ｉ２、Ｉ４に変換してＶＣＯ２１１、２２１に帰還する。ＧＭ素子２１３と２２３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ２とＩ４の電流値は等しい。
このため、ＶＣＯ２１１と２２１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
また、ＶＣＯ２２１の発振ノード２２１Ａは、ＧＭ素子２３２を介して配線２３０Ｂの一端（図９中の左端）に接続されており、ＧＭ素子２３３は、ＶＣＯ２２１とＧＭ素子２３２に帰還接続されている。ＧＭ素子２３２及び２３３の接続部２３４には、配線２３０Ｂの一端が接続されている。
ＧＭ素子２３２は、コンダクタンスｇｍｆを有し、ＶＣＯ２２１の発振ノード２２１Ａから出力されるクロックを（電圧Ｖ３から）電流Ｉ５に変換して出力する。
ＧＭ素子２３３は、コンダクタンス（−ｇｍｂ）を有し、接続部２３４の電圧を電流Ｉ６に変換してＶＣＯ２２１に出力する。
ＶＣＯ２３１の発振ノード２３１Ａは、ＧＭ素子２４２を介して配線２３０Ｂの他端（図９中の右端）に接続されており、ＧＭ素子２４３は、ＶＣＯ２３１とＧＭ素子２４２に帰還接続されている。ＧＭ素子２４２及び２４３の接続部２４４には、配線２３０Ｂの他端が接続されている。
ＧＭ素子２４２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２３１の発振ノード２３１Ａから出力されるクロックを（電圧Ｖ５から）電流Ｉ７に変換して出力する。
ＧＭ素子２４３は、コンダクタンスｇｍｂを有し、接続部２４４の電圧を電流Ｉ８に変換してＶＣＯ２３１に出力する。
配線２３０Ｂは、一端（図９中の左端）がＧＭ素子２３２及び２３３の接続部２３４に接続され、他端（図９中の右端）がＧＭ素子２４２及び２４３の接続部２４４に接続される。配線２３０Ｂは、半導体集積回路の配線で構築される。
配線２３０Ｂには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ｂに対して、ＧＭ素子２３２、２３３、２４２、２４３は対称に接続されている。
ここで、ＧＭ素子２３２と２４２は、逆位相のクロック電圧を電流に変換しているため、配線２３０Ｂには、ＧＭ素子２３２と２４２の出力電流の差分（Ｉ５−Ｉ７）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２３２と２４２を用いて、逆位相のクロック電圧を配線２３０Ｂで接続することにより、ＧＭ素子２３２の出力電流Ｉ５と、ＧＭ素子２４２の出力電流Ｉ７との減算を実現している。
従って、ＧＭ素子２３３と２４３は、差分に応じた電圧をそれぞれ電流Ｉ６、Ｉ８に変換してＶＣＯ２２１、２３１に帰還する。ＧＭ素子２３３と２４３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ６とＩ８の電流値は等しい。
このため、ＶＣＯ２２１と２３１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
また、ＶＣＯ２３１の発振ノード２３１Ａは、ＧＭ素子２５２を介して配線２３０Ｃの一端（図９中の右端）に接続されており、ＧＭ素子２５３は、ＶＣＯ２３１とＧＭ素子２５２に帰還接続されている。ＧＭ素子２５２及び２５３の接続部２５４には、配線２３０Ｃの一端が接続されている。
ＧＭ素子２５２は、コンダクタンスｇｍｆを有し、ＶＣＯ２３１の発振ノード２３１Ａから出力されるクロックを（電圧Ｖ５から）電流Ｉ９に変換して出力する。
ＧＭ素子２５３は、コンダクタンス（−ｇｍｂ）を有し、接続部２５４の電圧を電流Ｉ１０に変換してＶＣＯ２３１に出力する。
ＶＣＯ２１１の発振ノード２１１Ａは、ＧＭ素子２６２を介して配線２３０Ｃの他端（図９中の左端）に接続されており、ＧＭ素子２６３は、ＶＣＯ２１１とＧＭ素子２６２に帰還接続されている。ＧＭ素子２６２及び２６３の接続部２６４には、配線２３０Ｃの他端が接続されている。
ＧＭ素子２６２は、コンダクタンス（−ｇｍｆ）を有し、ＶＣＯ２１１の発振ノード２１１Ａから出力されるクロックを（電圧Ｖ１から）電流Ｉ１１に変換して出力する。
ＧＭ素子２６３は、コンダクタンスｇｍｂを有し、接続部２６４の電圧を電流Ｉ１２に変換してＶＣＯ２１１に出力する。
配線２３０Ｃは、一端（図９中の右端）がＧＭ素子２５２及び２５３の接続部２５４に接続され、他端（図９中の左端）がＧＭ素子２６２及び２６３の接続部２６４に接続される。配線２３０Ｃは、半導体集積回路の配線で構築される。
配線２３０Ｃには、実施の形態１のクロック分配器１００の配線１３０と同様に、寄生容量が存在する。
以上のように、配線２３０Ｃに対して、ＧＭ素子２５２、２５３、２６２、２６３は対称に接続されている。
ここで、ＧＭ素子２５２と２６２は、逆位相のクロック電圧を電流に変換しているため、配線２３０Ｃには、ＧＭ素子２５２と２６２の出力電流の差分（Ｉ９−Ｉ１１）に応じた電圧が生じる。実施の形態２のクロック分配器２００では、ＧＭ素子２５２と２６２を用いて、逆位相のクロック電圧を配線２３０Ｃで接続することにより、ＧＭ素子２５２の出力電流Ｉ９と、ＧＭ素子２６２の出力電流Ｉ１１との減算を実現している。
従って、ＧＭ素子２５３と２６３は、差分に応じた電圧をそれぞれ電流Ｉ１０、Ｉ１２に変換してＶＣＯ２３１、２１１に帰還する。ＧＭ素子２５３と２６３は、ともに差分に応じた電圧を電流に変換するため、電流Ｉ１０とＩ１２の電流値は等しい。
このため、ＶＣＯ２３１と２１１に等しい電流を帰還することができる。これは、上述した回路の対称性によって実現されるものである。
以上、図９に示す実施の形態２のクロック分配器２００では、回路の対称性により、ＶＣＯ２１１、２２１、２３１に帰還される電流（Ｉ２＋Ｉ１２、Ｉ４＋Ｉ６、Ｉ８＋Ｉ１０）は等しくなる。
従って、クロック分配器２００では、クロック入力端子２０２に位相同期回路７０からクロックＯＣＫＥＸを入力してＶＣＯ２１１をロック状態にすれば、ＶＣＯ２１１、２２１、２３１に等しい電流が帰還され、ＶＣＯ２１１、２２１、２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ１２、ＯＣＫ１３の周波数は、位相同期回路７０からのクロックＯＣＫＥＸと等しくなる。
ＶＣＯ２１１と、ＶＣＯ２２１、２３１とを、クロックＯＣＫＥＸに対して速やかに同期させる観点から、クロックＯＣＫＥＸを変換した電流ＩＥＸの大きさは、ＧＭ素子２１３及び２６３からＶＣＯ２１１へ出力される電流Ｉ２とＩ１２よりも大きいことが好ましい。
なお、図９では、３つのＶＣＯ２１１、２２１、２３１がループ状に接続されているが、３つのＶＣＯ２１１、２２１、２３１は、複数の発振器の一例である。複数の発振器は、２つ又は４つ以上の発振器を用いてループ状に接続されていても良い。
ＶＣＯ２１１と、ＧＭ素子２１２、２１３、２６２、２６３とは、一つの単位回路部を構築する。ＧＭ素子２１２、２１３、２６２、２６３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２１２及び２１３の接続部２１４は、第１接続部の一例であり、ＧＭ素子２６２及び２６３の接続部２６４は、第２接続部の一例である。
同様に、ＶＣＯ２２１と、ＧＭ素子２２２、２２３、２３２、２３３とは、一つの単位回路部を構築する。ＧＭ素子２３２、２３３、２２２、２２３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２３２及び２３３の接続部２３４は、第１接続部の一例であり、ＧＭ素子２２２及び２２３の接続部２２４は、第２接続部の一例である。
同様に、ＶＣＯ２３１と、ＧＭ素子２４２、２４３、２５２、２５３とは、一つの単位回路部を構築する。ＧＭ素子２５２、２５３、２４２、２４３は、それぞれ、第１乃至第４電圧電流変換素子の一例である。ＧＭ素子２５２及び２５３の接続部２５４は、第１接続部の一例であり、ＧＭ素子２４２及び２４３の接続部２４４は、第２接続部の一例である。
また、第１接続部としての接続部２１４、２３４、２５４と、第２接続部としての接続部２２４、２４４、２６４との間をそれぞれ接続する配線部２３０Ａ、２３０Ｂ、２３０Ｃは、配線部の一例である。
このように、図９に示すクロック分配器２００は、３つの単位回路部を含み、３つの単位回路部は、配線部２３０Ａ、２３０Ｂ、２３０Ｃによってループ状に接続されている。
次に、図１０を用いて、実施の形態２のクロック分配器２００の回路の詳細について説明する。
図１０は、実施の形態２のクロック分配器２００の回路構成を示す図である。説明の便宜上、図１０には、実施の形態２のクロック分配器２００のうち、ＶＣＯ２１１と、ＶＣＯ２１１に接続される構成要素だけを示すが、クロック分配器２００の回路構成の対称性（図９参照）より、ＶＣＯ２２１、２３１及びその周囲の回路構成は、図１０に示す回路構成と同様である。また、図１０では、ＶＣＯ２１１が差動クロックを出力するものとして説明を行う。
ＶＣＯ２１１は、３段のインバータ１５１、１５２、１５３と、電流源１５４とを含む。インバータ１５１〜１５３は、それぞれ、カレントスターブド（ｃｕｒｒｅｎｔ ｓｔａｒｖｅｄ）型のインバータであり、リング発振器を構築している。ＶＣＯ２１１は、リング発振器の一種である。
すなわち、インバータ１５１〜１５３は、直列に接続されるとともに、インバータ１５３の非反転出力端子は、インバータ１５１の反転入力端子（図１０中の下側の入力端子）に接続されている。また、インバータ１５３の反転出力端子は、インバータ１５１の非反転入力端子（図１０中の上側の入力端子）に接続されている。
なお、インバータ１５１〜１５３は、一例として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）によって実現されるインバータである。
ＶＣＯ２１１の自走発振周波数は、位相調整信号入力端子２０１に入力される位相調整信号ｆｃｎｔで電流源１５４の出力電流値を調整することによって制御される。
なお、ＶＣＯ２１１が出力するクロックＯＣＫ２１は、リング発振器を構築するインバータ１５１〜１５３のいずれの出力端から取り出してもよいが、図１０では、一例として、インバータ１５２の出力をＶＣＯ２１１の出力として取り出している。出力端子２４０Ａからは、差動形式のクロックＯＣＫ２１が出力される。
また、ＧＭ素子２１３から帰還される電流Ｉ２の入力先は、リング発振器を構築するインバータ１５１〜１５３のいずれの入力端子であってもよいが、図１０では、インバータ１５２の入力端子に入力する。
ＧＭ素子２１２は、ＶＣＯ２１１の出力を電流変換する素子であればよく、図１０では、インバータ２１２Ａ、２１２Ｂを用いる。インバータ２１２Ａ、２１２Ｂのコンダクタンスは、ともにｇｍｆである。
インバータ２１２Ａの出力端子は、ＧＭ素子２１３に接続されるとともに、配線２３０Ａのうちの配線部２３０Ａ１を介して、ＧＭ素子２２２に接続されている。インバータ２１２ＡにはＶＣＯ２１１のインバータ１５３の非反転出力端子が接続されている。
インバータ２１２Ｂの出力端子は、ＧＭ素子２１３に接続されるとともに、配線２３０Ａのうちの配線部２３０Ａ２を介して、ＧＭ素子２２２に接続されている。インバータ２１２ＢにはＶＣＯ２１１のインバータ１５３の反転出力端子が接続されている。
ＧＭ素子２１３は、電流源１６１Ａ、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６２Ａ、１６３Ａを含む。
電流源１６１Ａは、一端（図１０中の上側の端子）がＮＭＯＳトランジスタ１６２Ａ、１６３Ａのソースに接続されており、他端（図１０中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２Ａは、ソースがＮＭＯＳトランジスタ１６３Ａのソースに接続されるとともに電流源１６１Ａに接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３Ａは、ソースがＮＭＯＳトランジスタ１６２Ａのソースに接続されるとともに電流源１６１Ａに接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
ＧＭ素子２６２は、ＶＣＯ２１１の出力を電流変換する素子であればよく、図１０では、インバータ２６２Ａ、２６２Ｂを用いる。インバータ２６２Ａ、２６２Ｂのコンダクタンスは、ともに（−ｇｍｆ）である。
インバータ２６２Ａの出力端子は、ＧＭ素子２６３に接続されるとともに、配線２３０Ｃのうちの配線部２３０Ｃ１を介して、ＧＭ素子２５２に接続されている。インバータ２６２ＡにはＶＣＯ２１１のインバータ１５３の非反転出力端子が接続されている。
インバータ２６２Ｂの出力端子は、ＧＭ素子２６３に接続されるとともに、配線２３０Ｃのうちの配線部２３０Ｃ２を介して、ＧＭ素子２５２に接続されている。インバータ２６２ＢにはＶＣＯ２１１のインバータ１５３の反転出力端子が接続されている。
ＧＭ素子２６３は、電流源１６１Ｂ、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１６２Ｂ、１６３Ｂを含む。
電流源１６１Ｂは、一端（図１０中の上側の端子）がＮＭＯＳトランジスタ１６２Ｂ、１６３Ｂのソースに接続されており、他端（図１０中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ１６２Ｂは、ソースがＮＭＯＳトランジスタ１６３Ｂのソースに接続されるとともに電流源１６１Ｂに接続され、ドレインがインバータ１５１の非反転出力端子とインバータ１５２の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ１６３Ｂは、ソースがＮＭＯＳトランジスタ１６２Ｂのソースに接続されるとともに電流源１６１Ｂに接続され、ドレインがインバータ１５１の反転出力端子とインバータ１５２の反転入力端子との間に接続されている。
上述したＶＣＯ２１１には、ＧＭ素子２０３から差動形式のクロックＯＣＫＥＸを変換した電流ＩＥＸが入力する。
ＧＭ素子２０３は、電流源２０４、及び２つのＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２０５、２０６を含む。
電流源２０４は、一端（図１０中の上側の端子）がＮＭＯＳトランジスタ２０５、２０６のソースに接続されており、他端（図１０中の下側の端子）は接地されている。
ＮＭＯＳトランジスタ２０５は、ソースがＮＭＯＳトランジスタ２０６のソースに接続されるとともに電流源２０４に接続され、ドレインがインバータ１５２の非反転出力端子とインバータ１５３の非反転入力端子との間に接続されている。
ＮＭＯＳトランジスタ２０６は、ソースがＮＭＯＳトランジスタ２０５のソースに接続されるとともに電流源２０４に接続され、ドレインがインバータ１５２の反転出力端子とインバータ１５３の反転入力端子との間に接続されている。
なお、ＧＭ素子２０３が出力する電流ＩＥＸは、インバータ１５２とインバータ１５３との間に入力されていたが、ＧＭ素子２０３が出力する電流ＩＥＸを、他のインバータ間に入力しても良い。
以上、図１０には、実施の形態２のクロック分配器２００のうち、ＶＣＯ２１１と、ＶＣＯ２１１に接続される回路構成とを示した。ＶＣＯ２２１及び２３１と、ＶＣＯ２２１及び２３１に接続される回路は、ＧＭ素子２０３から差動形式のクロックＯＣＫＥＸを変換した電流ＩＥＸが入力されることを除いては、同様の構成を有する。
そして、実施の形態２のクロック分配器２００では、実施の形態１のクロック分配器１００と同様に、配線２３０Ａに、ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号の電圧が生じる。
また、配線２３０Ｂには、ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号の電圧が生じる。また、配線２３０Ｃには、ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号の電圧が生じる。
従って、位相同期回路７０からクロック入力端子１０２にクロックＯＣＫＥＸを入力してＶＣＯ２１１をロック状態にすれば、ＶＣＯ２１１、２２１、及び２３１に等しい電流が帰還され、ＶＣＯ２１１、２２１、及び２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、及び２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ２２、及びＯＣＫ２３の周波数は等しくなる。
実施の形態２によれば、従来のようにＶＣＯの発振ノード同士を直接接続するのではなく、ＧＭ素子２１２、２２２、及び配線２３０Ａを介して、ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号が得られるようにＶＣＯ２１１と２２１を結合する。
すなわち、ＧＭ素子２１２と２２２を用いて、逆位相のクロック電圧を配線２３０Ａで接続することにより、ＧＭ素子２１２の出力電流Ｉ１と、ＧＭ素子２２２の出力電流Ｉ３との減算を実現している。
そして、減算によって得られた電流（ＶＣＯ２１１の発振ノード２１１Ａの出力信号と、ＶＣＯ２２１の発振ノード２２１Ａの出力信号との差分信号を表す電流）をＶＣＯ２１１と２２１に帰還している。
同様に、ＧＭ素子２３２、２４２、及び配線２３０Ｂを介して、ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号が得られるようにＶＣＯ２２１と２３１を結合する。
そして、減算によって得られた電流（ＶＣＯ２２１の発振ノード２２１Ａの出力信号と、ＶＣＯ２３１の発振ノード２３１Ａの出力信号との差分信号を表す電流）をＶＣＯ２２１と２３１に帰還している。
また、ＧＭ素子２５２、２６２、及び配線２３０Ｃを介して、ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号が得られるようにＶＣＯ２３１と２１１を結合する。
そして、減算によって得られた電流（ＶＣＯ２３１の発振ノード２３１Ａの出力信号と、ＶＣＯ２１１の発振ノード２１１Ａの出力信号との差分信号を表す電流）をＶＣＯ２３１と２１１に帰還している。
これにより、実施の形態１のクロック分配器１００と同様に、ＶＣＯ２１１、２２１、及び２３１の発振ノード２１１Ａ、２２１Ａ、及び２３１Ａの負荷が従来のように増大することが抑制され、従来よりも高周波数での相互同期注入による発振を実現することができる。
また、ＶＣＯ２１１、２２１、２３１は、上述のように相互同期注入による同一周波数で発振するため、クロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３のｓｋｅｗは低減される。このため、クロック分配器２００は、ＶＣＯ２１１、２２１、２３１から、ｓｋｅｗの低減されたクロックＯＣＫ２１、ＯＣＫ２２、ＯＣＫ２３を分配することができる。
更にまた、実施の形態２では、ノイズの少ないクロックを生成する位相同期回路７０からクロックＯＣＫＥＸを入力してＶＣＯ２１１をロックし、且つＶＣＯ２１１とＶＣＯ２２１とＶＣＯ２３１との間で相互同期注入している。このため、クロック分配器２００は、ＶＣＯ２１１、２２１、２３１から、ノイズの低減されたクロックを分配することができる。
なお、以上では、３つの単位回路部を含むクロック分配器２００について説明したが、単位回路部の個数は、３つに限られず、２つ以上であれば幾つであってもよい。
また、以上の説明では、位相同期回路７０からのクロックＯＣＫＥＸがＶＣＯ２１１に注入されていたが、クロックＯＣＫＥＸはＶＣＯ２２１又はＶＣＯ２３１に注入されていても良い。
図１１は、実施の形態２のクロック分配器２００の変型例を示す図である。
変型例のクロック分配器２００は、位相同期回路７０からのクロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２１１に出力するＧＭ素子２０３Ａと、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２２１に出力するＧＭ素子２０３Ｂと、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２３１に出力するＧＭ素子２０３Ｃとを含む。
即ち、変型例のクロック分配器２００では、ＶＣＯ２１１及びＶＣＯ２２１及びＶＣＯ２３１それぞれに、クロックＯＣＫＥＸが注入される。
従って、３つのＶＣＯ２１１及びＶＣＯ２２１及びＶＣＯ２３１それぞれが共通のクロックＯＣＫＥＸによってロックされるので、３つのＶＣＯ２１１，２２１、２３１間の相互注入によるフィードバック信号が減少する。そのため、３つのＶＣＯ２１１，２２１、２３１のループ内で生じるノイズを、上述した実施の形態２よりも低減することができる。
＜実施の形態３＞
図１２は、実施の形態３のクロック分配器３００を示す図である。
クロック分配器３００は、位相調整信号入力端子２０１、ＶＣＯ２１１、２２１、２３１、ＧＭ素子２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２６２、３５３、３６３、配線２３０Ａ、２３０Ｂ、出力端子２４０Ａ、２４０Ｂ、２４０Ｃ、及び負荷回路３３０Ａ、３３０Ｂを含む。
また、クロック分配器３００は、位相同期回路７０が出力するクロックＯＣＫＥＸを入力するクロック入力端子２０２と、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２１１に出力するＧＭ素子２０３を含む。
実施の形態３のクロック分配器３００は、実施の形態２の配線２３０Ｃの代わりに負荷回路３３０Ａ、３３０Ｂを含むとともに、実施の形態２のＧＭ素子２５３、２６３の代わりにＧＭ素子３５３、３６３を含む。
その他の構成は、実施の形態２のクロック分配器２００と同様であるため、同様の構成要素には同一番号を付し、その説明を省略する。
負荷回路３３０Ａは、ＧＭ素子２５２と３５３の接続部２５４に接続されており、例えば、配線２３０Ａ、２３０Ｂの寄生容量と等価の容量性素子を用いることができる。負荷回路３３０Ａは、接続部２５４を終端している。
負荷回路３３０Ｂは、ＧＭ素子２６２と３６３の接続部２６４に接続されており、負荷回路３３０Ａと同様に、配線２３０Ａ、２３０Ｂの寄生容量と等価の容量性素子を用いることができる。負荷回路３３０Ｂは、接続部２６４を終端している。
ＧＭ素子３５３、３６３は、電流源１６１Ａ、１６１Ｂ（図１０参照）の電流値を零にしたものである。
すなわち、ＧＭ素子３５３、３６３に流れる電流は、実施の形態２のＧＭ素子２５３、２６３と同様である。
実施の形態３のクロック分配器３００は、３つの単位回路部を含み、図１２に示す３つの単位回路部のうち、両端の単位回路部は負荷回路３３０Ａ、３３０Ｂによって終端されている。
このため、実施の形態３のクロック分配器３００では、３つの単位回路部は直列に接続されている。
図１２に示すクロック分配器３００では、クロック入力端子２０２に位相同期回路７０からクロックＯＣＫＥＸを入力してＶＣＯ２１１をロック状態にすれば、ＶＣＯ２１１と２２１との間及びＶＣＯ２２１とＶＣＯ２３１との間それぞれに等しい電流が帰還され、ＶＣＯ２１１、２２１、及び２３１で相互同期注入を行うことができる。従って、ＶＣＯ２１１、２２１、及び２３１が、それぞれ発振するクロックＯＣＫ２１、ＯＣＫ２２、及びＯＣＫ２３の周波数は、位相同期回路７０からのクロックＯＣＫＥＸと等しくなる。
以上のように、実施の形態３のクロック分配器３００では、実施の形態２のクロック分配器２００と同様に、ＶＣＯ２１１、２２１、２３１は、相互同期注入による同一周波数で発振することができる。
なお、図１２には、３つの単位回路部を直列に接続する形態を示したが、単位回路部の数を増やせば、４つ以上の単位回路部を直列に接続して、各単位回路部に含まれるＶＣＯで相互同期注入を行うことができ、同一周波数で発振することができる。例えば、単位回路部の数を５つにすれば、図２に示す送信回路５０に含まれるクロック分配器を実現することができる。
上述した実施の形態３によれば、配線及び回路素子の数を低減して、クロック分配器の寸法を小さくすることができる。
図１３は、実施の形態３のクロック分配器３００の変型例を示す図である。
変型例のクロック分配器３００は、位相同期回路７０からのクロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２１１に出力するＧＭ素子２０３Ａと、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２２１に出力するＧＭ素子２０３Ｂと、クロックＯＣＫＥＸの電圧を電流ＩＥＸに変換してＶＣＯ２３１に出力するＧＭ素子２０３Ｃとを含む。
即ち、変型例のクロック分配器２００では、ＶＣＯ２１１及びＶＣＯ２２１及びＶＣＯ２３１それぞれに、クロックＯＣＫＥＸが注入される。
従って、３つのＶＣＯ２１１及びＶＣＯ２２１及びＶＣＯ２３１それぞれが共通のクロックＯＣＫＥＸによってロックされるので、３つのＶＣＯ２１１，２２１、２３１間の相互注入によるフィードバック信号が減少する。そのため、３つのＶＣＯ２１１，２２１、２３１のループ内で生じるノイズを、上述した実施の形態３よりも低減することができる。
本発明では、上述した実施形態のクロック分配器及び電子装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施の形態が有する構成要件は、他の実施の形態にも適宜適用することができる。
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
１０Ａ ＩＣチップ
２１Ａ コアロジック
２２Ａ 送信回路
２３Ａ 受信回路
１０Ｂ ＩＣチップ
２１Ｂ コアロジック
２２Ｂ 送信回路
２３Ｂ 受信回路
２０Ａ、２０Ｂ 伝送路
３０ 周波数計測器
４０ 周波数制御回路
５０ 送信回路
６１〜６５ ＶＣＯ
ＴＸ０、ＴＸ１、ＴＸ２、ＴＸ３ 送信部
７０ 位相同期回路
１００ クロック分配器
１０１ 位相調整信号入力端子
１１１、１２１ ＶＣＯ
１１２、１１３、１２２、１２３ ＧＭ素子
１３０ 配線
１４１、１４２ 出力端子
２００ クロック分配器
２０１ 位相調整信号入力端子
２１１、２２１、２３１ ＶＣＯ
２１２、２１３、２２２、２２３、２３２、２３３、２４２、２４３、２５２、２５３、２６２、２６３ ＧＭ素子
２３０Ａ、２３０Ｂ、２３０Ｃ 配線
２４０Ａ、２４０Ｂ、２４０Ｃ 出力端子
３００ クロック分配器
３５３、３６３ ＧＭ素子
３３０Ａ、３３０Ｂ 負荷回路

Claims (10)

  1. 複数の単位回路部と、
    前記単位回路部の間をそれぞれ接続する配線部と、
    を備え、
    一の前記単位回路部は、
    発振器と、
    前記発振器の出力を電流変換して、他の前記単位回路部に接続する前記配線部と接続する第１接続部に出力する第１電圧電流変換素子と、
    前記第１接続部の電圧を電流に変換して、前記発振器に出力する第２電圧電流変換素子と、
    前記発振器の出力を電流変換して、また他の前記単位回路部に接続する他の前記配線部に接続する第２接続部に出力する第３電圧電流変換素子と、
    前記第２接続部の電圧を電流に変換して、前記発振器に出力する第４電圧電流変換素子と、
    を備え、
    前記複数の単位回路部の発振器には、それぞれの発振周波数を制御する共通の制御信号が入力され、且つ、
    前記複数の単位回路部のうちの一つの単位回路部の発振器にはクロックが注入され、
    前記第１接続部には、一の前記単位回路部の前記発振器の出力が変換された電流と、他の前記単位回路部の前記発振器の出力が変換された電流との差分に応じた電圧が生じ、
    前記第２接続部には、一の前記単位回路部の前記発振器の出力が変換された電流と、更に他の前記単位回路部の前記発振器の出力が変換された電流との差分に応じた電圧が生じる、クロック分配器。
  2. 前記第１電圧電流変換素子及び前記第３電圧電流変換素子は、インバータである、請求項１記載のクロック分配器。
  3. 前記複数の単位回路部はループ状に接続される、請求項１又は２記載のクロック分配器。
  4. 前記複数の単位回路部は直列に接続されており、一方の端部に位置する単位回路部の第２電圧電流変換素子のコンダクタンスと、他方の端部に位置する単位回路部の第４電圧電流変換素子のコンダクタンスは零である、請求項１〜３の何れか一項記載のクロック分配器。
  5. 前記一方の端部に位置する単位回路部の第１接続部と、前記他方の端部に位置する単位回路部の第２接続部とには、容量性の負荷が接続される、請求項４記載のクロック分配器。
  6. 外部からクロックが注入される前記複数の単位回路部のうちの一つの単位回路部の発振器が発振する信号の周波数を計測する周波数計測器を備える請求項１〜５の何れか一項に記載のクロック分配器。
  7. 前記周波数計測器が周波数を計測した結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記複数の単位回路部の発振器に出力する周波数制御回路を備える請求項６に記載のクロック分配器。
  8. 前記周波数制御回路は、
    前記周波数計測器が周波数を計測した結果と、所定の周波数設定値とを比較する比較器と、
    前記比較器が比較した結果に基づいて、前記制御信号を生成する制御信号生成回路と、
    を有する請求項７に記載のクロック分配器。
  9. 第１発振器と、
    第２発振器と、
    前記第１発振器と前記第２発振器とを接続する配線部と、
    前記第１発振器の出力を電流変換して、前記配線部と接続する第１接続部に出力する第１電圧電流変換素子と、
    前記第１接続部の電圧を電流に変換して、前記第１発振器に出力する第２電圧電流変換素子と、
    前記第２発振器の出力を電流変換して、前記配線部と接続する第２接続部に出力する第３電圧電流変換素子と、
    前記第２接続部の電圧を電流に変換して、前記第２発振器に出力する第４電圧電流変換素子と、
    を備え、
    前記第１発振器及び前記第２発振器には、それぞれの発振周波数を制御する共通の制御信号が入力され、且つ、
    前記第１発振器又は前記第２発振器にはクロックが注入され、
    前記第１接続部及び前記第２接続部には、前記第１発振器の出力が変換された電流と、前記第２発振器の出力が変換された電流との差分に応じた電圧が生じるクロック分配器。
  10. 請求項１〜９の何れか一項記載のクロック分配器と、
    前記クロック分配器から出力されるクロックに応じて動作する回路と、
    を含む、電子装置。
JP2012130827A 2012-06-08 2012-06-08 クロック分配器及び電子装置 Active JP5853870B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012130827A JP5853870B2 (ja) 2012-06-08 2012-06-08 クロック分配器及び電子装置
US13/875,837 US8981854B2 (en) 2012-06-08 2013-05-02 Clock distributor and electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012130827A JP5853870B2 (ja) 2012-06-08 2012-06-08 クロック分配器及び電子装置

Publications (2)

Publication Number Publication Date
JP2013255170A JP2013255170A (ja) 2013-12-19
JP5853870B2 true JP5853870B2 (ja) 2016-02-09

Family

ID=49714798

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012130827A Active JP5853870B2 (ja) 2012-06-08 2012-06-08 クロック分配器及び電子装置

Country Status (2)

Country Link
US (1) US8981854B2 (ja)
JP (1) JP5853870B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9356608B1 (en) 2014-04-29 2016-05-31 Microsemi Storage Solutions (U.S.), Inc. Method and apparatus for controlling mismatch in a voltage controlled oscillator array
US9467092B1 (en) * 2015-11-16 2016-10-11 International Business Machines Corporation Phased locked loop with multiple voltage controlled oscillators
CN111181552B (zh) * 2020-01-08 2023-03-24 电子科技大学 一种双向频率同步振荡器电路
CN116667796B (zh) * 2023-07-28 2023-10-13 成都世源频控技术股份有限公司 一种提高参考时钟信号抗干扰的功分放大电路及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0569658B1 (en) * 1992-05-15 1998-08-12 STMicroelectronics S.r.l. Signals generator having not-overlapping phases and high frequency
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
JP2867889B2 (ja) 1994-08-30 1999-03-10 日本電気株式会社 電圧制御発振器
JP3619352B2 (ja) 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置
JP3523031B2 (ja) 1997-11-14 2004-04-26 株式会社東芝 発振回路
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
JP3795364B2 (ja) * 2001-09-27 2006-07-12 シャープ株式会社 集積回路および受信装置
JP4040034B2 (ja) * 2004-05-28 2008-01-30 富士通株式会社 発振器および半導体装置
EP1608063A3 (en) * 2004-06-17 2006-09-13 STMicroelectronics S.r.l. Phase shifting coupling technique for multi-phase LC tank based ring oscillators
JP4299283B2 (ja) 2005-09-16 2009-07-22 富士通株式会社 クロック信号の生成及び分配装置
TW200733543A (en) * 2006-02-27 2007-09-01 Heng-Chia Chang Oscillator Coupling System
US7812682B2 (en) * 2009-03-05 2010-10-12 Nel Frequency Controls, Inc. Crystal-based oscillator for use in synchronized system
JP5213789B2 (ja) 2009-04-21 2013-06-19 三菱電機株式会社 高周波発振源
JP5387187B2 (ja) * 2009-07-10 2014-01-15 富士通株式会社 クロック信号分配装置

Also Published As

Publication number Publication date
US8981854B2 (en) 2015-03-17
JP2013255170A (ja) 2013-12-19
US20130328632A1 (en) 2013-12-12

Similar Documents

Publication Publication Date Title
JP5811863B2 (ja) クロック分配器、及び、電子装置
US8258882B2 (en) Clock signal distributing device
JP5853870B2 (ja) クロック分配器及び電子装置
US6441667B1 (en) Multiphase clock generator
JP2016134916A (ja) クロック発生器及びこれを含むオンチップオシレータ
JP2011071816A (ja) 周波数測定回路及びそれを有するｐｌｌシンセサイザ
US20170346444A1 (en) Semiconductor Device and Method
CN102761332A (zh) 一种时钟产生电路
Mazza et al. A Compact, Low Jitter, CMOS 65 nm 4.8–6 GHz Phase-Locked Loop for Applications in HEP Experiments Front-End Electronics
CN104641560A (zh) Rf逻辑分频器
Graber et al. Analysis and design of oscillator coupling for solving combinatorial optimization problems
KR100524165B1 (ko) 반도체 집적 회로
US10658975B2 (en) Semiconductor device and method
WO2020199216A1 (zh) 一种振荡器及设备
CN111771332A (zh) 锁相环电路
JP2011239226A (ja) 同期回路
US10187072B1 (en) Signal processing system and method thereof
US8471595B1 (en) Selectable dynamic/static latch with embedded logic
KR101783997B1 (ko) Cmos 인버터를 이용한 셀룰러 발진 네트워크 회로
US20240275393A1 (en) Power system and method for monitoring a working environment of a monitored circuit and adjusting a working voltage of the monitored circuit
Mandal et al. A low-jitter phase-locked resonant clock generation and distribution scheme
CN108418581B (zh) 一种用于生成时钟信号的电路
TW202315318A (zh) 利用注入鎖定振盪器的半速率時鐘的相位校準
Helinski et al. A linear digital VCO for Clock Data Recovery (CDR) applications
TWI508454B (zh) 時脈產生器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151123

R150 Certificate of patent or registration of utility model

Ref document number: 5853870

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150