CN202978893U - I2s接口时钟电路的分频电路 - Google Patents
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Abstract
一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端；所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号；所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端；字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据；所述配置分频因子模块DIV_GEN采用分频值产生电路；所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。
Description
技术领域
本实用新型涉及数字集成电路领域中用于ASIC芯片的时钟分频电路及方法，尤其是数字多媒体系统I2S接口时钟分频电路。
背景技术
当今的数字化时代，片上系统(System On Chip,SOC)以及专用集成电路(Application Specific Integrated Circuit,ASIC)技术高速发展，以SoC芯片为核心的移动电子多媒体设备已经深入人们的日常生活。音频数据的采集、处理和传输是多媒体技术中重要的组成部分。目前一种主要的数字音频传输标准为飞利浦公司制定的I2S(Inter—IC Sound)总线接口协议，该协议规定了数字音频数据的格式。需要一条串行传输位时钟SCLK，以及帧时钟WS。
根据不同的音频文件格式，以及不同的应用场景，音频文件可采取的采样频率可以为以下任一种：8KHz、11.025KHz、16KHz、22.5KHz、24K、32KHz、44.1KHz、48KHz、88.2KHz、96KHz、192KHz等，采样位数可以为12bits、16bits、20bits、24bits、32bits等。WS信号是由SCLK根据采样位数分频得来，相应于不同的采样频率，需要不同的串行位时钟信号SCLK。以16bits的采样位数来讲，当采样频率为32KHz、44.1KHz、48KHz、192KHz时，所需的SCLK时钟为1.024MHz、1.4112MHz、1.536MHz、6.144MHz，所需的系统主时钟MCLK就要为12.288MHz、11.2896MHz、24.576MHz、49.152MHz这样的频率，为得到这种特殊的时钟频率，传统的做法是增加锁相环产生，或是增加额外的晶振为I2S时钟电路提供时钟。
在一个完备的SoC系统芯片中，一般都会有选择一个12MHz的晶振为芯片提供时钟，并且会含有USB模块。USB模块内部含有倍频模块，可以输出一个48MHz的时钟。所以我们可以利用这个12MHz的时钟，以及USB所倍频产生的48MHz时钟分频得到以上各种采样频率。
发明内容
本实用新型针对现有技术的成本较高的问题，以及某些特定晶振无法满足多种采样频率的音频信号传输的问题，提供一种新的数字音频I2S接口时钟电路分频电路及方法，采用此方法的电路不需要增加额外锁相环、晶振，因此可以降低成本及芯片面积。
本实用新型的技术方案如下：
一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；
所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端；
所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号；
所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端；字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据；
所述配置分频因子模块DIV_GEN采用分频值产生电路；所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。
一种新的I2S接口时钟电路的分频电路及方法，当I2S工作在Master模式时，所述系统分频电路提供SCLK信号以及WS信号。I2S时钟分频电路，由配置分频因子模块DIV_GEN，串行位时钟SCLK产生模块SCLK_GEN，字段（声道）选择信号WS产生模块WS_GEN组成。结构如图1所示。其特征是，所述“配置分频因子模块”输出两个分频值N1、N2作为控制信号给SCLK_GEN模块，根据控制信号对主时钟MCLK分频产生SCLK。N1以及N2值可选硬件自动计算或软件配置。SCLK信号并不是等周期信号，信号变化呈周期性，本实用新型所实现的SCLK波形图如图2所示。SCLK作为“WS产生模块”的输入时钟，产生相应的WS信号。I2S可以工作在SLAVE模式，系统或芯片外部提供SCLK以及WS信号给I2S模块。如图3所示。
需要芯片系统提供主时钟MCLK的频率值为12MHz以及48Mhz。为消除两MCLK时钟切换时可能产生的毛刺，I2S时钟接口时钟电路需要一个去毛刺选择电路Glitch_Free_MUX，如图3所示。
WS GEN模块根据总线所配置的采样位数ws_length值，对SCLK分频，满足
即每个WS半周期，对应ws_length个SCLK周期。如图4所示。
配置分频因子模块可选配置分频因子方式，即软件配置以及硬件自动计算。硬件自动计算分频值是根据总线配置的MCLK时钟频率值Fmclk、采样频率FWS以及采样位数ws_length，计算N1和N2值，N1为偶数。采样位数ws_length可设定为16、24以及32。其他采样位数对应的时钟信号SCLK，可以配合Gate_clock方式产生，如图5所示。软件配置是按照相应的公式计算得到N1值和N2值，再通过总线配置I2S相应寄存器。
SCLK_GEN模块根据分频值N1，N2，分频产生SCLK时钟信号。每个采样频率半周期内，对应ws_length-1个周期为Tmclk/N1个SCLK，以及一个周期为Tmclk/N2的SCLK。Tmclk为MCLK时钟周期。
I2S工作在SLAVE模式时，其它模块或芯片外部提供SCLK及WS信号。在Master和Slave两模式之间切换时，为避免时钟信号SCLK产生毛刺，需要去毛刺电路Glitch_Free_MUX。
本实用新型的优点及显著效果：本实用新型的核心思想利用两个分频因子，对主时钟MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号。从而减少PLL电路以及额外晶振的使用，达到降低成本和减少面积的目的。
附图说明
附图用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与本实用新型的实施实例一起用于解释本实用新型，并不构成对本实用新型的限制。在附图中：
图1是本实用新型中分频电路的结构图。
图2是本实用新型I2S时钟电路所产生的SCLK波形图。
图3是本实用新型I2S接口时钟电路分配结构框图。
图4是I2S协议规定的SCLK与WS关系图。
图5是I2S模块中Gate clock功能使能后，SCLK与WS的波形图。
具体实施方式
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图以及具体实施方式对本实用新型作进一步的详细说明。
本实用新型针对现有音频时钟产生电路技术中增加锁相环电路以及额外晶振所带来的成本上升、面积增加的问题，创造性的提出了一种利用芯片系统原有12MHz和48MHz时钟，产生支持所有采样频率的串行位时钟SCLK的机制。
在本实用新型实施实例中，分频因子产生模块（DIV_GEN）根据MCLK频率、所需的采样频率（WS信号的频率）、ws_length计算出分频因子N1和N2两个值，其中N1必须为偶数。然后将两个分频因子N1和N2输入到SCLK产生模块SCLK_GEN。SCLK_GEN是一个特殊功能的分频器，用于产生SCLK。
在WS的半个周期内，有ws_length-1个周期的SCLK是由MCLK经过N1分频得到，最后一个周期的SCLK是由MCLK经过N2分频得到。产生的SCLK，经过WS GEN产生WS信号。WS_GEN是一个可配置分频器，分频值N＝ws_length×2。因此通过MCLK的分频得到了符合协议的SCLK和WS信号，如图1所示。对于本例的应用于音频音频时钟产生电路，所述字段选择（Word Select，WS）信号即为声道选择（Word Select，WS）信号；
在本实用新型实施实例中，当I2S工作在Master模式时，利用系统提供的MCLK时钟，产生SCLK信号以及WS信号；工作中Slave模式时，系统其它模块或芯片外部提供SCLK以及WS信号。该接口时钟电路如图3所示。
原有时钟产生模块的设计方法如图4所示，模块接收满足采样频率要求的SCLK信号，WS_GEN模块依据所设定采样位数ws_length对SCLK分频，且为SCLK下降沿采样。分频因子N即（ws_length×2)。
音频的采样频率所表征的，即为单位时间内对连续的声音信号等时间间隔的采样次数。所以对于音频文件而言，需要满足的是采样频率的精确一致或近似一致，才可以播放和还原音频信息。采样位数所表征的，是在每个WS左/右周期内所对应的数据个数，即某一采样点的数据精度，每一位与SCLK的下降沿对齐。
可知，当MCLK为48MHz时，可以满足或几乎满足所有采样频率（8KHz-192KHz）的整数倍分频，即Fmclk/Fws为整数。同样，12MHz时，可以满足或几乎满足除192KHz之外所有采样频率的整数倍分频。
依据以上理论和分析可知，只需满足在每个WS的高/低电平期间存在ws_length个周期的SCLK信号。本实用新型的处理方法是，在这ws_length个SCLK周期内，其中有ws_length-1个SCLK周期相同，如图2所示。其中，ws_length-1个周期的SCLK信号是对MCLK信号进行N1倍的偶数分频得到，另外一个SCLK周期是对MCLK信号进行N2倍分频得到，且这单独的一个SCLK周期不需要满足50%占空比要求。N1和N2的计算方法如公式1和公式2所示。
N1=[Fmclk/(Fws×ws_length×2)](其中，“[]”为向下取整）公式1
N2=(Fmclk/Fws)/2–((word_length-1)×N1)。公式2
分频因子的可以由两种方式得到，一种是硬件自动计算，需要给定I2S的主时钟MCLK频率值Fmclk、采样频率FWS以及采样位数ws_length，硬件依据公式1和2计算得到N1值及N2值。另外一种方式是软件配置，同样的，根据公式1和2，事先计算出N1和N2值，再通过总线配置I2S的相应寄存器。两种配置方式增加了本实用新型的应用灵活性。
本实用新型中的SCLK_GEN模块，利用两个分频因子N1、N2，使用基本的偶数分频器以及控制信号，产生满足要求的SCLK信号。SCLK信号作为WS_GEN模块的输入时钟，根据设定的采样位数值，分频产生精确或近似精确的WS信号。
对于时钟接口模块而言，当工作在Master模式下时，为了避免两个MCLK时钟之前切换所产生的毛刺，需增加一个Glitch_Free_MUX选择电路。为了避免在Master和Slave工作模式进行切换时，SCLK信号所产生的毛刺，需增加一个Glitch_Free_MUX选择电路。如图3所示。
Claims (1)
1.一种串行数字音频总线I2S接口时钟电路的分频电路，其特征是包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；
所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端；
所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号；
所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端；字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据；
所述配置分频因子模块DIV_GEN采用分频值产生电路；所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。
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| US9214943B1 (en) | 2014-10-16 | 2015-12-15 | Freescale Semiconductor, Inc. | Fractional frequency divider |
| CN112929789A (zh) * | 2019-12-05 | 2021-06-08 | 矽统科技股份有限公司 | 音讯数据处理电路及音讯数据处理方法 |
| US11614914B2 (en) | 2019-12-05 | 2023-03-28 | Silicon Integrated Systems Corp. | Audio data processing circuit and processing method thereof |
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- 2012-11-08 CN CN 201220584975 patent/CN202978893U/zh not_active Expired - Fee Related
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