JPH0884070A - 非同期カウンター回路 - Google Patents

Abstract

(57)【要約】 【目的】 安価な非同期カウンターを用いて正確にカウ
ントを行い得る非同期カウンター回路を提供する。 【構成】 デェジタルコンパレータ２６のＢ０端子（最
下位ビット）がハイに固定されている。４ビット非同期
カウンター２２が８をカウントし最上位の第３ビットを
ハイに切り換えた際に、遅延により最下位の第０ビット
がハイに成っていても、デェジタルコンパレータは、Ｂ
０端子（最下位ビット）をハイに固定されているため、
４ビット非同期カウンター２２の該第３ビットがハイに
切り換わった際に出力信号を発する。Ｄフリップフロッ
プ３０がこの信号をラッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非同期カウンター回路
に関し、特に非同期カウンターの出力を他の出力と比較
した結果を出力するように構成されたカウンタ回路に関
するものである。

【０００２】

【従来の技術】従来から、カウンタには同期式と非同期
式とが用いられている。非同期カウンターは、同期カウ
ンタに比して安価である利点のある反面、遅延時間の関
係から正確なタイミング要求されない所でしか使用でき
なかった。この非同期カウンターの遅延について図１０
に示す４ビットの非同期カウンター２２の出力の波形を
表している図１１を参照して詳細に説明する。

【０００３】４ビット非同期カウンター２２は、入力さ
れたクロック信号をカウントし、出力Ａ０（第０ビット
端子）、Ａ１（第１ビット端子）、Ａ２（第２ビット端
子）、Ａ３（第３ビット端子）のレベルをハイ・ロウで
切り換える。先ず、４ビット非同期カウンター２２は、
第１クロック信号がタイミングｔ１で入力されると、Ａ
０端子の出力を一定時間遅れてタイミングｔ１’にてハ
イレベルに切り換える。その後、第２クロック信号がタ
イミングｔ２で加わると、一定時間遅れてタイミングｔ
２’にてＡ０端子をロウレベルに切り換え、このＡ０端
子のロウレベルへの切り換えを受けて、更に一定時間遅
れてタイミングｔ２''にＡ１端子の出力をハイレベルに
切り換える。そして、第４クロック信号がタイミングｔ
４に加わると、一定時間遅れてタイミングｔ４’にてＡ
１端子の出力をロウレベルに切り換え、このＡ１端子の
ロウレベルへの切り換えを受けて、更に一定時間遅れて
タイミングｔ４''にＡ２端子（第２ビット端子）の出力
をハイレベルに切り換える。その後、第８クロック信号
がタイミングｔ８に加わると、一定時間遅れてタイミン
グｔ８’にてＡ２端子の出力をロウレベルに切り換え、
このＡ２端子のロウレベルへの切り換えを受けて、更に
一定時間遅れてタイミングｔ８''にＡ３端子（３ビット
端子）の出力をハイレベルに切り換える。

【０００４】

【発明が解決しようとする課題】この非同期カウンター
を用いて、他の回路の出力と比較した値を出力するよう
に構成したカウンタ回路について説明する。図１０は、
上述した４ビットの非同期カウンター２２の出力（Ａ
０，Ａ１，Ａ２，Ａ３）を４ビットラッチ２２４の出力
（Ｂ０，Ｂ１，Ｂ２，Ｂ３、ここで、Ｂ０＝０（ロウレ
ベル）、Ｂ１＝０、Ｂ２＝０、Ｂ３＝１（ハイレベ
ル）、即ち“８”を出力しているものとする）とデェジ
タルコンパレータ２６で比較し、Ｄフリップフロップ３
０でこの出力をラッチする回路を示している。このＤフ
リップフロップ３０は、クロック信号がインバータ２８
で反転された立ち下がりエッジ（以下ロウエッジとい
う）で、デェジタルコンパレータ２６の出力をラッチす
る。

【０００５】図１１に示すように、第８クロック信号の
ロウエッジにおいては、遅延により未だＡ３（第３ビッ
ト端子）がハイレベルに切り換わっておらず、デェジタ
ルコンパレータ２６の出力（図中Ａ＝Ｂで示す）はロウ
レベルのままである。このため図中点線に示すＸのタイ
ミングでは、Ｄフリップフロップ３０の出力はハイにな
っていない。第９クロック信号のロウエッジにおいて
は、Ａ３（第３ビット端子）がハイレベルに切り換わっ
ているが、この時点で、Ａ０（第０ビット端子）がハイ
に切り換わっているため、デェジタルコンパレータ２６
の出力はロウレベルのままで、Ｄフリップフロップ３０
の出力はロウである。第１０クロック信号の立ち下がり
の直前において、Ａ３がハイで、Ａ２，Ａ１，Ａ０が共
にロウとなり一瞬、デェジタルコンパレータ２６の出力
がハイに切り換わるが、第１０クロック信号のロウエッ
ジにおいては、Ａ１（第１ビット端子）がハイになるた
め、デェジタルコンパレータ２６の出力がロウに切り換
わり、Ｄフリップフロップ３０の出力はロウのままであ
る。また、第１１クロック信号のロウエッジにおいて
は、Ａ３（第３ビット端子）がハイレベルであるが、こ
の時点でＡ０（第０ビット端子）及びＡ１（第１ビット
端子）がハイに切り換わっているため、Ｄフリップフロ
ップ３０の出力はロウのままである。そして、第１２ク
ロック信号のロウエッジにおいては、Ａ３（第３ビット
端子）がハイレベルで、Ａ０、Ａ１、及びＡ２がロウに
揃っており、デェジタルコンパレータ２６の出力がハイ
に切り換わっているため、Ｄフリップフロップ３０がこ
れをラッチして出力がハイになる。

【０００６】即ち、本来第８クロック信号のロウエッジ
において、ハイに切り換わらなければならないＤフリッ
プフロップ３０の出力、即ち、カウンター回路の出力
が、第１２ビットになって始めてハイになる。この非同
期カウンターの遅延量は、カウンターの性能により決定
され、誤動作するか否かは、クロック信号のスピードと
カウンターの性能とによって決定される。即ち、クロッ
ク信号のスピードが高まるほど、相対的な遅延量は大き
くなり（即ち、遅延量そのものは大きくならないがクロ
ック信号に対しての遅れが大きくなる）、また、非同期
カウンターのビットが多いほど最上位ビットでの遅延量
が増大し、非同期カウンターの最上位ビットが切り換わ
るまでの時間がクロック信号の半周期より遅れると誤動
作を発生した。このように非同期カウンターの出力を他
の回路の出力と比較した値を出力するように構成したカ
ウンター回路では、クロック信号の周波数が高く、或い
は同期カウンターのビット数が多く、最上位ビットがク
ロック信号の半周期より遅れる場合には、誤動作が発生
して実用に耐え得なかった。

【０００７】本発明は、上述した課題を解決するために
なされたものであり、その目的とするところは、安価な
非同期カウンターを用いて正確にカウントを行い得る非
同期カウンター回路を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の非同期カウンターでは、印加されたクロッ
ク信号をカウントする非同期カウンターと、比較対象の
データをラッチするデータラッチ手段と、前記非同期カ
ウンターの出力と前記データラッチ手段の出力とを比較
し、両出力が一致する場合に出力を発するデェジタルコ
ンパレータと、前記デェジタルコンパレータの出力を前
記クロック信号の所定のタイミングでラッチするフリッ
プフロップとから成り、前記データラッチ手段の下位ビ
ットを固定したことを特徴とする。また、本発明では請
求項２に記載された態様において、前記データラッチ手
段の最下位ビットをハイ側に固定している。更に、本発
明では請求項３に記載された態様において、前記データ
ラッチ手段の最下位及び最下位から２番目のビットをハ
イ側に固定している。

【０００９】

【作用】非同期カウンターを用いてクロック信号をカウ
ントすると、該非同期カウンターの出力の各ビットはク
ロック信号に対して遅れを有すると共に、各ビット相互
にタイミング的なばらつきが生じる。例えば、８をカウ
ントし最上位の第３ビットがハイに切り換わった際に、
第２ビット、第１ビット、及び、最下位ビットである第
０ビットがロウであるのが望ましいが、上述したタイミ
ング的なばらつきのため最下位の第０ビットはハイに切
り換わっている傾向がある。このため、非同期カウンタ
ーの出力の各ビットと、データラッチ手段の出力の各ビ
ットとをデェジタルコンパレータで比較し、デェジタル
コンパレータの出力をフリップフロップにおいて該クロ
ック信号のタイミングでラッチした場合には、クロック
信号に対して非同期カウンターのカウントが遅れ、上述
した例では、最上位ビットが切り換わってからしばらく
して８をカウントすることがあった。これに対して請求
項１に記載された構成の非同期カウンター回路では、例
えば、非同期カウンターが８をカウントし最上位の第３
ビットがハイに切り換わった際に、最下位の第０ビット
がハイに成るならば、この第０ビットのハイに合わせて
前記データラッチ手段の最下位ビットをハイに固定して
おくことにより、デェジタルコンパレータが、非同期カ
ウンターの第０ビットと第３ビットが共にハイに切り換
わったタイミングで出力信号を発するようになり、フリ
ップフロップがこの信号をラッチできる。

【００１０】また、請求項２に記載された構成の非同期
カウンター回路では、データラッチ手段の最下位ビット
をハイ側に固定しているため、最上位のビットが逆エッ
ジでコンパレータの出力をラッチする時には１周期半、
同エッジの場合には２周期遅れても、正確なタイミング
でクロック信号をカウントすることができる。また更
に、請求項３に記載された構成の非同期カウンター回路
では、データラッチ手段の最下位及び最下位から２番目
のビットをハイ側に固定しているため、最上位のビット
が３周期半又は４周期遅れても、即ち、ビット数の大き
なカウンタとして用いられるときでも、正確なタイミン
グでクロック信号をカウントすることができる。

【００１１】

【実施例】以下、本発明を具体化した実施例を図を参照
して説明する。図１は本発明の第１実施例に係るカウン
ター回路の構成を示している。このカウンター回路は、
４ビットの非同期カウンター２２と、３ビットラッチ２
４と、４ビット非同期カウンター２２の出力と３ビット
ラッチ２４の出力とを比較するデェジタルコンパレータ
２６と、デェジタルコンパレータ２６の出力をラッチす
るＤフリップフロップ３０と、該Ｄフリップフロップ３
０にクロック信号を反転させて与えるインバータ２８と
から成る。

【００１２】このカウンター回路では、図１０を参照し
て前述した従来のカウンター回路と異なり、ラッチ回路
として３ビットラッチ２４が用いられると共に、デェジ
タルコンパレータ２６のＢ０端子（第０ビット端子）が
ハイレベルに固定されている。即ち、デェジタルコンパ
レータ２６は、４ビットの非同期カウンター２２の出力
（Ａ０、Ａ１、Ａ２、Ａ３）と３ビットラッチ２４の出
力（Ｂ１，Ｂ２，Ｂ３、ここでは、データ（ＤＡＴＡ）
入力に基づきＢ１＝０（ロウ）、Ｂ２＝０（ロウ）、Ｂ
３＝１（ハイ）を出力しているものとする）及びＢ０端
子（ここではハイ）と比較し、これが一致したときにハ
イレベルを出力する。そして、このデェジタルコンパレ
ータ２６の出力を、Ｄフリップフロップ３０がラッチす
る。なお、このＤフリップフロップ３０は、クロック信
号がインバータ２８で反転された立ち下がりエッジ（以
下ロウエッジという）で、デェジタルコンパレータ２６
の出力をラッチするよう構成されている。

【００１３】このカウンター回路の動作について図２に
示す波形図を参照して説明する。なお、図２中でＢ０端
子（第０ビット端子）は、レベルの変動がないが、これ
はハイレベルに固定されている状態を示している。４ビ
ットの非同期カウンター２８の出力Ａ０、Ａ１、Ａ２、
Ａ３は、図１１を参照して前述したようにそれぞれの立
ち上がりにおいてカウントアップを行う際に、非同期の
ため上位ビットになるほど遅延量が大きくなる。第８ク
ロック信号のロウエッジにおいては、遅延により未だＡ
３（第３ビット端子）がハイレベルに切り換わっていな
い。第９クロック信号のロウエッジ（図中点線で示すＹ
のタイミング）においては、Ａ３（第３ビット端子）が
ハイレベルに切り換わっており、この時点でＡ０（第０
ビット端子）もハイに切り換わっているため比較値９と
一致し、デェジタルコンパレータ２６の出力はハイとな
っており、これをラッチしＤフリップフロップ３０の出
力がハイに切り換わる。

【００１４】以上説明したように、第１実施例の構成に
おいて、デェジタルコンパレータ２６のＢ０端子（第０
ビット端子）、即ち、ラッチ側の最下位ビットがハイレ
ベルに固定されている。このため、図１０を参照した従
来技術のカウンター回路においては、８ビットをカウン
トするタイミングが第１２クロック信号が入力されたと
きまで遅れたのに対して、この第１実施例の構成によれ
ば、９ビットをカウンテするタイミングが、正確に第９
クロック信号の立ち下がりのタイミングにおいてカウン
トすることができる。

【００１５】なお、図１に示した第１実施例の構成にお
いては、４ビット非同期カウンター２２をカウントアッ
プするクロック信号をインバータ２８で反転した信号
（クロック信号の逆エッジ）により、Ｄフリップフロッ
プ３０がデェジタルコンパレータ２６の出力をラッチす
る構成を取った。このため、最上位ビット（ここでは第
３ビット）が本来変化すべきタイミング（図中点線のＸ
で示す）から実際に変化するまでの時間が、この図２の
Ａ３（第３ビット）に示すようにクロック信号の１周期
半以内であれば、最下位ビットを１に固定することによ
りカウンター回路を正常に動作させることができる。ま
た、このカウンター回路では、デェジタルコンパレータ
２６のＢ０端子（第０ビット端子）をハイレベルに固定
したため、比較し得る値は１つおきになる。この例で
は、３ビットラッチ２４にデータ（ＤＡＴＡ）として
“０”（Ｂ１＝０、Ｂ２＝０、Ｂ３＝０）を与えること
により１が、また“１”を与えることにより３が、
“２”を与えることにより５が、“３”を与えることに
より７が、上述したように“４”を与えることにより９
が比較する値として設定できる。このように設定値は１
つおきになるが、非同期カウンターに与えられるクロッ
ク信号の周期から外れることがなくなり精度は非常に高
くなる。

【００１６】ここで、この第１実施例のカウンター回路
を用いて構成したレーザプリンタ用のスキャナ信号発生
回路について図３を参照して説明する。図３に示すカウ
ンター回路５０は、図１に示したカウンター回路から成
る。ここで、図１に示すＤフリップフロップ３０のＱ出
力端子が、カウンター回路５０の出力ＯＵＴとして用い
られている。他方、Ｄフリップフロップ３０のＱ反転出
力端子（図中バーＱとして表されている）は、カウンタ
ー回路５０の反転出力（バーＯＵＴ）として取り出さ
れ、４ビット非同期カウンター２２のクリア信号（ＣＬ
Ｒ）として用いられるように接続されている。このた
め、図３に示すカウンター回路５０の出力がハイになっ
たときに、図１の４ビット非同期カウンター２２がクリ
アされ、該４ビット非同期カウンター２２は１からカウ
ントを再開する。また、このカウンター回路５０の出力
は、Ｄフリップフロップ５２に接続されており、カウン
タ回路５０の出力がＨｉｇｈになる度にフリップフロッ
プ５２の出力が反転し、該Ｄフリップフロップ５２は、
その出力が後述する定速モータ１７に印加される。

【００１７】ここで、レーザプリンタの構成の概略につ
いて図４を参照して説明する。レーザ装置１２からのレ
ーザ光１３が、定速モータ１７により回転されているボ
リゴンミラー１４へ出射される。ボリゴンミラー１４に
よって偏向されたレーザ光１６は、レンズ１５を通過し
て感光ドラム１９に照射される。即ち、レーザ光は、定
速モータ１７により回転されているボリゴンミラー１４
によって感光ドラム１９上に主走査される。レーザ光１
６によって感光ドラム１９上に形成された潜像は図示し
ない現像機によってトナーが付着され可視化され、該感
光ドラム１９上のトナーは、図示しない複写機によって
用紙２０に転写される。

【００１８】図３に示すスキャナ信号発生回路の波形が
図５に表されている。カウンター回路５０は、クロック
信号が与えられと、第９クロック信号の立ち下がりの度
にパルス信号を出力する。このパルス信号が加えられた
Ｄフリップフロップ５２が、ハイ・ロウの出力の切り換
えを正確な周期で繰り返す。このＤフリップフロップ５
２の出力が、クロック発生回路のスキャナ信号として図
４に示す定速モータ１７に加えられて、該定速モータ１
７、即ち、ボリゴンミラー１４を一定速で回転させる。
ボリゴンミラー１４によって偏向されたレーザ光１６
は、感光ドラム１９上に一定の周期で主走査される。な
お、このスキャナ信号発生回路では、データ（ＤＡＴ
Ａ）に異なる値を設定することによりスキャナ信号の周
期を切り換えることができる。

【００１９】図５中に点線で、図１０に示す従来技術の
カウンター回路を用いて図３に示すスキャナ信号発生回
路を構成した場合の出力波形を示す。このスキャナ信号
発生回路は、第１２クロック信号の立ち下がりにおいて
ハイに切り換わっているが、非同期カウンターの各ビッ
ト間の遅延は一定でないため、次の第１２クロック信号
で、スキャナ信号発生回路の信号がロウに切り換わる場
合もあれば、他のクロック信号でロウに切り換わること
もあり得る。このため、従来技術のカウンター回路で
は、正確にスキャナの周期を設定することが不可能であ
った。

【００２０】次に、本発明の第２実施例に係るカウンタ
ー回路について図６及び図７を参照して説明する。この
第２実施例のカウンター回路は、図１を参照して前述し
た第１実施例のカウンター回路とほぼ同様に構成されて
いる。但し、インバータ２８が取り除かれているため、
Ｄフリップフロップ３０には、４ビット非同期カウンタ
ー２２をカウントアップするクロック信号がそのまま加
わり、デェジタルコンパレータ２６の出力を（クロック
信号と同エッジ、ここではハイエッジにより）ラッチす
るように構成されている。

【００２１】この第２実施例のカウンター回路の動作に
ついて、図７に示す波形図を参照して説明する。第９ク
ロック信号のハイエッジにおいては、遅延により未だＡ
３（第３ビット端子）がハイレベルに切り換わっていな
い。当然Ａ０も０である。このため図中点線に示すＸ’
のタイミングでは、デェジタルコンパレータ２６の出力
はロウであり（図示Ａ＝Ｂで示す）、Ｄフリップフロッ
プ３０の出力（図中Ｆ／Ｆで示す）はハイになっていな
い。しかしながら、第１０クロック信号のハイエッジ
（図中点線で示すＹ’のタイミング）においては、Ａ３
（第３ビット端子）がハイレベルに切り換わっており、
Ａ０（第０ビット端子）もハイに切り換わっているため
デェジタルコンパレータ２６の出力はハイとなり、Ｄフ
リップフロップ３０は、このデェジタルコンパレータ２
６の出力をラッチしハイを出力する。

【００２２】なお、図６に示した第２実施例の構成にお
いては、４ビット非同期カウンター２２をカウントアッ
プするクロック信号により、Ｄフリップフロップ３０が
デェジタルコンパレータ２６の出力をラッチする構成を
取った。このため、最上位ビット（ここでは第３ビッ
ト）が本来変化すべきタイミング（図中点線のＸで示
す）から実際に変化するまでの時間が、この図７のＡ３
（第３ビット）に示すようにクロック信号の２周期以内
であれば、最下位ビットを１に固定することによりカウ
ンター回路を正常に動作させることができる。

【００２３】次に、本発明の第３実施例に係るカウンタ
ー回路について図８及び図９を参照して説明する。この
第３実施例のカウンター回路は、図１を参照して前述し
た第１実施例のカウンター回路とほぼ同様に構成されて
いる。但し、この第３実施例では、非同期カウンターと
して６ビットの非同期カウンター１２２が、また、ラッ
チとして４ビットのラッチ１２４が用いられ、そして、
デェジタルコンパレータ１２６のＢ０端子（第０ビット
端子）及びＢ１端子（第１ビット端子）がハイレベルに
固定されている。即ち、デェジタルコンパレータ１２６
は、６ビットの非同期カウンター１２２の出力（Ａ０，
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５）と４ビットラッチ１２
４の出力（Ｂ２，Ｂ３，Ｂ４、Ｂ５、ここでは、データ
入力に基づきＢ２＝０（ロウ）、Ｂ３＝０、Ｂ４＝０、
Ｂ５＝１（ハイ）を出力しているものとする）及びＢ０
端子（ハイ）並びにＢ１端子（ハイ）と比較し、これが
一致したときにハイレベルを出力する。このデェジタル
コンパレータ２６の出力をＤフリップフロップ３０がラ
ッチする。なお、このＤフリップフロップ３０は、第１
実施例と同様にクロック信号がインバータ２８で反転さ
れた立ち下がりエッジ（以下ロウエッジという）で、デ
ェジタルコンパレータ２６の出力をラッチするよう構成
されている。

【００２４】ここで第３実施例のカウンター回路の動作
について、図９に示す波形図を参照して説明する。第３
２クロック信号のロウエッジにおいては、遅延により未
だＡ５（第５ビット端子）がハイレベルに切り換わって
いない。このため図中点線に示すＰのタイミングでは、
デェジタルコンパレータ１２６の出力（図略）はロウで
あり、Ｄフリップフロップ３０の出力（図中Ｆ／Ｆで示
す）はハイになっていない。しかし、第３５クロック信
号のロウエッジ（図中点線で示すＯのタイミング）にお
いて、Ａ５（第５ビット端子）がハイレベルに切り換わ
り、この時点で、Ａ０（第０ビット端子）及びＡ１（第
１ビット端子）はハイに切り換わっているためデェジタ
ルコンパレータ１２６の出力はハイとなり、Ｄフリップ
フロップ３０が、このデェジタルコンパレータ１２６の
出力をラッチしてハイに切り換わる。

【００２５】なお、図８に示した第３実施例の構成にお
いては、非同期カウンター１２２をカウントアップする
クロック信号をインバータ２８で反転した信号（クロッ
ク信号の逆エッジ）により、Ｄフリップフロップ３０が
デェジタルコンパレータ１２６の出力をラッチする構成
を取った。このため、最上位ビット（ここでは第５ビッ
ト）が本来変化すべきタイミング（図中点線のＰで示
す）から実際に変化するまでの時間が、この図９のＡ５
（第５ビット）に示すようにクロック信号の３周期半以
内であれば、最下位ビット及び最下位から２番目のビッ
トを１に固定することによりカウンター回路を正常に動
作させることができる。また、このカウンター回路で
は、ラッチ側（デェジタルコンパレータ２６）のＢ０端
子（第０ビット端子）及びＢ１端子（第１ビット端子）
をハイレベルに固定しているため、比較し得る値は４つ
おきになる。

【００２６】以上説明した実施例においては、ラッチ側
の最上位ビットにデータＤＡＴＥとして“１”が与えら
れている例について説明したが、これは遅延量の最も多
いビットについての動作を説明するためのもので、ラッ
チ側の最上位ビットに“０”が設定されても同様に動作
を行うことは言うまでもない。また、以上の説明では、
カウントの際に非同期カウンターの出力がハイレベルに
切り換わる例について説明したが、回路設計においてロ
ウレベルに切り換わる非同期カウンターを用い得る。更
に、上述した実施例では、データＤＡＴＥを入力するこ
とによりラッチに任意の値を設定し、非同期カウンター
の出力と比較するカウンター回路の例を説明したが、ラ
ッチはデェジタルコンパレータの入力端子を固定するこ
とにより代用することができる。例えば、図１に示す第
１実施例のデェジタルコンパレータ２６のＢ０端子をハ
イレベルに固定するとともに、Ｂ１端子とＢ２端子とを
ロウレベルに、また、Ｂ３端子をハイレベルに固定する
ことにより３ビットラッチ２４を省略しても、前述した
動作を同様に行わしめることが可能である。

【００２７】

【効果】以上記述したように本発明の非同期カウンター
回路によれば、安価である反面出力が遅延する非同期カ
ウンターを用いて高精度のカウンター回路を構成するこ
とが可能となる。また、本発明によれば、高速でビット
数の多いカウンター回路を安価な非同期カウンターを用
いて構成できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る非同期カウンター回
路の構成を示すブロック図である。

【図２】図１に示す非同期カウンター回路の波形図であ
る。

【図３】図１に示す非同期カウンター回路を用いたスキ
ャナー信号発生回路のブロック図である。

【図４】レーザプリンタの主要部を示す斜視図である。

【図５】図３に示すスキャナー信号発生回路の波形図で
ある。

【図６】本発明の第２実施例に係る非同期カウンター回
路の構成を示すブロック図である。

【図７】図６に示す非同期カウンター回路の波形図であ
る。

【図８】本発明の第３実施例に係る非同期カウンター回
路の構成を示すブロック図である。

【図９】図８に示す非同期カウンター回路の波形図であ
る。

【図１０】従来技術の非同期カウンター回路の構成を示
すブロック図である。

【図１１】図１０に示す非同期カウンター回路の波形図
である。

【符号の説明】

２２ ４ビット非同期カウンター ２４ ３ビットラッチ ２６ デェジタルコンパレータ ２８ インバータ ３０ Ｄフリップフロップ １２２ ６ビット非同期カウンター １２４ ４ビットラッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 印加されたクロック信号をカウントする
   非同期カウンターと、 比較対象のデータをラッチするデータラッチ手段と、 前記非同期カウンターの出力と前記データラッチ手段の
   出力とを比較し、両出力が一致する場合に出力を発する
   デェジタルコンパレータと、 前記デェジタルコンパレータの出力を前記クロック信号
   の所定のタイミングでラッチするフリップフロップとか
   ら成る非同期カウンター回路であって、 前記データラッチ手段の下位ビットを固定したことを特
   徴とする非同期カウンター回路。
2. 【請求項２】 前記データラッチ手段の最下位ビットを
   ハイ側に固定したことを特徴とする請求項１記載の非同
   期カウンター回路。
3. 【請求項３】 前記データラッチ手段の最下位及び最下
   位から２番目のビットをハイ側に固定したことを特徴と
   する請求項１記載の非同期カウンター回路。