KR20180009438A - 분주율 가변이 가능한 분주기 - Google Patents

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Abstract

본 기술은 입력 신호의 천이 타이밍 정보를 생성하는 타이밍 정보 생성 회로; 상기 천이 타이밍 정보 및 분주율 신호에 따라 출력 제어 신호를 생성하도록 구성된 제어 회로; 및 상기 출력 제어 신호에 따라 주기가 가변되는 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함할 수 있다.

Description

분주율 가변이 가능한 분주기{FREQUENCY DIVIDER WITH VARIABLE DIVISION RATIO}
본 발명은 반도체 회로에 관한 것으로서, 특히 분주율 가변이 가능한 분주기에 관한 것이다.
반도체 회로는 외부 입력 신호 예를 들어, 클럭 신호를 내부 동작에 맞도록 분주하여 사용할 필요가 있으며, 그에 따라 분주기가 구성될 수 있다.
외부 입력 신호의 듀티 비(Duty Ratio) 등이 분주기의 출력 신호 즉, 분주 신호에 영향을 끼칠 수 있으므로 다양한 외부 입력 신호에 대응하여 신뢰성 있는 동작이 가능한 분주기 개발이 요구되고 있다.
본 발명의 실시예는 입력 신호와 상관 없이 원하는 분주율 및 듀비 비를 갖는 분주 신호 생성이 가능한 분주기를 제공한다.
본 발명의 실시예는 입력 신호의 천이 타이밍 정보를 생성하는 타이밍 정보 생성 회로; 상기 천이 타이밍 정보 및 분주율 신호에 따라 출력 제어 신호를 생성하도록 구성된 제어 회로; 및 상기 출력 제어 신호에 따라 주기가 가변되는 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예는 입력 신호의 엣지에 따라 천이 타이밍 신호를 생성하도록 구성된 타이밍 정보 생성 회로; 외부 제어에 따라 분주율 신호를 생성하도록 구성된 분주율 신호 생성 회로; 상기 분주율 신호와 상기 천이 타이밍 신호를 카운트하여 생성한 카운트 신호를 비교하여 출력 제어 신호를 생성하도록 구성된 제어 회로; 및 상기 출력 제어 신호에 따라 주기가 가변되는 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함할 수 있다.
본 발명의 실시예는 입력 신호의 엣지에 따라 천이 타이밍 신호를 생성하도록 구성된 타이밍 정보 생성 회로; 상기 천이 타이밍 신호를 카운트하여 생성한 카운트 신호와 분주율 신호를 비교하여 출력 제어 신호를 생성하도록 구성된 제어 회로; 및 상기 출력 제어 신호에 따라 상기 입력 신호를 기준으로 주기 가변 및 듀티 보정이 이루어진 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함할 수 있다.
본 기술은 입력 신호와 상관 없이 원하는 듀티 비 및 분주율을 갖는 분주 신호를 생성할 수 있다.
도 1은 본 발명의 실시예에 따른 분주기(100)의 구성을 나타낸 도면,
도 2는 도 1의 타이밍 정보 생성 회로(200)의 구성을 나타낸 도면,
도 3은 도 1의 제어 회로(300)의 구성을 나타낸 도면,
도 4는 도 1의 분주 신호 생성 회로(400)의 구성을 나타낸 도면,
도 5 및 도 6은 차동/단일 위상 입력 조건에서의 본 발명의 분주기(100)의 동작 타이밍도,
도 7은 다중 위상 입력을 위한 본 발명의 펄스 생성 회로(201)의 구성을 나타낸 도면이고,
도 8 및 도 9는 다중 위상 입력 및 서로 다른 분주율 조건에서의 본 발명의 분주기(100)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 분주기(100)는 타이밍 정보 생성 회로(200), 제어 회로(300), 분주 신호 생성 회로(400) 및 분주율 신호 생성 회로(500)를 포함할 수 있다.
타이밍 정보 생성 회로(200)는 입력 신호(IN)의 천이 타이밍를 검출하여 천이 타이밍 신호(PULSE_OR)를 생성하도록 구성될 수 있다.
이때 후술하겠지만 입력 신호(IN)는 클럭 신호가 될 수 있으며, 타이밍 정보 생성 회로(200)는 클럭 신호의 위상(단일/차동/다중)에 맞도록 구성될 수 있다.
제어 회로(300)는 천이 타이밍 정보 즉, 천이 타이밍 신호(PULSE_OR)를 카운트하여 생성한 카운트 신호와 분주율 신호(RATIO<N-1:0>)를 비교하여 출력 제어 신호(FULL)를 생성하도록 구성될 수 있다.
제어 회로(300)는 리셋 신호(RST)에 따라 출력 제어 신호(FULL)를 초기화시킬 수 있다.
분주 신호 생성 회로(400)는 출력 제어 신호(FULL)에 상응하는 주기를 갖는 분주 신호(CLK_OUT)를 생성하도록 구성될 수 있다.
분주 신호 생성 회로(400)는 리셋 신호(RST)에 따라 분주 신호(CLK_OUT)를 초기화시킬 수 있다.
분주율 신호 생성 회로(500)는 외부 제어 예를 들어, 커맨드/어드레스(Command/Address: C/A)에 따라 분주율 신호(RATIO<N-1:0>)를 생성할 수 있다.
도 2에 도시된 바와 같이, 타이밍 정보 생성 회로(200)는 입력 신호(IN)가 차동 위상의 클럭 신호 즉, 제 1 및 제 2 차동 클럭 신호(CLK/CLKB)인 경우의 구성 예를 든 것이다.
타이밍 정보 생성 회로(200)는 제 1 엣지 검출 회로(210), 제 2 엣지 검출 회로(220) 및 신호 조합부(230)를 포함할 수 있다.
제 1 엣지 검출 회로(210)는 제 1 차동 클럭 신호(CLK)의 라이징 엣지들에 대응되는 제 1 펄스 신호(PULSE_CLK)를 생성할 수 있다.
제 1 엣지 검출 회로(210)는 제 1 내지 제 4 로직 게이트(211 - 214)를 포함할 수 있다.
제 1 내지 제 3 로직 게이트(211 - 213)는 인버터들로 구성된 지연기로서, 제 1 차동 클럭 신호(CLK)를 설정 시간만큼 지연시켜 출력할 수 있다.
제 4 로직 게이트(214)는 제 1 차동 클럭 신호(CLK)와 제 3 로직 게이트(213)의 출력 신호를 논리곱 하여 제 1 펄스 신호(PULSE_CLK)로서 출력할 수 있다.
제 2 엣지 검출 회로(220)는 제 2 차동 클럭 신호(CLKB)의 라이징 엣지들에 대응되는 제 2 펄스 신호(PULSE_CLKB)를 생성할 수 있다.
제 2 엣지 검출 회로(220)는 제 1 내지 제 4 로직 게이트(221 - 224)를 포함할 수 있다.
제 1 내지 제 3 로직 게이트(221 - 223)는 인버터들로 구성된 지연기로서, 제 2 차동 클럭 신호(CLKB)를 설정 시간만큼 지연시켜 출력할 수 있다.
제 4 로직 게이트(224)는 제 2 차동 클럭 신호(CLKB)와 제 3 로직 게이트(223)의 출력 신호를 논리곱 하여 제 2 펄스 신호(PULSE_CLKB)로서 출력할 수 있다.
신호 조합부(230)는 제 1 펄스 신호(PULSE_CLK)와 제 2 펄스 신호(PULSE_CLKB)를 논리합하여 천이 타이밍 신호(PULSE_OR)로서 출력할 수 있다.
도 3에 도시된 바와 같이, 제어 회로(300)는 카운터(310), OR 게이트(320) 및 비교기(330)를 포함할 수 있다.
카운터(310)는 천이 타이밍 신호(PULSE_OR)를 카운트하여 카운트 신호(CNT<N-1:0>)를 생성할 수 있다.
OR 게이트(320)는 리셋 신호(RST)와 출력 제어 신호(FULL) 중에서 어느 하나라도 활성화 레벨(예를 들어, 하이 레벨)이면 카운트 신호(CNT<N-1:0>)의 값을 초기화시킬 수 있다.
비교기(330)는 카운트 신호(CNT<N-1:0>)의 값과 분주율 신호(RATIO<N-1:0>)의 값을 비교하여 두 값이 일치하면 출력 제어 신호(FULL)를 활성화시킬 수 있다.
비교기(330)는 복수의 XNOR 게이트(331) 및 AND 게이트(332)를 포함할 수 있다.
복수의 XNOR 게이트(331)는 카운트 신호(CNT<N-1:0>)와 분주율 신호(RATIO<N-1:0>)를 각각 한 비트씩 입력 받을 수 있다.
AND 게이트(332)는 복수의 XNOR 게이트(331)의 출력을 논리곱하여 출력 제어 신호(FULL)로서 출력할 수 있다.
도 4에 도시된 바와 같이, 분주 신호 생성 회로(400)는 출력 제어 신호(FULL)의 펄스 발생 시마다 자신의 출력 신호 즉, 분주 신호(CLK_OUT)를 반전시킴으로써 일정한 듀티 비(예를 들어, 50:50)를 갖는 분주 신호(CLK_OUT)를 생성할 수 있다.
분주 신호 생성 회로(400)는 플립플롭(350) 및 인터버(360)를 포함할 수 있다.
플립플롭(350)은 분주 신호(CLK_OUT)를 반전시킨 신호 즉, 인버터(360)의 출력을 출력 제어 신호(FULL)의 라이징 엣지에 따라 출력할 수 있다.
인버터(360)는 분주 신호(CLK_OUT)를 반전시켜 출력할 수 있다.
이하, 입력 신호(IN)가 차동 위상인 경우, 본 발명의 실시예에 따른 분주기(100)의 동작을 도 5를 참조하여 설명하기로 한다.
이때 분주율 신호(RATIO<2:0>)가 이진 값으로 '101', 십진 값으로 '5'로 설정된 예를 들기로 한다.
제 1 차동 클럭 신호(CLK) 및 제 2 차동 클럭 신호(CLKB)의 라이징 천이 타이밍 정보를 갖는 천이 타이밍 신호(PULSE_OR)가 생성될 수 있다.
분주율 신호(RATIO<2:0>)의 값이 '101'이므로 카운트 신호(CNT<2:0>)의 값이 '101'이 될 때마다 출력 제어 신호(FULL)가 하이 레벨의 펄스 형태로 생성될 수 있다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 카운트 신호(CNT<2:0>)의 값이 '000'으로 초기화될 수 있다.
입력 신호(IN)의 위상 수를 'M', 분주율 신호(RATIO<2:0>)의 십진 값을 'K'라 할때 분주율은 2*K/M로 정의될 수 있다. 이때 M = 2, K = 5이므로 분주율은 5가 된다.
따라서 출력 제어 신호(FULL)의 펄스가 생성될 때마다 분주 신호(CLK_OUT)가 천이함으로써 클럭 신호(CLK)의 5 사이클에 해당하는 주기를 갖는 분주 신호(CLK_OUT)가 생성될 수 있다.
또한 출력 제어 신호(FULL)가 제 1 차동 클럭 신호(CLK) 및 제 2 차동 클럭 신호(CLKB)의 라이징 엣지를 기준으로 생성된다.
따라서 입력 신호(IN) 즉, 제 1 차동 클럭 신호(CLK) 및 제 2 차동 클럭 신호(CLKB)의 듀티 비가 50:50이 아닌 경우에도, 출력 제어 신호(FULL)를 기준으로 생성되는 분주 신호(CLK_OUT)는 일정한 듀티 비(예를 들어, 50:50)를 갖게 된다.
즉, 본 발명의 실시예에 따른 분주기(100)는 입력 신호(IN)의 주기를 원하는 값으로 가변 시킬 수 있음은 물론이고, 듀티 보정 또한 수행할 수 있다.
다음으로, 입력 신호(IN)가 단일 위상인 경우, 본 발명의 실시예에 따른 분주기(100)의 동작을 도 6을 참조하여 설명하기로 한다.
분주율 신호(RATIO<2:0>)가 이진 값으로 '011', 십진 값으로 '3'으로 설정된 예를 들기로 한다.
이때 제 1 차동 클럭 신호(CLK) 및 제 2 차동 클럭 신호(CLKB) 중에서 어느 하나만이 입력되거나, 도 2에서 제 2 엣지 검출 회로(220)가 동작하지 않도록 함으로써 입력 신호(IN)가 단일 위상을 가지도록 할 수 있다.
제 1 차동 클럭 신호(CLK)의 라이징 천이 타이밍 정보를 갖는 천이 타이밍 신호(PULSE_OR)가 생성될 수 있다.
분주율 신호(RATIO<2:0>)의 값이 '011'이므로 카운트 신호(CNT<2:0>)의 값이 '011'이 될 때마다 출력 제어 신호(FULL)가 하이 레벨의 펄스 형태로 생성될 수 있다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 카운트 신호(CNT<2:0>)의 값이 '000'으로 초기화될 수 있다.
입력 신호(IN)의 위상 수를 'M', 분주율 신호(RATIO<2:0>)의 십진 값을 'K'라 할때 분주율은 2*K/M로 정의될 수 있다. 이때 M = 1, K = 5이므로 분주율은 6이 된다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 분주 신호(CLK_OUT)가 천이함으로써 클럭 신호(CLK)의 6 사이클에 해당하는 주기를 갖는 분주 신호(CLK_OUT)가 생성될 수 있다.
또한 도 5를 참조하여 설명한 바와 같이, 분주 신호(CLK_OUT)는 일정한 듀티 비(예를 들어, 50:50)를 갖게 된다.
한편, 입력 신호(IN)가 다중 위상 예를 들어, 4-phase(CLK0, CLK90, CLK180, CLK270) 즉, 제 1 내지 제 4 위상 클럭 신호(CLK0, CLK90, CLK180, CLK270)인 경우, 도 7과 같이, 타이밍 정보 생성 회로(201)를 구성할 수 있다.
이때 CLK0, CLK90, CLK180, CLK270를 편의상 제 1 내지 제 4 위상 클럭 신호로 칭하기로 하며, 제 1 내지 제 4 위상 클럭 신호(CLK0, CLK90, CLK180, CLK270)는 제 1 위상 클럭 신호(CLK0)를 기준으로 각각 90도씩의 위상 차를 가질 수 있다.
타이밍 정보 생성 회로(201)는 제 1 내지 제 4 엣지 검출 회로(240 - 270) 및 신호 조합부(280)를 포함할 수 있다.
제 1 엣지 검출 회로(240)는 제 1 위상 클럭 신호(CLK0)의 라이징 엣지들에 대응되는 제 1 펄스 신호(PULSE_CLK0)를 생성할 수 있다.
제 1 엣지 검출 회로(240)는 제 1 내지 제 4 로직 게이트(241 - 244)를 포함할 수 있다.
제 2 엣지 검출 회로(250)는 제 2 위상 클럭 신호(CLK90)의 라이징 엣지들에 대응되는 제 2 펄스 신호(PULSE_CLK90)를 생성할 수 있다.
제 2 엣지 검출 회로(250)는 제 1 내지 제 4 로직 게이트(251 - 254)를 포함할 수 있다.
제 3 엣지 검출 회로(260)는 제 3 위상 클럭 신호(CLK180)의 라이징 엣지들에 대응되는 제 3 펄스 신호(PULSE_CLK180)를 생성할 수 있다.
제 3 엣지 검출 회로(260)는 제 1 내지 제 4 로직 게이트(261 - 264)를 포함할 수 있다.
제 4 엣지 검출 회로(270)는 제 4 위상 클럭 신호(CLK270)의 라이징 엣지들에 대응되는 제 4 펄스 신호(PULSE_CLK270)를 생성할 수 있다.
제 4 엣지 검출 회로(270)는 제 1 내지 제 4 로직 게이트(271 - 274)를 포함할 수 있다.
이때 제 1 내지 제 4 엣지 검출 회로(240 - 270)는 도 2의 제 1 엣지 검출 회로(210)와 동일하게 구성할 수 있으므로 세부 구성 설명은 생략하기로 한다.
신호 조합부(280)는 제 1 내지 제 4 펄스 신호(PULSE_CLK0 - PULSE_CLK270)를 논리합하여 천이 타이밍 신호(PULSE_OR)로서 출력할 수 있다.
신호 조합부(280)는 제 1 내지 제 3 OR 게이트(281 - 283)를 포함할 수 있다.
제 1 OR 게이트(281)는 제 1 펄스 신호(PULSE_CLK0)와 제 2 펄스 신호(PULSE_CLK90)를 논리합하여 출력할 수 있다.
제 2 OR 게이트(282)는 제 3 펄스 신호(PULSE_CLK180)와 제 4 펄스 신호(PULSE_CLK270)를 논리합하여 출력할 수 있다.
제 3 OR 게이트(283)는 제 1 OR 게이트(281)의 출력 신호와 제 2 OR 게이트(282)의 출력 신호를 논리합하여 천이 타이밍 신호(PULSE_OR)로서 출력할 수 있다.
이하, 입력 신호(IN)가 다중 위상 예를 들어, 4-phase(CLK0, CLK90, CLK180, CLK270)인 경우, 본 발명의 실시예에 따른 분주기(100)의 동작을 도 8을 참조하여 설명하기로 한다.
이때 분주율 신호(RATIO<2:0>)가 이진 값으로 '111', 십진 값으로 '7'로 설정된 예를 들기로 한다.
제 1 내지 제 4 위상 클럭 신호(CLK0 -CLK270)의 라이징 천이 타이밍 정보를 갖는 천이 타이밍 신호(PULSE_OR)가 생성될 수 있다.
분주율 신호(RATIO<2:0>)의 값이 '111'이므로 카운트 신호(CNT<2:0>)의 값이 '111'이 될 때마다 출력 제어 신호(FULL)가 하이 레벨의 펄스 형태로 생성될 수 있다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 카운트 신호(CNT<2:0>)의 값이 '000'으로 초기화될 수 있다.
입력 신호(IN)의 위상 수를 'M', 분주율 신호(RATIO<2:0>)의 십진 값을 'K'라 할때 분주율은 2*K/M로 정의될 수 있다. 이때 M = 4, K = 7이므로 분주율은 3.5가 된다.
따라서 출력 제어 신호(FULL)의 펄스가 생성될 때마다 분주 신호(CLK_OUT)가 천이함으로써 클럭 신호(CLK)의 3.5 사이클에 해당하는 주기를 갖는 분주 신호(CLK_OUT)가 생성될 수 있다.
또한 출력 제어 신호(FULL)가 제 1 내지 제 4 위상 클럭 신호(CLK0 -CLK270)의 라이징 엣지를 기준으로 생성되므로, 출력 제어 신호(FULL)를 기준으로 생성되는 분주 신호(CLK_OUT)는 일정한 듀티 비(예를 들어, 50:50)를 갖게 된다.
다음으로, 입력 신호(IN)는 도 8과 동일한 4-phase(CLK0, CLK90, CLK180, CLK270)이나, 분주율 신호(RATIO<2:0>)의 값이 다른 경우, 본 발명의 실시예에 따른 분주기(100)의 동작을 도 9를 참조하여 설명하기로 한다.
분주율 신호(RATIO<2:0>)가 이진 값으로 '001', 십진 값으로 '1'로 설정된 예를 들기로 한다.
제 1 내지 제 4 위상 클럭 신호(CLK0 -CLK270)의 라이징 천이 타이밍 정보를 갖는 천이 타이밍 신호(PULSE_OR)가 생성될 수 있다.
분주율 신호(RATIO<2:0>)의 값이 '001'이므로 카운트 신호(CNT<2:0>)의 값이 '001'이 될 때마다 출력 제어 신호(FULL)가 하이 레벨의 펄스 형태로 생성될 수 있다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 카운트 신호(CNT<2:0>)의 값이 '000'으로 초기화될 수 있다.
이때 분주율은 2*K/M 로 정의되며, M = 4, K = 1이므로 분주율은 0.5가 된다.
출력 제어 신호(FULL)의 펄스가 생성될 때마다 분주 신호(CLK_OUT)가 천이함으로써 클럭 신호(CLK)의 반주기에 해당하는 주기를 갖는 분주 신호(CLK_OUT)가 생성될 수 있다.
또한 도 8을 참조하여 설명한 바와 같이, 분주 신호(CLK_OUT)는 일정한 듀티 비(예를 들어, 50:50)를 갖게 된다.
상술한 바와 같이, 본 발명의 실시예에 따른 분주기(100)는 분주율 설정에 따라 입력 신호(IN)의 반주기부터 배수에 해당하는 다양한 주기를 갖는 분주 신호(CLK_OUT)를 생성할 수 있다. 또한 입력 신호(IN)의 천이 타이밍 정보를 이용함으로써 분주 신호(CLK_OUT)가 일정한 듀티 비(예를 들어, 50:50)를 갖는 듀티 보정 기능을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 신호의 천이 타이밍 정보를 생성하는 타이밍 정보 생성 회로;
    상기 천이 타이밍 정보 및 분주율 신호에 따라 출력 제어 신호를 생성하도록 구성된 제어 회로; 및
    상기 출력 제어 신호에 따라 주기가 가변되는 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함하는 분주기.
  2. 제 1 항에 있어서,
    상기 타이밍 정보 생성 회로는
    상기 입력 신호의 엣지에 따라 생성한 천이 타이밍 신호를 상기 천이 타이밍 정보로서 상기 제어 회로에 제공하도록 구성되는 분주기.
  3. 제 1 항에 있어서,
    상기 입력 신호로서
    단일 위상의 클럭 신호 또는 서로 다른 위상을 갖는 복수의 클럭 신호가 입력되는 분주기.
  4. 제 3 항에 있어서,
    상기 타이밍 정보 생성 회로는
    상기 복수의 클럭 신호 중에서 제 1 클럭 신호의 라이징 엣지들에 대응되는 펄스 신호를 생성하도록 구성된 엣지 검출 회로,
    상기 복수의 클럭 신호 중에서 제 2 클럭 신호의 라이징 엣지들에 대응되는 제 2 펄스 신호를 생성하도록 구성된 제 2 엣지 검출 회로, 및
    상기 제 1 펄스 신호와 상기 제 2 펄스 신호를 논리합하여 상기 천이 타이밍 신호로서 출력하도록 구성된 신호 조합부를 포함하는 분주기.
  5. 제 1 항에 있어서,
    상기 제어 회로는
    상기 천이 타이밍 신호를 카운트하여 상기 카운트 신호를 생성하도록 구성된 카운터, 및
    상기 카운트 신호와 상기 분주율 신호를 비교하여 상기 출력 제어 신호를 생성하도록 구성된 비교기를 포함하는 분주기.
  6. 제 5 항에 있어서,
    상기 비교기는
    상기 카운트 신호의 값과 상기 분주율 신호의 값이 일치하면 상기 출력 제어 신호를 활성화시키도록 구성되는 분주기.
  7. 제 5 항에 있어서,
    리셋 신호와 상기 출력 제어 신호 중에서 어느 하나라도 활성화 레벨이면 상기 카운트 신호의 값을 초기화시키도록 구성된 로직 게이트를 더 포함하는 분주기.
  8. 제 1 항에 있어서,
    상기 분주 신호 생성 회로는
    상기 출력 제어 신호의 펄스 발생 시마다 자신의 출력 신호를 반전시켜 상기 분주 신호를 생성하도록 구성되는 분주기.
  9. 입력 신호의 엣지에 따라 천이 타이밍 신호를 생성하도록 구성된 타이밍 정보 생성 회로;
    외부 제어에 따라 분주율 신호를 생성하도록 구성된 분주율 신호 생성 회로;
    상기 분주율 신호와 상기 천이 타이밍 신호를 카운트하여 생성한 카운트 신호를 비교하여 출력 제어 신호를 생성하도록 구성된 제어 회로; 및
    상기 출력 제어 신호에 따라 주기가 가변되는 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함하는 분주기.
  10. 제 9 항에 있어서,
    상기 입력 신호로서
    단일 위상의 클럭 신호 또는 서로 다른 위상을 갖는 복수의 클럭 신호가 입력되는 분주기.
  11. 제 10 항에 있어서,
    상기 타이밍 정보 생성 회로는
    상기 복수의 클럭 신호 중에서 제 1 클럭 신호의 라이징 엣지들에 대응되는 펄스 신호를 생성하도록 구성된 엣지 검출 회로,
    상기 복수의 클럭 신호 중에서 제 2 클럭 신호의 라이징 엣지들에 대응되는 제 2 펄스 신호를 생성하도록 구성된 제 2 엣지 검출 회로, 및
    상기 제 1 펄스 신호와 상기 제 2 펄스 신호를 논리합하여 상기 천이 타이밍 신호로서 출력하도록 구성된 신호 조합부를 포함하는 분주기.
  12. 제 1 항에 있어서,
    상기 제어 회로는
    상기 천이 타이밍 신호를 카운트하여 상기 카운트 신호를 생성하도록 구성된 카운터, 및
    상기 카운트 신호의 값과 상기 분주율 신호의 값이 일치하면 상기 출력 제어 신호를 활성화시키도록 구성된 비교기를 포함하는 분주기.
  13. 제 12 항에 있어서,
    리셋 신호와 상기 출력 제어 신호 중에서 어느 하나라도 활성화 레벨이면 상기 카운트 신호의 값을 초기화시키도록 구성된 로직 게이트를 더 포함하는 분주기.
  14. 제 9 항에 있어서,
    상기 분주 신호 생성 회로는
    상기 출력 제어 신호의 펄스 발생 시마다 자신의 출력 신호를 반전시켜 상기 분주 신호를 생성하도록 구성되는 분주기.
  15. 입력 신호의 엣지에 따라 천이 타이밍 신호를 생성하도록 구성된 타이밍 정보 생성 회로;
    상기 천이 타이밍 신호를 카운트하여 생성한 카운트 신호와 분주율 신호를 비교하여 출력 제어 신호를 생성하도록 구성된 제어 회로; 및
    상기 출력 제어 신호에 따라 상기 입력 신호를 기준으로 주기 가변 및 듀티 보정이 이루어진 분주 신호를 생성하도록 구성된 분주 신호 생성 회로를 포함하는 분주기.
  16. 제 15 항에 있어서,
    상기 입력 신호로서
    단일 위상의 클럭 신호 또는 서로 다른 위상을 갖는 복수의 클럭 신호가 입력되는 분주기.
  17. 제 16 항에 있어서,
    상기 입력 신호의 엣지에 따라 천이 타이밍 신호를 생성하도록 구성된 타이밍 정보 생성 회로는
    상기 복수의 클럭 신호 중에서 제 1 클럭 신호의 라이징 엣지들에 대응되는 펄스 신호를 생성하도록 구성된 엣지 검출 회로,
    상기 복수의 클럭 신호 중에서 제 2 클럭 신호의 라이징 엣지들에 대응되는 제 2 펄스 신호를 생성하도록 구성된 제 2 엣지 검출 회로, 및
    상기 제 1 펄스 신호와 상기 제 2 펄스 신호를 논리합하여 상기 천이 타이밍 신호로서 출력하도록 구성된 신호 조합부를 포함하는 분주기.
  18. 제 15 항에 있어서,
    상기 제어 회로는
    상기 천이 타이밍 신호를 카운트하여 상기 카운트 신호를 생성하도록 구성된 카운터, 및
    상기 카운트 신호의 값과 상기 분주율 신호의 값이 일치하면 상기 출력 제어 신호를 활성화시키도록 구성된 비교기를 포함하는 분주기.
  19. 제 18 항에 있어서,
    리셋 신호와 상기 출력 제어 신호 중에서 어느 하나라도 활성화 레벨이면 상기 카운트 신호의 값을 초기화시키도록 구성된 로직 게이트를 더 포함하는 분주기.
  20. 제 15 항에 있어서,
    상기 분주 신호 생성 회로는
    상기 출력 제어 신호의 펄스 발생 시마다 자신의 출력 신호를 반전시켜 상기 분주 신호를 생성하도록 구성되는 분주기.
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