WO2014115608A1 - 信号処理装置および信号処理方法、並びにプログラム - Google Patents

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WO2014115608A1
WO2014115608A1 PCT/JP2014/050496 JP2014050496W WO2014115608A1 WO 2014115608 A1 WO2014115608 A1 WO 2014115608A1 JP 2014050496 W JP2014050496 W JP 2014050496W WO 2014115608 A1 WO2014115608 A1 WO 2014115608A1
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clock signal
clock
mint
parallel
level
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PCT/JP2014/050496
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雄一 平山
諭志 岡田
水谷　祐一
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ソニー株式会社
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    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals

Definitions

  • the present technology relates to a signal processing device, a signal processing method, and a program, and in particular, a signal processing device, a signal processing method, and a program that can generate a high-resolution TS clock corresponding to a data rate of TS (Transport Stream). About.
  • images are encoded with a predetermined encoding method such as MPEG (Moving Picture Experts Group), and the resulting encoded data is composed of TS (Transport Stream) packets placed in the payload Broadcast waves including TS to be transmitted are transmitted.
  • MPEG Motion Picture Experts Group
  • the TS is restored and output by performing demodulation and error correction of the broadcast wave.
  • a signal output from an LSI Large Scale Integration
  • a TS As a signal output from an LSI (Large Scale Integration) that performs error correction in the receiving device, there are a TS, a TS clock signal indicating the timing of the TS, and the like.
  • TS and the like output from an LSI that performs error correction are supplied to a module that accepts TS and the like (hereinafter also referred to as a TS processing module) connected to the subsequent stage of the LSI. Therefore, an LSI that performs error correction needs to output a TS or the like having specifications that can be accepted by a TS processing module connected to the subsequent stage.
  • Non-patent Document 1 As a standard that defines the interface of the TS processing module, for example, there is a DVB-CI + (Digital Video Broadcasting-Common Common Interface Plus) standard (Non-patent Document 1).
  • the DVB-CI + standard specifies TS clock signal specifications in "K.1.7.5 Common Interface MPEG MPEG Signaling".
  • AC specs AC Spec
  • the TS clock signal with 50% duty (high / low ratio of the TS clock signal) determined by the TS bit rate in order to satisfy the DVB-CI + standard in the parallel clock was output.
  • a fixed-frequency TS clock signal such as 2, 3, or 4 of the operation clock is selected and output from the serial clock in order to reduce noise for RF reception.
  • the device connected to the TS interface must have a resolution for the average frequency of the TS clock signal according to the TS bit rate, and the TS clock signal with the lowest possible average frequency for the TS bit rate must be input. Is required.
  • the present technology has been made in view of such a situation, and in particular, from a serial clock signal and a parallel clock signal corresponding to an average frequency close to the TS bit rate, which has a higher resolution than the TS bit rate.
  • the TS clock signal can be output.
  • a signal processing device is calculated by an effective clock width calculation unit that calculates an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists, and the effective clock width calculation unit. And a TS clock signal generator for generating a TS clock signal by combining clocks having different frequency division ratios based on the effective clock width.
  • the TS clock signal generation unit includes a parallel clock signal generation unit that generates a parallel clock signal by combining the clocks having different division ratios based on the effective clock width, and a parallel clock generated by the parallel clock signal generation unit.
  • a serial clock signal generation unit that generates a serial clock signal by combining clocks having different frequency division ratios based on the parallel clock width of the H level or L level section of the clock signal can be included.
  • a parallel clock signal is generated by combining a clock signal obtained by adding or subtracting a predetermined integer number of clocks to an integer part of the number of clocks of the operation clock signal, and the serial clock signal generator generates the parallel clock signal Based on the remainder when the number of clocks of the operation clock signal of the parallel clock width in the section of the H level or L level of the parallel clock signal generated by the unit is divided by a predetermined integer, the H level or L of the parallel clock signal Operation clock signal clock with parallel clock width of level interval
  • the clock number of the clock number that is the integer part of the quotient when the number is divided by the predetermined integer, and the clock number of the operation clock signal of the parallel clock width in the H level or L level section of the parallel clock signal are the predetermined integer
  • a serial clock signal can be generated by combining a
  • the signal processing method is calculated by an effective clock width calculation process that calculates an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists, and the effective clock width calculation process. And a TS clock signal generation process for generating a TS clock signal by combining clocks having different frequency division ratios based on the effective clock width.
  • a program according to an aspect of the present technology is calculated by an effective clock width calculating step for calculating an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists, and the processing of the effective clock width calculating step.
  • a computer is caused to execute processing including a TS clock signal generation step of generating a TS clock signal by combining clocks having different frequency division ratios.
  • an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists is calculated, and clocks with different division ratios are combined based on the calculated effective clock width.
  • TS clock signal is generated.
  • the signal processing device may be an independent device or a block that performs each processing.
  • a TS clock signal composed of a serial clock signal corresponding to an average frequency close to the TS bit rate and a parallel clock signal, which has higher resolution than the TS bit rate. It becomes.
  • FIG. 11 is a diagram illustrating a configuration example of a general-purpose personal computer.
  • FIG. 1 is a block diagram illustrating a configuration example of a receiving system to which the present technology is applied.
  • 1 receives, for example, a digital broadcast.
  • the reception system includes an antenna 10 and a reception device 20.
  • the antenna 10 receives, for example, a broadcast wave of digital broadcasting including a TS, and supplies a reception signal obtained as a result to the reception device 20.
  • the receiving device 20 restores and processes the TS from the received signal from the antenna 10.
  • the receiving device 20 includes a demodulator 21, an FEC (Forward Error Correction) unit 22, a selector 23, a smoothing unit 24, a processing module 25, and clock generators 26 and 27.
  • FEC Forward Error Correction
  • the demodulator 21 demodulates the received signal from the antenna 10 and supplies the demodulated signal obtained as a result to the FEC unit 22.
  • the FEC unit 22 performs error correction of the demodulated signal from the demodulating unit 21 and supplies a signal such as TS obtained as a result to the selector 23.
  • the selector 23 is supplied with a TS sync signal, a TS valid signal, a data signal, and a TS clock signal that are output signals output from the FEC unit 22. Further, the selector 23 receives a TS sync signal, a TS valid signal, a data signal, and a TS clock signal, which are output signals output from an external tuner (not shown), and output signals output from other chips (not shown). A certain TS sync signal, TS valid signal, data signal, and TS clock signal are supplied.
  • the selector 23 selects any one of the output signal of the FEC unit 22, the output signal of the external tuner, and the output signal of other chips in accordance with, for example, a user operation, and the smoothing unit 24.
  • the smoothing unit 24 operates according to the operation clock signal generated by the clock generation unit 27, similarly to the processing module 25.
  • the output signal of the clock signal is supplied from the selector 23 to the smoothing unit 24.
  • the smoothing unit 24 generates a clock signal having a uniform average period by smoothing the TS clock signal included in the output signal from the selector 23 as a shaped TS clock signal obtained by shaping the TS clock signal.
  • the smoothing unit 24 is a TS (data signal), a TS sync signal, and a TS valid signal included in the output signal from the selector 23 together with the shaped TS clock signal, and is in a state synchronized with the shaped TS clock signal.
  • the signal is supplied to the processing module 25.
  • the processing module 25 is a TS processing module that processes TS.
  • the TS processing module for example, there is a CAM (Conditional Access Module) that can be attached to and detached from the receiving apparatus 20 for performing descrambling of the TS.
  • a signal such as a TS output from the FEC unit 22 needs to satisfy an AC specification defined by the DVB-CI + standard.
  • the clock generation unit 26 includes, for example, a PLL (Phase (Lock Loop), generates an operation clock signal that is a clock signal for operating the demodulation unit 21 and the FEC unit 22 that configure the reception device 20, and generates a demodulation unit. 21 and the FEC unit 22.
  • the demodulator 21 and the FEC unit 22 operate according to the operation clock signal supplied from the clock generator 26.
  • the clock generation unit 27 is configured by a PLL, for example, similarly to the clock generation unit 26, generates an operation clock signal for operating the smoothing unit 24 and the processing module 25, and supplies the smoothing unit 24 and the processing module 25 with the operation clock signal. Supply.
  • the demodulating unit 21 and the FEC unit 22 operate according to the operation clock signal generated by the clock generation unit 26, and the smoothing unit 24 and the processing module 25 operate according to the operation clock signal generated by the clock generation unit 27. .
  • demodulation unit 21, the FEC unit 22, the smoothing unit 24, and the processing module 25 can all be operated according to the same operation clock signal.
  • FIG. 2 is a diagram illustrating an example of a signal output from the FEC unit 22.
  • the FEC unit 22 outputs a TS sync signal, a TS valid signal, a data signal, and a TS clock signal.
  • TS sync signal represents the timing of the beginning of the TS packet included in the TS.
  • the TS sync signal temporarily changes from the L (Low) level to the H (High) level only at the beginning timing of the TS packet.
  • the TS valid signal represents a section (valid section) where a TS packet exists in the TS.
  • the TS valid signal is at the H level in the valid section, and is at the L level in the sections other than the valid section. That is, the TS valid signal is at the H level in the section from the beginning to the end of the TS packet, and is at the L level in the other sections.
  • the data signal is a TS signal and includes a TS packet.
  • the TS packet is a packet having a data length (packet length) of 188 bytes, and the first 4 bytes are a header.
  • the TS clock signal is a signal representing the timing of data constituting the TS.
  • the TS clock signal is a pulse signal that alternately repeats the L level and the H level.
  • the TS sync signal and TS valid signal are also signals synchronized with the TS clock signal.
  • both the TS sync signal and the TS valid signal are signals whose levels change at the timing of the falling edge of the TS clock signal, for example.
  • the FEC unit 22 operates in accordance with the operation clock signal generated by the clock generation unit 26, all of the TS sync signal, TS valid signal, data signal, and TS clock signal are generated by the clock generation unit 26.
  • the signal is synchronized with the operating clock signal (the signal whose level changes at the timing of the edge of the operating clock signal, and the minimum granularity of the level change is the period of the operating clock signal).
  • the FEC unit 22 outputs the TS sync signal, TS valid signal, data signal, and TS clock signal as described above. If the TS clock signal output by the FEC unit 22 has jitter, the TS The clock signal may not meet the AC specifications required by the subsequent processing module 25.
  • FIG. 3 is a diagram for explaining AC specifications.
  • T clkp represents the minimum clock width of the TS clock signal, that is, the minimum clock width which is the minimum value of the time from the rising edge (falling edge) to the next rising edge (falling edge). .
  • T clkh represents the minimum H level section that is the minimum value of the H level section (time) of the TS clock signal (one cycle)
  • T clkl is the minimum value of the L level section of the TS clock signal. Represents a certain minimum L level section.
  • the AC specs specify 96 Mbps and 72 Mbps as the upper limit of the TS bit rate, and the minimum clock width T clkp , minimum H level section T clkh , and minimum L level section T clkl are 96 Mbps or less (TS ) And 72 Mbps or less (TS).
  • the minimum clock width T clkp must be 83 ns (nanoseconds) or more, and the minimum H level section T clkh and the minimum L level section T clkl must both be 20 ns or more. It is prescribed.
  • the minimum clock width T clkp must be 111ns or more, and the minimum H level section T clkh and the minimum L level section T clkl must both be 40ns or more. ing.
  • the timing of the TS packets in units of 8 bits.
  • the clock width physically required for the TS clock signal is 83.333... Ns, 111.111... Ns, and the minimum clock width T clkp required by the AC spec is 83 ns or 111 ns. Is very close.
  • the clock width of the TS clock signal included in the output signal is less than 83 ns which is the minimum clock width T clkp defined in the AC specification. Or less than 111ns, it will be difficult to meet AC specifications.
  • the smoothing unit 24 generates a clock signal having a uniform cycle by smoothing the TS clock signal included in the output signal from the selector 23 as a shaped TS clock signal obtained by shaping the TS clock signal.
  • the smoothing unit 24 is a TS (data signal), a TS sync signal, and a TS valid signal included in the output signal from the selector 23 together with the shaped TS clock signal, and is in a state synchronized with the shaped TS clock signal.
  • the signal is supplied to the processing module 25.
  • FIG. 4 is a block diagram illustrating a configuration example of the smoothing unit 24 of FIG.
  • the smoothing unit 24 includes a storage unit 51, a delay unit 52, count units 53 and 54, a clock width calculation unit 55, a generation unit 56, and an output control unit 57.
  • the data signal (TS) included in the output signal from the selector 23 is supplied to the storage unit 51.
  • the storage unit 51 temporarily stores the data signal (TS) from the selector 23.
  • the delay unit 52 is supplied with the TS sync signal included in the output signal from the selector 23.
  • the delay unit 52 delays the TS sync signal from the selector 23 and supplies it to the output control unit 57.
  • the delay unit 52 delays, for example, a pulse indicating the head of the TS packet as the TS sync signal from the selector 23 by the time until the head timing of the next TS packet, and supplies the delayed pulse to the output control unit 57. .
  • the count unit 53 is supplied with the TS valid signal included in the output signal from the selector 23 and the operation clock signal generated by the clock generation unit 26.
  • the count unit 53 recognizes a valid section where a TS packet exists in the data signal (TS) from the TS valid signal from the selector 23, and the number of clocks of the operation clock signal generated by the clock generation unit 27 in the valid section. (Number of rising edges or falling edges) (hereinafter also referred to as the number of effective operation clocks) N is counted.
  • the count unit 53 supplies the effective operation clock number N to the clock width calculation unit 55.
  • the TS valid signal and the TS clock signal included in the output signal from the selector 23 are supplied to the count unit 54.
  • the counting unit 54 recognizes the valid section from the TS valid signal from the selector 23, and counts the number of clocks of the TS clock signal from the selector 23 (hereinafter also referred to as the number of valid TS clocks) in the valid section.
  • the count unit 54 has an abnormality in the data length of the TS packet. An error message to that effect is output.
  • the clock width calculation unit 55 calculates the clock width Ddiv corresponding to the data rate of the effective section of the TS using the number N of effective operation clocks from the count unit 53.
  • the clock width calculation unit 55 divides the effective operation clock number N from the count unit 53 by (188 ⁇ 2) bytes, which is a half cycle of the data length of the TS packet (hereinafter also referred to as byte clock number). N / (188 ⁇ 2) is obtained as the clock width Ddiv.
  • the number of byte clocks N / (188 ⁇ 2) is the reciprocal of the half rate of the data rate of the TS packet and corresponds to the data rate of the TS packet, so it is expressed as the number of byte clocks N / (188 ⁇ 2). It can be said that the clock width Ddiv to be applied corresponds to the data rate of the TS packet (effective section thereof).
  • the unit of Ddiv representing the clock width is the number of clocks of the operation clock signal (hereinafter also simply referred to as operation clock signal) generated by the clock generation unit 26. Therefore, by multiplying Ddiv by the time as the period of the operation clock signal, the clock width in units of time can be obtained.
  • a time (the number of clocks to be equal to or longer than the minimum clock width T clkp of the AC specification) is calculated.
  • the clock width calculation unit 55 supplies the clock width Ddiv to the generation unit 56.
  • the generation unit 56 generates a pulse-shaped clock signal having the clock width Ddiv calculated by the clock width calculation unit 44 as a cycle, and sends it to the output control unit 57 as a shaped TS clock signal obtained by shaping the TS clock signal of the TS packet. Output.
  • the output control unit 57 synchronizes with the shaped TS clock signal from the generation unit 56 and outputs the data signal (TS) stored in the storage unit 51 and the TS sync signal delayed by the delay unit 52 to the processing module 25.
  • the output control to output is performed.
  • the output control unit 57 performs output control so as to generate a TS valid signal in which a section corresponding to 188 clocks of the shaped TS clock signal is H level from the rising edge of the TS sync signal and output the TS valid signal to the processing module 25.
  • the output control unit 57 includes the data signal stored in the storage unit 51 and has an abnormal data length. Discard (delete) packets without outputting them.
  • the generation unit 56 includes a parallel unit 61 that generates a parallel clock signal, a count unit 62, a clock width calculation unit 63, and a serial unit 64 that generates a serial clock signal among the shaped TS clock signals.
  • the parallel part 61 includes an integer part 71, a decimal part 72, and a parallel adjustment part 73.
  • the integer part 71 calculates and stores the integer part Dint of the clock width Ddiv.
  • the decimal part 72 calculates and stores the decimal part Drem of the clock width Ddiv.
  • the parallel adjustment unit 73 sets the lengths of the reference H level section and L level section of the parallel clock signal based on the TS clock signal, and the clock width Ddiv. Based on the fractional part Drem, the length of the reference H level section and L level section set by the integer part Dint is adjusted by adding the minimum section of the TS clock signal, and the shaped parallel clock signal Is generated.
  • the counting unit 62 counts the number of clocks M of the operation clock signal when the parallel clock is in the H level section or the L level section, and supplies it to the clock width calculation section 63.
  • the clock width calculation unit 63 uses the number of clocks M from the count unit 62 to calculate the clock width Mdiv of the parallel clock signal corresponding to the data rate of the TS valid section.
  • the serial part 64 includes an integer part 81, a remainder part 82, and a serial adjustment part 83.
  • the integer part 81 calculates the quotient when the clock width Mdiv is divided by a predetermined integer as the integer part Mint.
  • the remainder part 82 calculates the remainder Mrem when the clock width Mdiv is divided by a predetermined integer.
  • the serial adjustment unit 83 sets the length of the reference H level section and L level section of the serial clock signal based on the TS clock signal based on the integer part Mint of the clock width Mdiv, and the clock width Mdiv. Based on the remainder Mrem, the length of the reference H level interval and L level interval set by the integer part Mint is adjusted by adding the minimum interval of the TS clock signal, and the shaped serial clock signal is appear.
  • step S11 the parallel unit 61 performs parallel clock signal smoothing processing to shape and output the parallel clock signal.
  • step S12 the parallel unit 62 performs serial clock signal smoothing processing to shape and output the serial clock signal.
  • step S31 the count unit 53 counts the number N of effective operation clocks and supplies it to the clock width calculation unit 55. That is, the count unit 53 counts the number of operation clocks in the valid section where the TS valid signal described with reference to FIG.
  • step S32 the clock width calculation unit 55 calculates the half cycle width Ddiv of the TS clock based on the number N of effective operation clocks supplied from the count unit 53. More specifically, the clock width calculation unit 55 obtains the number of byte clocks N / 188, which is a value divided by 188 bytes that is the data length of the TS packet, as the period width of the TS clock, and further, the number of byte clocks N The half cycle width N / (188 ⁇ 2) of TS clock is obtained for half of / 188. Further, the clock width calculation unit 55 calculates a value obtained by discarding the third decimal place of the TS clock half cycle width N / (188 ⁇ 2) as the clock width Ddiv.
  • step S33 the parallel unit 61 divides the clock width Ddiv into an integer part Dint and a decimal part Drem. That is, the parallel unit 61 causes the integer unit 71 to calculate and store the integer part Dint of the clock width Ddiv. Similarly, the parallel unit 61 causes the decimal part 72 to calculate and store the decimal part Drem of the clock width Ddiv. As a result, the clock width Ddiv is divided into the integer part Dint and the decimal part Drem and stored in the integer part 71 and the decimal part 72.
  • step S34 the parallel adjustment unit 73 determines whether or not the decimal part Drem is smaller than 0.25. In step S34, for example, when it is determined that the decimal part Drem is smaller than 0.25, the process proceeds to step S35.
  • step S35 the parallel adjustment unit 73 changes and outputs the L level and H level sections of the parallel clock signal at intervals of the lengths of Dint, Dint, Dint, and Dint, and the process ends. That is, as indicated by the parallel clock signal in the uppermost right part of FIG. 7, the L level and H level sections are repeatedly output at intervals of the lengths of Dint, Dint, Dint, and Dint. In this case, as shown in the left part of FIG. 7, the parallel clock signal is output at 12 MHz, for example.
  • the parallel clock signal is output at 10.7 MHz, for example.
  • the frequency is 10.7 MHz
  • the operation clock is 192 MHz
  • the average frequency (MHz) is shown in the left column, the serial clock signal frequency is shown in the upper row, and the parallel clock signal frequency is shown in the lower row.
  • the frequencies correspond to each other.
  • circles are written for frequencies that can be expressed as parallel clock signals when the present technology is applied and when the conventional technology is applied. Yes.
  • the left-right column of FIG. 7 similarly, in the column labeled “serial”, there are circles for frequencies that can be expressed as serial clock signals when the present technology is applied and when the conventional technology is applied. It is written.
  • step S34 for example, when it is determined that the decimal part Drem is not smaller than 0.25, the process proceeds to step S36.
  • step S36 the parallel adjustment unit 73 determines whether the decimal part Drem is larger than 0.25 and smaller than 0.5. In step S36, for example, when it is determined that the decimal part Drem is larger than 0.25 and smaller than 0.5, the process proceeds to step S37.
  • step S37 the parallel adjustment unit 73 changes and outputs the L level and H level sections of the parallel clock signal so as to be repeated at intervals of the length of Dint, Dint, Dint, Dint + 1, and the process ends.
  • the L level and H level sections are repeatedly output at intervals of the length of Dint, Dint, Dint, Dint + 1. .
  • a 11.6 MHz parallel clock signal is output.
  • FIG. 7 shows an example in which the interval between the operation clocks changes in the order of Dint, Dint, Dint, and Dint + 1 in the interval between the L level and the H level, but the average frequency of the clock signal is set.
  • the order of intervals of the different clock counts may be different as long as the ratio is the same.
  • different clock count intervals may be, for example, Dint + 1, Dint, Dint, Dint order, Dint, Dint + 1, Dint, Dint order, or Dint, Dint, Dint + 1, Dint order .
  • a 10.4 MHz parallel clock signal is output. That is, in the case of 10.4 MHz, since the operation clock is 192 MHz, the operation clock is divided by 9, that is, the operation clock is divided by 9 counts, and the operation clock is divided by 10, that is, the operation clock is counted by 10 counts.
  • a clock signal in which the H level and the L level change alternately so that the minute interval becomes a ratio of 3: 1 is output. Also in this case, as long as the ratio is the same, the intervals of clocks of different frequency divisions may be in different orders.
  • step S36 for example, when it is determined that the decimal part Drem is not larger than 0.25 or smaller than 0.5, the process proceeds to step S38.
  • step S38 the parallel adjusting unit 73 determines whether or not the decimal part Drem is larger than 0.5 and smaller than 0.75. In step S38, for example, when it is determined that the decimal part Drem is larger than 0.5 and smaller than 0.75, the process proceeds to step S39.
  • step S39 the parallel adjustment unit 73 changes and outputs the L level and H level sections of the parallel clock signal so as to repeat at intervals of the length of Dint, Dint + 1, Dint, Dint + 1. Ends. That is, as indicated by the parallel clock signal in the third stage from the upper right part of FIG. 7, the L level and H level sections are repeatedly output at intervals of Dint, Dint + 1, Dint, Dint + 1. Is done. In this case, as shown in the left part of FIG. 7, for example, a 11.3 MHz parallel clock signal is output.
  • FIG. 7 shows an example in which the interval between the operation clocks changes in the order of Dint, Dint + 1, Dint, and Dint + 1 in the interval between the L level and the H level. If the ratio is the same, the order of the intervals of the different clock counts may be different.
  • different clock count intervals are, for example, Dint + 1, Dint, Dint, Dint + 1, Dint, Dint, Dint + 1, Dint + 1, Dint + 1, Dint, Dint + 1, Dint. , Dint + 1, Dint + 1, Dint, Dint, or Dint, Dint + 1, Dint + 1, Dint.
  • step S38 for example, when it is determined that the decimal part Drem is not larger than 0.5 or smaller than 0.75, that is, when it is determined that the decimal part Drem is larger than 0.75, the process is as follows. Proceed to step S40.
  • step S40 the parallel adjustment unit 73 changes and outputs the L level and H level sections of the parallel clock signal so as to be repeated at intervals of lengths of Dint, Dint + 1, Dint + 1, and Dint + 1. . That is, as indicated by the parallel clock signal in the fourth stage from the upper right part of FIG. 7, the L level and H level sections are at intervals of lengths of Dint, Dint + 1, Dint + 1, and Dint + 1. Output repeatedly. In this case, as shown in the left part of FIG. 7, for example, a 11.0 MHz parallel clock signal is output.
  • FIG. 7 shows an example in which the interval of the operation clock changes in the order of Dint, Dint + 1, Dint + 1, and Dint + 1 in the L level and H level sections. As long as the average frequency can be set, the order of the intervals of the different clock counts may be different as long as the ratio is the same.
  • different clock count intervals are, for example, Dint + 1, Dint, Dint + 1, Dint + 1, Dint + 1, Dint + 1, Dint, Dint + 1, or Dint + 1, Dint
  • the order may be +1, Dint + 1, Dint.
  • serial clock signal smoothing process will be described with reference to the flowchart of FIG.
  • the operation clock is 192 MHz
  • the TS packet data length is 188 bytes
  • the average frequency of the serial clock is 96.0 MHz, 93.1 MHz, 90.4 MHz, 87.8 MHz, 85.3 MHz, and 83.0 MHz.
  • smoothing to other average frequencies can be performed by the same method.
  • the serial clock signal smoothing process is executed using the parallel clock signal obtained by the previous parallel clock signal smoothing process, the parallel clock signal smoothing process is performed before the serial clock signal smoothing process. It is assumed that it is executed.
  • step S 61 the count unit 62 counts the number of clocks M in the interval between the H level and L level of the parallel clock and supplies the counted number to the clock width calculation unit 55. That is, the count unit 62 counts the number M of operation clocks in a section in which the parallel clock signal described with reference to FIG. 7 is indicated by the H level or the L level.
  • step S62 the clock width calculation unit 63 divides the parallel clock number M supplied from the count unit 62 by 8, and calculates the resulting clock width Mint and the remainder Mrem.
  • step S63 the serial unit 64 stores the clock width Mint in the integer unit 81. Similarly, the serial unit 64 stores the surplus part Mrem in the surplus part 82.
  • step S64 the serial adjustment unit 83 determines whether or not the remainder Mrem is 0. In step S64, for example, when it is determined that the remainder Mrem is 0, the process proceeds to step S65.
  • step S65 the serial adjustment unit 83 changes the interval of the L level and H level of the serial clock signal so as to repeat at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint, Mint. Output, and the process ends. That is, as indicated by the serial clock signal in the uppermost right part of FIG. 7, the L level and H level sections are repeated at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint. Is output.
  • the serial clock signal is output at, for example, 96 MHz (corresponding to 12 MHz of the parallel clock signal). That is, when it is 96 MHz, since the operation clock is 192 MHz, a clock signal in which the H level and the L level change alternately at intervals of one division of the operation clock, that is, one count of the operation clock is output.
  • step S64 determines whether the remainder Mrem is 0, for example. If it is determined in step S64 that the remainder Mrem is not 0, for example, the process proceeds to step S66.
  • step S66 the serial adjustment unit 83 determines whether or not the remainder Mrem is 1. In step S66, for example, when it is determined that the remainder Mrem is 1, the process proceeds to step S67.
  • step S67 the serial adjustment unit 83 changes the interval between the L level and the H level of the parallel clock signal at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint, Mint, Mint + 1. And the process ends. That is, the L level and H level sections in the parallel clock signal with the division ratio of 9 in the second stage from the upper right part of FIG. 7 are Mint, Mint, Mint, Mint, Mint, Mint, Mint + 1. Are output repeatedly at intervals of In this case, as shown in the left part of FIG.
  • the L level and H level intervals of the serial clock signal Is repeated at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint, Mint, Mint + 1, so that the serial clock signal of 93.1MHz (corresponding to 11.6MHz of the parallel clock signal) Is output.
  • the operation clock divided by 8 in the parallel clock signal that is, the interval of every 8 counts of the operation clock, and the operation clock divided by 9, that is, every 9 counts of the operation clock.
  • the H level and the L level are alternately changed so that the interval becomes a ratio of 7: 1.
  • the serial clock signal is divided by 9 times of the operation clock, that is, at an interval of 9 counts of the operation clock.
  • the section of L level and H level is repeatedly set at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint, Mint + 1, so that 93.1MHz (parallel clock signal 11.6MHz
  • a corresponding example is shown in which a serial clock signal is being output.
  • the frequency is divided by 1 in the interval between the L level and H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, 2 counts of the operation clock.
  • the L level and the H level of the serial clock signal are changed so that the minute interval has a ratio of 7: 1.
  • step S66 for example, if it is determined that the remainder Mrem is not 1, the process proceeds to step S68.
  • step S68 the serial adjustment unit 83 determines whether or not the remainder Mrem is 2. In step S68, for example, when it is determined that the remainder Mrem is 2, the process proceeds to step S69.
  • step S69 the serial adjustment unit 83 repeats the interval between the L level and the H level of the parallel clock signal at intervals of the length of Mint, Mint, Mint, Mint + 1, Mint, Mint, Mint, Mint + 1.
  • the process ends. That is, the L level and H level sections in the parallel clock signal with the division ratio of 10 in the third stage from the upper right part of FIG. 7 are Mint, Mint, Mint, Mint + 1, Mint, Mint, Mint, Mint. Output repeatedly at intervals of +1 length. In this case, as shown in the left part of FIG.
  • the L level and H level intervals of the serial clock signal Is repeatedly set at intervals of the length of Mint, Mint, Mint, Mint, Mint, Mint, Mint, Mint + 1, so that the serial clock signal of 83.0MHz (corresponding to 20.8MHz of the parallel clock signal) Is output.
  • the operation clock divided by 9 in the parallel clock signal that is, the interval of every 9 counts of the operation clock
  • the operation clock divided by 10 that is, every 10 counts of the operation clock.
  • the H level and the L level are alternately changed so that the interval becomes a ratio of 6: 2, and further, the serial clock signal is divided by 10 in the operation clock, that is, every 10 counts of the operation clock.
  • the section of the L level and the H level is repeatedly set at intervals of the length of Mint, Mint, Mint + 1, Mint, Mint, Mint, Mint + 1, so that 83.0 MHz (20.8 of the parallel clock signal)
  • An example in which a serial clock signal (corresponding to MHz) is output is shown.
  • the frequency is divided by 1 in the interval between the L level and H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, 2 counts of the operation clock.
  • the L level and the H level of the serial clock signal are changed so that the minute interval has a ratio of 6: 2.
  • different clock count intervals are, for example, Mint + 1, Mint + 1, Mint, Mint, Mint, Mint, Mint, Mint order, Mint + 1, Mint, Mint + 1, Mint, Mint, Mint, Mint, Mint , Mint order, Mint + 1, Mint, Mint, Mint, Mint + 1, Mint, Mint, Mint, Mint order, Mint + 1, Mint, Mint, Mint, Mint, Mint order, Mint + 1, Mint, Mint, Mint, Mint + 1, Mint, Mint, Mint order, Mint +1, Mint, Mint, Mint, Mint, Mint order, Mint + 1, Mint, Mint, Mint order, Mint + 1, Mint, Mint, Mint, Mint, Mint + 1, Mint order, or Mint + 1, Mint , Mint, Mint, Mint, Mint, Mint, Mint + 1, etc.
  • step S68 for example, when it is determined that the remainder Mrem is not 2, the process proceeds to step S70.
  • step S70 the serial adjustment unit 83 determines whether or not the remainder Mrem is 3. In Step S70, for example, when it is determined that the remainder Mrem is 3, the process proceeds to Step S71.
  • step S71 the serial adjustment unit 83 sets the interval between the L level and the H level of the parallel clock signal at intervals of lengths of Mint, Mint, Mint, Mint + 1, Mint, Mint, Mint + 1, and Mint + 1.
  • the output is changed to repeat, and the process ends. That is, in the interval of 11 counts of the operation clock in the parallel clock signal, the frequency is divided by 1 in the interval between the L level and the H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, the operation
  • the L level and H level of the serial clock signal are changed so that the interval of 2 counts of the clock becomes a ratio of 5: 3.
  • the different clock count intervals Since the average frequency of the serial clock signal only needs to be set, if the ratio between the 1-clock interval of the operation clock and the 2-count interval is the same as 5: 3, the different clock count intervals The order may be different.
  • Step S70 for example, when it is determined that the remainder Mrem is not 3, the process proceeds to Step S72.
  • step S72 the serial adjustment unit 83 determines whether or not the remainder Mrem is 4. In step S72, for example, when it is determined that the remainder Mrem is 4, the process proceeds to step S73.
  • step S73 the serial adjustment unit 83 sets the intervals of the L level and the H level of the parallel clock signal to the lengths of Mint, Mint, Mint + 1, Mint + 1, Mint, Mint, Mint + 1, and Mint + 1.
  • the output is changed so as to repeat at intervals, and the process ends. That is, in the interval of 12 counts of the operation clock in the parallel clock signal, the frequency is divided by 1 in the interval between the L level and the H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, the operation
  • the L level and H level of the serial clock signal are changed so that the interval of 2 counts of the clock becomes a ratio of 4: 4.
  • step S72 for example, when it is determined that the remainder Mrem is not 4, the process proceeds to step S74.
  • step S74 the serial adjustment unit 83 determines whether or not the remainder Mrem is 5. In step S74, for example, when it is determined that the remainder Mrem is 5, the process proceeds to step S75.
  • step S75 the serial adjustment unit 83 sets the interval between the L level and the H level of the parallel clock signal to the lengths of Mint, Mint, Mint + 1, Mint + 1, Mint, Mint + 1, Mint + 1, and Mint + 1.
  • the output is changed so as to be repeated at the intervals, and the process ends. That is, in the interval of 13 counts of the operation clock in the parallel clock signal, 1 division in the interval between the L level and H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and 2 division, that is, operation
  • the L level and H level of the serial clock signal are changed so that the interval of 2 counts of the clock becomes a ratio of 3: 5.
  • step S74 for example, if it is determined that the remainder Mrem is not 5, the process proceeds to step S76.
  • step S76 the serial adjustment unit 83 determines whether or not the remainder Mrem is 6. In step S76, for example, when it is determined that the remainder Mrem is 6, the process proceeds to step S77.
  • step S77 the serial adjustment unit 83 determines the interval between the L level and the H level of the parallel clock signal as Mint, Mint + 1, Mint + 1, Mint + 1, Mint, Mint + 1, Mint + 1, Mint + 1.
  • the output is changed so as to be repeated at intervals of the length of, and the process ends. That is, in the interval of 14 counts of the operation clock in the parallel clock signal, the frequency is divided by 1 in the interval between the L level and H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, the operation
  • the L level and H level of the serial clock signal are changed so that the interval of 2 counts of the clock becomes a ratio of 2: 6.
  • step S76 for example, if it is determined that the remainder part Mrem is not 6, the remainder part Mrem is regarded as 7, so the process proceeds to step S78.
  • step S78 the serial adjustment unit 83 determines the interval between the L level and the H level of the parallel clock signal as Mint + 1, Mint + 1, Mint + 1, Mint + 1, Mint, Mint + 1, Mint + 1, Mint.
  • the output is changed so as to repeat at intervals of the length of +1, and the process ends. That is, in the interval of 15 counts of the operation clock in the parallel clock signal, the frequency is divided by 1 in the interval between the L level and H level of the serial clock signal, that is, the interval of 1 count of the operation clock, and divided by 2, that is, the operation
  • the L level and the H level of the serial clock signal are changed so that the interval of 2 counts of the clock becomes a ratio of 1: 7.
  • serial clock signals of various frequencies according to the TS data rate by combining clocks with different division ratios with respect to the operation clock.
  • the example of the generation frequency of the serial clock signal described above is merely an example, and it becomes possible to generate a parallel clock signal having a frequency other than those described above by combining clock signals with various frequency division ratios.
  • the ratio between the H level and the L level of the parallel clock signal could only be set to 50% in the count number of the operation clock.
  • the ratio between the H level and the L level of the parallel clock signal is indicated by the pattern A of the parallel clock signal in the count number of the operation clock as in the prior art.
  • setting to x: x is various by combining clock signals with different counts by setting x: x + 1 as shown by pattern B of the parallel clock signal. It is possible to set a clock signal having a mean frequency. Further, by combining the parallel clock signal pattern A and the parallel clock signal pattern B shown in the lower left part of FIG. 9, different parallel clock signals can be set.
  • Frequency that could not be set so far such as MHz, 11.6MHz, 11.3MHz, 11.0MHz, 10.7MHz, 10.4MHz, 10.1MHz, 9.9MHz, 9.6MHz, 9.4MHz, 9.1MHz, 8.9MHz, 8.7MHz Can be set.
  • FIG. 9 in the upper left part, an example of a TS clock signal in the prior art is shown. From the top, an operation clock signal indicated by CK, a parallel clock signal indicated by parallel, and a serial are shown. A serial clock signal is shown. Further, the lower left part of FIG. 9 shows an example of a TS clock signal when the present technology is applied. From the top, an operation clock signal indicated by CK and an A pattern of a parallel clock signal indicated by parallel A are shown. , And the A pattern of the serial clock signal indicated by serial A. Below that, the B pattern of the parallel clock signal indicated by parallel B and the B pattern of the serial clock signal indicated by serial B are shown.
  • the clock width Ddiv is divided into an integer part and a decimal part, and the count number of the operation clock signal is added to the integer part according to the size of the decimal part.
  • the clock width Ddiv is obtained as the quotient and the remainder, and the adjustment is performed by adding the count number of the operation clock to the integer part serving as the quotient according to the remainder, as in the processing with the serial clock signal. You may do it.
  • the clock width Mdiv is divided into an integer part and a decimal part, and the count number of the operation clock signal is adjusted with respect to the integer part according to the size of the decimal part. May be. Further, in the above, an example has been described in which adjustment is performed by adding the number of operation clocks in the integer part for both the serial clock signal and the parallel clock signal. However, the adjustment is performed by subtracting. May be.
  • the above-described series of processing can be executed by hardware, but can also be executed by software.
  • a program constituting the software may execute various functions by installing a computer incorporated in dedicated hardware or various programs. For example, it is installed from a recording medium in a general-purpose personal computer or the like.
  • FIG. 10 shows a configuration example of a general-purpose personal computer.
  • This personal computer incorporates a CPU (Central Processing Unit) 1001.
  • An input / output interface 1005 is connected to the CPU 1001 via a bus 1004.
  • a ROM (Read Only Memory) 1002 and a RAM (Random Access Memory) 1003 are connected to the bus 1004.
  • the input / output interface 1005 includes an input unit 1006 including an input device such as a keyboard and a mouse for a user to input an operation command, an output unit 1007 for outputting a processing operation screen and an image of the processing result to a display device, programs, and various types.
  • a storage unit 1008 including a hard disk drive for storing data, a LAN (Local Area Network) adapter, and the like are connected to a communication unit 1009 that executes communication processing via a network represented by the Internet.
  • magnetic disks including flexible disks
  • optical disks including CD-ROM (Compact Disc-Read Only Memory), DVD (Digital Versatile Disc)), magneto-optical disks (including MD (Mini Disc)), or semiconductors
  • a drive 1010 for reading / writing data from / to a removable medium 1011 such as a memory is connected.
  • the CPU 1001 is read from a program stored in the ROM 1002 or a removable medium 1011 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory, installed in the storage unit 1008, and loaded from the storage unit 1008 to the RAM 1003. Various processes are executed according to the program.
  • the RAM 1003 also appropriately stores data necessary for the CPU 1001 to execute various processes.
  • the CPU 1001 loads, for example, the program stored in the storage unit 1008 to the RAM 1003 via the input / output interface 1005 and the bus 1004 and executes the program. Is performed.
  • the program executed by the computer (CPU 1001) can be provided by being recorded on the removable medium 1011 as a package medium, for example.
  • the program can be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be installed in the storage unit 1008 via the input / output interface 1005 by attaching the removable medium 1011 to the drive 1010. Further, the program can be received by the communication unit 1009 via a wired or wireless transmission medium and installed in the storage unit 1008. In addition, the program can be installed in advance in the ROM 1002 or the storage unit 1008.
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Therefore, a plurality of devices housed in separate housings and connected via a network, and a single device housing a plurality of modules in one housing are all systems. .
  • the present technology can take a cloud computing configuration in which one function is shared by a plurality of devices via a network and is jointly processed.
  • each step described in the above flowchart can be executed by one device or can be shared by a plurality of devices.
  • the plurality of processes included in the one step can be executed by being shared by a plurality of apparatuses in addition to being executed by one apparatus.
  • this technique can also take the following structures.
  • an effective clock width calculation unit that calculates an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists;
  • a TS clock signal generator that generates a TS clock signal by combining clocks having different frequency division ratios based on the effective clock width calculated by the effective clock width calculator.
  • TS clock signal generator Based on the effective clock width, a parallel clock signal generating unit that generates a parallel clock signal by combining the clocks with different division ratios;
  • a serial clock signal generator for generating a serial clock signal by combining clocks having different frequency division ratios based on a parallel clock width of an H level or L level section of the parallel clock signal generated by the parallel clock signal generator And the signal processing device according to (1).
  • the parallel clock signal generation unit has a clock signal having a clock number corresponding to an integer part of the clock number of the operation clock signal based on a value of a decimal part of the clock number of the operation clock signal indicating the effective clock width And a clock signal obtained by adding or subtracting a predetermined integer number of clocks to the integer part of the clock number of the operation clock signal to generate a parallel clock signal,
  • the serial clock signal generation unit is obtained by dividing the number of clocks of the operation clock signal of the parallel clock width in the H level or L level section of the parallel clock signal generated by the parallel clock signal generation unit by a predetermined integer.
  • the clock signal of the number of clocks that is the integer part of the quotient when the number of clocks of the operation clock signal of the parallel clock width of the H level or L level section of the parallel clock signal divided by a predetermined integer Number of clocks obtained by adding or subtracting a predetermined number of clocks to the integer part of the quotient when the number of clocks of the operation clock signal of the parallel clock width in the H level or L level section of the parallel clock signal is divided by a predetermined integer
  • an effective clock width calculation process for calculating an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists; And a TS clock signal generating process for generating a TS clock signal by combining clocks having different frequency division ratios based on the effective clock width calculated by the effective clock width calculating process.
  • an effective clock width calculating step for calculating an effective clock width corresponding to a bit rate of an effective section in which a TS (Transport Stream) packet exists; Based on the effective clock width calculated by the processing of the effective clock width calculating step, a TS clock signal generating step of generating a TS clock signal by combining clocks having different frequency division ratios is executed. program.

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Abstract

　本技術は、より解像度が高い、TSビットレートに近い平均周波数に対応したシリアルクロック、およびパラレルクロックを出力することができるようにする信号処理装置および信号処理方法、並びにプログラムに関する。 カウント部５３は、TSビットレートとなるTSバリッド信号が有効となる区間の動作クロック数Nを算出する。クロック幅算出部５５は、N/(188×2)をクロック幅Ddivとして算出する。パラレル部６１のパラレル調整部７３は、クロック幅Ddivの小数部Dremの大きさに応じて、クロック幅Ddivの整数部Dintのカウント数を調整し、調整したカウント数のDdivの組み合わせにより、様々なシリアルクロック信号を発生する。本技術は、受信装置に適用することができる。

Description

信号処理装置および信号処理方法、並びにプログラム
　本技術は、信号処理装置および信号処理方法、並びにプログラムに関し、特に、TS（Transport Stream）のデータレートに対応した高解像度のTSクロックを発生できるようにした信号処理装置および信号処理方法、並びにプログラムに関する。
　例えば、デジタル放送では、画像（動画）等が、MPEG(Moving Picture Experts Group)等の所定のエンコード方式でエンコードされ、その結果得られるエンコードデータがペイロードに配置されたTS(Transport Stream)パケットで構成されるTSを含む放送波が送信される。
　デジタル放送を受信する受信装置では、放送波の復調、および、誤り訂正が行われることによって、TSが復元されて出力される。
　受信装置において、誤り訂正を行うLSI(Large Scale Integration)から出力される信号としては、TSや、TSのタイミングを表すTSクロック信号等がある。
　ところで、誤り訂正を行うLSIから出力されるTS等は、そのLSIの後段に接続される、TS等を受け付けるモジュール（以下、TS処理モジュールともいう）に供給される。そのため、誤り訂正を行うLSIは、その後段に接続されるTS処理モジュールが受付可能な仕様のTS等を出力する必要がある。
　TS処理モジュールのインタフェースを規定する規格としては、例えば、DVB-CI+(Digital Video Broadcasting - Common Interface Plus)規格がある（非特許文献１）。
　DVB-CI+規格では、"K.1.7.5 Common Interface MPEG Signal Timing"において、TSクロック信号の仕様が規定されている。
　ここで、DVB-CI+規格で規定されているTSクロック信号の仕様を、以下、ACスペック(AC Spec)ともいう。
CI Plus Specification v1.3.1 (2011-10)
　ところで、従来，LSIのTSインタフェースからTSを出力する場合、パラレルクロックにおいては、DVB-CI+規格を満たすため，TSビットレートから決まるDuty(TSクロック信号のHigh/Low比)50%のTSクロック信号が出力されていた。また、同規格を満たすため、シリアルクロックにおいては、RF受信へのノイズ低減のため、動作クロックの2,3,4といった固定分周のTSクロック信号が選択されて出力されていた。
　しかしながら、パラレルクロックでは動作クロックからDuty50%の分周のみがなされ、また、シリアルクロックでは動作クロックから限られた分周モードが用意されるのみであったため、いずれにおいても出力TSクロック信号の平均周波数の解像度が荒くなる恐れがあった。
　一方、TSインタフェースの接続先デバイスは、TSビットレートに応じて、よりTSクロック信号の平均周波数に解像度を持たせ、TSビットレートに対してできる限り低い平均周波数のTSクロック信号が入力されることが要求されている。
　結果として、従来よりも、よりTSビットレートに対して解像度の細かい平均周波数のTSクロック信号への対応が要求されている。
　本技術は、このような状況に鑑みてなされたものであり、特に、TSビットレートに対して、より解像度が高い、TSビットレートに近い平均周波数に対応したシリアルクロック信号、およびパラレルクロック信号からなるTSクロック信号を出力できるようにするものである。
　本技術の一側面の信号処理装置は、TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出部と、前記有効クロック幅算出部により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生部とを含む。
　TSクロック信号発生部には、前記有効クロック幅に基づいて、前記異なる分周率のクロックを組み合わせてパラレルクロック信号を発生するパラレルクロック信号発生部と、前記パラレルクロック信号発生部により発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅に基づいて、前記異なる分周率のクロックを組み合わせてシリアルクロック信号を発生するシリアルクロック信号発生部とを含ませるようにすることができる。
　前記パラレルクロック信号発生部には、前記有効クロック幅を示す動作クロック信号のクロック数の小数部の値に基づいて、前記動作クロック信号のクロック数の整数部に対応するクロック数のクロック信号と、前記動作クロック信号のクロック数の整数部に所定の整数分のクロック数だけ加算または減算したクロック信号とを組み合わせてパラレルクロック信号を発生させ、前記シリアルクロック信号発生部には、前記パラレルクロック信号発生部によりにより発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの余りに基づいて、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部となるクロック数のクロック信号と、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部に所定の整数分のクロック数だけ加算または減算したクロック数のクロック信号とを組み合わせてシリアルクロック信号を発生させるようにすることができる。
　本技術の一側面の信号処理方法は、TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出処理と、前記有効クロック幅算出処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生処理とからなるステップを含む。
　本技術の一側面のプログラムは、TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出ステップと、前記有効クロック幅算出ステップの処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生ステップとを含む処理をコンピュータに実行させる。
　本技術の一側面においては、TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅が算出され、算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号が発生される。
　本技術の一側面の信号処理装置は、独立した装置であっても良いし、各処理を行うブロックであっても良い。
　本技術の一側面によれば、TSビットレートに対して、より解像度が高い、TSビットレートに近い平均周波数に対応したシリアルクロック信号、およびパラレルクロック信号からなるTSクロック信号を出力させることが可能となる。
本技術の信号処理装置を適用した受信システムの一実施の形態の構成例を示すブロック図である。 FEC部が出力する信号の例を示す図である。 ACスペックを説明する図である。 スムージング部の構成例を示すブロック図である。 TSクロック信号スムージング処理を説明するフローチャートである。 パラレルクロック信号スムージング処理を説明するフローチャートである。 TSクロック信号スムージング処理を説明する図である。 シリアルクロック信号スムージング処理を説明するフローチャートである。 TSクロック信号スムージング処理を説明する図である。 汎用のパーソナルコンピュータの構成例を説明する図である。
　＜本技術が適用される受信システム＞
　図１は、本技術が適用される受信システムの構成例を示すブロック図である。
　図１の受信システムは、例えば、デジタル放送を受信する。
　すなわち、図１において、受信システムは、アンテナ１０、および、受信装置２０を有する。
　アンテナ１０は、例えば、TSを含むデジタル放送の放送波を受信し、その結果得られる受信信号を、受信装置２０に供給する。
　受信装置２０は、アンテナ１０からの受信信号から、TSを復元して処理する。
　すなわち、受信装置２０は、復調部２１、FEC(Forward Error Correction)部２２、セレクタ２３、スムージング部２４、処理モジュール２５、および、クロック生成部２６，２７を有する。
　復調部２１は、アンテナ１０からの受信信号を復調し、その結果得られる復調信号を、FEC部２２に供給する。
　FEC部２２は、復調部２１からの復調信号の誤り訂正を行い、その結果得られるTS等の信号を、セレクタ２３に供給する。
　セレクタ２３には、FEC部２２が出力する出力信号であるTSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号が供給される。さらに、セレクタ２３には、図示せぬ外部チューナが出力する出力信号であるTSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号、並びに、図示せぬその他のチップが出力する出力信号であるTSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号が供給される。
　セレクタ２３は、FEC部２２の出力信号、外部チューナの出力信号、および、その他のチップの出力信号のうちのいずれか１つの出力信号を、例えば、ユーザの操作等に応じて選択し、スムージング部２４に供給する。
　スムージング部２４は、処理モジュール２５と同様に、クロック生成部２７が生成する動作クロック信号に従って動作する。
　スムージング部２４には、セレクタ２３から、クロック信号の出力信号が供給される。
　スムージング部２４は、セレクタ２３からの出力信号に含まれるTSクロック信号をスムージングして周期を平均的に均一にしたクロック信号を、TSクロック信号を整形した整形TSクロック信号として生成する。
　そして、スムージング部２４は、整形TSクロック信号とともに、セレクタ２３からの出力信号に含まれるTS（データ信号）、TSシンク信号、および、TSバリッド信号であって、整形TSクロック信号に同期した状態の信号を、処理モジュール２５に供給する。
　処理モジュール２５は、TSを処理するTS処理モジュールである。
　ここで、TS処理モジュールとしては、例えば、TSのデスクランブル等を行う、受信装置２０に着脱可能なCAM(Conditional Access Module)がある。処理モジュール２５が、CAMである場合、FEC部２２が出力するTS等の信号は、DVB-CI+規格で規定されているACスペック等を満たす必要がある。
　クロック生成部２６は、例えば、PLL(Phase Lock Loop)で構成され、受信装置２０を構成する復調部２１、およびFEC部２２を動作させるためのクロック信号である動作クロック信号を生成し、復調部２１、およびFEC部２２に供給する。復調部２１、およびFEC部２２は、クロック生成部２６から供給される動作クロック信号に従って動作する。
　クロック生成部２７は、例えば、クロック生成部２６と同様に、PLLで構成され、スムージング部２４、および処理モジュール２５を動作させるための動作クロック信号を生成し、スムージング部２４、および処理モジュール２５に供給する。
　したがって、復調部２１、および、FEC部２２は、クロック生成部２６が生成する動作クロック信号に従って動作し、スムージング部２４、および処理モジュール２５は、クロック生成部２７が生成する動作クロック信号に従って動作する。
　なお、復調部２１、およびFEC部２２と、スムージング部２４、および処理モジュール２５とは、すべて、同一の動作クロック信号に従って動作させることができる。
＜FEC部２２より出力される信号の例＞
　図２は、FEC部２２が出力する信号の例を示す図である。
　FEC部２２は、TSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号を出力する。
　TSシンク信号は、TSに含まれるTSパケットの先頭のタイミングを表す。TSシンク信号は、例えば、TSパケットの先頭のタイミングだけ、一時的に、L(Low)レベルからH(High)レベルになる。
　TSバリッド信号は、TSにおいて、TSパケットが存在する区間（有効区間）を表す。TSバリッド信号は、例えば、有効区間で、Hレベルになり、有効以外の区間で、Lレベルになる。すなわち、TSバリッド信号は、TSパケットの先頭から最後までの区間では、Hレベルになり、他の区間では、Lレベルになる。
　データ信号は、TSの信号であり、TSパケットが含まれる。TSパケットは、データ長（パケット長）が188バイトのパケットであり、先頭の4バイトがヘッダになっている。
　TSクロック信号は、TSを構成するデータのタイミングを表す信号である。TSクロック信号は、LレベルとHレベルとを交互に繰り返すパルス状の信号である。
　例えば、いま、FEC部２２が、TSパケット（データ信号）を、パラレルで、8ビット単位（並列）で出力することとすると、1周期のTSクロック信号（TSクロック信号の１つのパルス）は、FEC部２２からパラレルで出力されるTSパケットの8ビットのタイミングを表す。
　なお、TS（データ信号）の他、TSシンク信号、および、TSバリッド信号も、TSクロック信号に同期した信号になっている。
　すなわち、TSシンク信号、および、TSバリッド信号は、いずれも、例えば、TSクロック信号の立ち下がりエッジのタイミングで、レベルが変化する信号になっている。
　ここで、FEC部２２は、クロック生成部２６が生成する動作クロック信号に従って動作するので、TSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号は、いずれも、クロック生成部２６が生成する動作クロック信号に同期した信号（動作クロック信号のエッジのタイミングで、レベルが変化し、レベルの変化の最小の粒度が、動作クロック信号の周期である信号）になっている。
　FEC部２２は、以上のようなTSシンク信号、TSバリッド信号、データ信号、および、TSクロック信号を出力するが、FEC部２２が出力するTSクロック信号に、ジッタが生じている場合、そのTSクロック信号が、後段の処理モジュール２５が要求するACスペックを満たさないことがある。
＜ACスペック＞
　図３は、ACスペックを説明する図である。
　図３において、Tclkpは、TSクロック信号の最小のクロック幅、すなわち、立ち上がりエッジ（立ち下がりエッジ）から、次の立ち上がりエッジ（立ち下がりエッジ）までの時間の最小値である最小クロック幅を表す。
　また、Tclkhは、（１周期の）TSクロック信号のHレベルの区間（時間）の最小値である最小Hレベル区間を表し、Tclklは、TSクロック信号のLレベルの区間の最小値である最小Lレベル区間を表す。
　ACスペックでは、TSのビットレートの上限として、96Mbpsと72Mbpsとが規定されており、最小クロック幅Tclkp、最小Hレベル区間Tclkh、および、最小Lレベル区間Tclklは、96Mbps以下（のTS）と、72Mbps以下（のTS）とに分けて規定されている。
　すなわち、96Mbps以下では、最小クロック幅Tclkpは、83ns（ナノ秒）以上でなければならず、最小Hレベル区間Tclkh、および、最小Lレベル区間Tclklは、いずれも20ns以上でなければならないことが規定されている。
　また、72Mbps以下では、最小クロック幅Tclkpは、111ns以上でなければならず、最小Hレベル区間Tclkh、および、最小Lレベル区間Tclklは、いずれも40ns以上でなければならないことが規定されている。
　ここで、図２で説明にしたように、TSパケットを、パラレルで、8ビット単位（並列）で出力する場合に、TSのデータレートが、96Mbpsであるときには、TSパケットの8ビット単位のタイミングを表すTSクロック信号のクロック幅（周期）は、１／（96Mbps／8ビット）＝83.333・・・ns以下でなければならない。
　また、TSのデータレートが、72Mbpsであるときには、TSクロック信号のクロック幅は、１／（72Mbps／8ビット）＝111.111・・・ns以下でなければならない。
　以上のように、TSクロック信号に物理的に要求されるクロック幅である83.333・・・nsや、111.111・・・nsと、ACスペックによって要求される最小クロック幅Tclkpである83nsや、111nsとは、極めて近い。
　そのため、セレクタ２３からのクロック信号の出力信号に、ジッタが生じている場合、その出力信号に含まれるTSクロック信号のクロック幅が、ACスペックで規定されている最小クロック幅Tclkpである83ns未満や、111ns未満になって、ACスペックを満たすことが困難となる。
　そこで、スムージング部２４は、セレクタ２３からの出力信号に含まれるTSクロック信号をスムージングして周期を均一にしたクロック信号を、TSクロック信号を整形した整形TSクロック信号として生成する。
　そして、スムージング部２４は、整形TSクロック信号とともに、セレクタ２３からの出力信号に含まれるTS（データ信号）、TSシンク信号、および、TSバリッド信号であって、整形TSクロック信号に同期した状態の信号を、処理モジュール２５に供給する。
　＜スムージング部２４の構成例＞
　図４は、図１のスムージング部２４の構成例を示すブロック図である。
　図４において、スムージング部２４は、記憶部５１、遅延部５２、カウント部５３および５４、クロック幅算出部５５、生成部５６、並びに、出力制御部５７を有する。
　記憶部５１には、セレクタ２３からの出力信号に含まれるデータ信号(TS)が供給される。
　記憶部５１は、セレクタ２３からのデータ信号(TS)を一時記憶する。
　遅延部５２には、セレクタ２３からの出力信号に含まれるTSシンク信号が供給される。
　遅延部５２は、セレクタ２３からのTSシンク信号を遅延し、出力制御部５７に供給する。
　すなわち、遅延部５２は、例えば、セレクタ２３からのTSシンク信号としてのTSパケットの先頭を表すパルスを、次のTSパケットの先頭のタイミングまでの時間だけ遅延して、出力制御部５７に供給する。
　カウント部５３には、セレクタ２３からの出力信号に含まれるTSバリッド信号が供給されるとともに、クロック生成部２６で生成された動作クロック信号が供給される。
　カウント部５３は、セレクタ２３からのTSバリッド信号から、データ信号(TS)においてTSパケットが存在する有効区間を認識し、その有効区間において、クロック生成部２７で生成された動作クロック信号のクロック数（立ち上がりエッジ、又は、立ち下がりエッジの数）（以下、有効動作クロック数ともいう）Nをカウントする。
　そして、カウント部５３は、有効動作クロック数Nを、クロック幅算出部５５に供給する。
　カウント部５４には、セレクタ２３からの出力信号に含まれるTSバリッド信号、および、TSクロック信号が供給される。
　カウント部５４は、セレクタ２３からのTSバリッド信号から、有効区間を認識し、その有効区間において、セレクタ２３からのTSクロック信号のクロック数（以下、有効TSクロック数ともいう）をカウントする。
　そして、カウント部５４は、有効TSクロック数（有効区間の、TSクロック信号のクロック数のカウント値）が、TSパケットのデータ長である188バイト未満である場合、TSパケットのデータ長に異常がある旨のエラーメッセージを出力する。
　クロック幅算出部５５は、カウント部５３からの有効動作クロック数Nを用いて、TSの有効区間のデータレートに対応するクロック幅Ddivを算出する。
　すなわち、クロック幅算出部５５は、カウント部５３からの有効動作クロック数Nを、TSパケットのデータ長の半周期である(188×2)バイトで除算した値（以下、バイトクロック数ともいう）N/(188×2)を、クロック幅Ddivとして求める。
　ここで、バイトクロック数N/(188×2)は、TSパケットのデータレートの半周期の逆数であり、TSパケットのデータレートに相当するから、バイトクロック数N/(188×2)で表現されるクロック幅Ddivは、TSパケット（の有効区間）のデータレートに対応する、ということができる。
　なお、クロック幅を表すDdivの単位は、クロック生成部２６で生成される動作クロック信号（以下、単に、動作クロック信号ともいう）のクロック数である。したがって、Ddivに、動作クロック信号の周期としての時間を乗算することにより、時間を単位とするクロック幅を求めることができる。
　また、クロック幅算出部５５において、クロック幅Ddivとしては、ACスペックの最小クロック幅Tclkp以上の時間（となるクロック数）が算出される。
　クロック幅算出部５５は、クロック幅Ddivを、生成部５６に供給する。
　生成部５６は、クロック幅算出部４４で算出されたクロック幅Ddivを周期とするパルス状のクロック信号を生成し、TSパケットのTSクロック信号を整形した整形TSクロック信号として、出力制御部５７に出力する。
　出力制御部５７は、生成部５６からの整形TSクロック信号に同期して、記憶部５１に記憶されたデータ信号(TS)、および、遅延部５２で遅延されたTSシンク信号を、処理モジュール２５に出力する出力制御を行う。
　さらに、出力制御部５７は、TSシンク信号の立ち上がりエッジから、整形TSクロック信号の188クロック分の区間がHレベルのTSバリッド信号を生成して、処理モジュール２５に出力する出力制御を行う。
　なお、出力制御部５７は、カウント部５４がTSパケットのデータ長に異常がある旨のエラーメッセージを出力した場合、記憶部５１に記憶されたデータ信号に含まれる、データ長に異常があるTSパケットを出力せずに破棄（削除）する。
　また、生成部５６は、整形TSクロック信号のうち、パラレルクロック信号を発生するパラレル部６１、カウント部６２、クロック幅算出部６３、およびシリアルクロック信号を発生するシリアル部６４を備えている。
　パラレル部６１は、整数部７１、小数部７２、およびパラレル調整部７３を備えている。整数部７１は、クロック幅Ddivの整数部Dintを算出し記憶する。小数部７２は、クロック幅Ddivの小数部Dremを算出し記憶する。パラレル調整部７３は、クロック幅Ddivの整数部Dintに基づいて、TSクロック信号を基準としたパラレルクロック信号の、基準となるHレベル区間およびLレベル区間の長さを設定すると共に、クロック幅Ddivの小数部Dremに基づいて、整数部Dintにより設定された、基準となるHレベル区間およびLレベル区間の長さをTSクロック信号の最小区間を追加することにより調整して、整形したパラレルクロック信号を発生する。
　カウント部６２は、パラレルクロックがHレベル区間、またはLレベル区間の動作クロック信号のクロック数Mをカウントして、クロック幅算出部６３に供給する。
　クロック幅算出部６３は、カウント部６２からのクロック数Mを用いて、TSの有効区間のデータレートに対応するパラレルクロック信号のクロック幅Mdivを算出する。
　シリアル部６４は、整数部８１、余り部８２、およびシリアル調整部８３を備えている。整数部８１は、クロック幅算出部６３により生成されたパラレルクロック信号のクロック幅Mdivに基づいて、クロック幅Mdivを所定の整数で除したときの商を、整数部Mintとして算出する。余り部８２は、クロック幅Mdivを所定の整数で除したときの余りMremを算出する。シリアル調整部８３は、クロック幅Mdivの整数部Mintに基づいて、TSクロック信号を基準としたシリアルクロック信号の、基準となるHレベル区間およびLレベル区間の長さを設定すると共に、クロック幅Mdivの余りMremに基づいて、整数部Mintにより設定された、基準となるHレベル区間およびLレベル区間の長さをTSクロック信号の最小区間を追加することにより調整して、整形したシリアルクロック信号を発生する。
＜TSクロック信号スムージング処理＞
　次に、図５のフローチャートを参照して、スムージング部２４によるTSクロック信号スムージング処理について説明する。
　ステップＳ１１において、パラレル部６１は、パラレルクロック信号スムージング処理を実行することにより、パラレルクロック信号を整形して出力する。
　ステップＳ１２において、パラレル部６２は、シリアルクロック信号スムージング処理を実行することにより、シリアルクロック信号を整形して出力する。
　以上の処理により、TSクロック信号であるパラレルクロック信号、およびシリアルクロック信号を整形して出力する。尚、パラレルクロック信号スムージング処理、およびシリアルクロック信号スムージング処理については、それぞれ図６，図８のフローチャートを参照して、詳細を後述するものとする。
＜パラレルクロック信号スムージング処理＞
　次に、図６のフローチャートを参照して、パラレルクロック信号スムージング処理について説明する。尚、以降においては、動作クロックが192MHzであり、TSパケットのデータ長が188バイトであるものとし、パラレルクロックの平均周波数を12.0MHz，11.6MHz，11.3MHz，11.0MHz，10.7MHz，10.4MHzにスムージングする場合について説明するものとするが、同様の手法により、その他の平均周波数にスムージングすることも可能である。
　ステップＳ３１において、カウント部５３は、有効動作クロック数Nをカウントしてクロック幅算出部５５に供給する。すなわち、カウント部５３は、図２を参照して説明したTSバリッド信号がHレベルで示される有効となっている区間の動作クロック数をカウントする。
　ステップＳ３２において、クロック幅算出部５５は、カウント部５３から供給される有効動作クロック数Nに基づいて、TSクロックの半周期幅Ddivを計算する。より具体的には、クロック幅算出部５５は、TSパケットのデータ長である188バイトで除算した値であるバイトクロック数N/188をTSクロックの周期幅として求め、さらに、そのバイトクロック数N/188の半分をTSクロックの半周期幅N/(188×2)を求める。さらに、クロック幅算出部５５は、TSクロックの半周期幅N/(188×2)の小数点第３位以下を切り捨てた値を、クロック幅Ddivとして算出する。
　ステップＳ３３において、パラレル部６１は、クロック幅Ddivを、整数部Dintおよび小数部Dremに分割する。すなわち、パラレル部６１は、整数部７１にクロック幅Ddivの整数部Dintを算出させて記憶させる。同様に、パラレル部６１は、小数部７２にクロック幅Ddivの小数部Dremを算出させて記憶させる。結果として、クロック幅Ddivが、整数部Dintと小数部Dremとに分割されて、整数部７１、および小数部７２に記憶される。
　ステップＳ３４において、パラレル調整部７３は、小数部Dremが0.25よりも小さいか否かを判定する。ステップＳ３４において、例えば、小数部Dremが0.25よりも小さいと判定された場合、処理は、ステップＳ３５に進む。
　ステップＳ３５において、パラレル調整部７３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Dint，Dint，Dint，Dintの長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部最上段におけるパラレルクロック信号で示されるように、LレベルおよびHレベルの区間が、Dint，Dint，Dint，Dintの長さの間隔で繰り返し出力される。この場合、図７の左部で示されるようにパラレルクロック信号としては、例えば、12MHzで出力される。すなわち、12MHzである場合、動作クロックが192MHzであるため、動作クロックの8分周、すなわち、動作クロックの８カウント分ずつの間隔でHレベルとLレベルとが交互に変化するクロック信号が出力される。または、図７の左部で示されるようにパラレルクロック信号としては、例えば、10.7MHzで出力される。すなわち、10.7MHzである場合、動作クロックが192MHzであるため、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔でHレベルとLレベルとが交互に変化するクロック信号が出力される。
　尚、図７の左部においては、左列に平均周波数（MHz）が表記されており、上段にシリアルクロック信号の周波数が表記され、下段にパラレルクロック信号の周波数が表記されており、それぞれが相互に対応する周波数である。また、図７の左部中央列において、パラレルと表記された欄には、本技術を適用した場合と、従来の技術を適用した場合におけるパラレルクロック信号として表現できる周波数について丸印が表記されている。また、図７の左部右列において、同様に、シリアルと表記された欄には、本技術を適用した場合と、従来の技術を適用した場合におけるシリアルクロック信号として表現できる周波数について丸印が表記されている。
　一方、ステップＳ３４において、例えば、小数部Dremが0.25よりも小さくないと判定された場合、処理は、ステップＳ３６に進む。
　ステップＳ３６において、パラレル調整部７３は、小数部Dremが0.25よりも大きく、かつ、0.5よりも小さいか否かを判定する。ステップＳ３６において、例えば、小数部Dremが0.25よりも大きく、かつ、0.5よりも小さいと判定された場合、処理は、ステップＳ３７に進む。
　ステップＳ３７において、パラレル調整部７３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Dint，Dint，Dint，Dint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部上から２段目におけるパラレルクロック信号で示されるように、LレベルおよびHレベルの区間が、Dint，Dint，Dint，Dint+1の長さの間隔で繰り返し出力される。この場合、図７の左部で示されるように、例えば、11.6MHzのパラレルクロック信号が出力される。すなわち、11.6MHzである場合、動作クロックが192MHzであるため、動作クロックの8分周、すなわち、動作クロックの８カウント分ずつの間隔と、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔とが３：１の比率となるようにHレベルとLレベルとが交互に変化するクロック信号が出力される。尚、図７においては、LレベルおよびHレベルの区間が、Dint，Dint，Dint，Dint+1の順序で動作クロックの間隔が変化する例が示されているが、クロック信号の平均周波数が設定できればよいものであるので、比率が同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。従って、異なるクロックカウントの間隔は、例えば、Dint+1，Dint，Dint，Dintの順序、Dint，Dint+1，Dint，Dintの順序、または、Dint，Dint，Dint+1，Dintの順序でもよい。
　または、図７の左部で示されるように、例えば、10.4MHzのパラレルクロック信号が出力される。すなわち、10.4MHzである場合、動作クロックが192MHzであるため、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔と、動作クロックの10分周、すなわち、動作クロックの１０カウント分ずつの間隔とが３：１の比率となるようにHレベルとLレベルとが交互に変化するクロック信号が出力される。この場合についても、同様に比率が同様であれば、異なる分周のクロックの間隔は、異なる順序であってもよい。
　また、ステップＳ３６において、例えば、小数部Dremが0.25よりも大きくない、または、0.5よりも小さくないと判定された場合、処理は、ステップＳ３８に進む。
　ステップＳ３８において、パラレル調整部７３は、小数部Dremが0.5よりも大きく、かつ、0.75よりも小さいか否かを判定する。ステップＳ３８において、例えば、小数部Dremが0. 5よりも大きく、かつ、0.75よりも小さいと判定された場合、処理は、ステップＳ３９に進む。
　ステップＳ３９において、パラレル調整部７３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Dint，Dint+1，Dint，Dint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部上から３段目におけるパラレルクロック信号で示されるように、LレベルおよびHレベルの区間が、Dint，Dint+1，Dint，Dint+1の長さの間隔で繰り返し出力される。この場合、図７の左部で示されるように、例えば、11.3MHzのパラレルクロック信号が出力される。すなわち、11.3MHzである場合、動作クロックが192MHzであるため、動作クロックの8分周、すなわち、動作クロックの８カウント分ずつの間隔と、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔とが１：１の比率となるようにHレベルとLレベルとが交互に変化するクロック信号が出力される。尚、図７においては、LレベルおよびHレベルの区間が、Dint，Dint+1，Dint，Dint+1の順序で動作クロックの間隔が変化する例が示されているが、クロック信号の平均周波数が設定できればよいものであるので、比率が同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。従って、異なるクロックカウントの間隔は、例えば、Dint+1，Dint，Dint，Dint+1の順序、Dint，Dint，Dint+1，Dint+1の順序、Dint+1，Dint，Dint+1，Dintの順序、Dint+1，Dint+1，Dint，Dintの順序、または、Dint，Dint+1，Dint+1，Dintの順序でもよい。
　また、ステップＳ３８において、例えば、小数部Dremが0.5よりも大きくない、または、0.75よりも小さくないと判定された場合、すなわち、小数部Dremが0.75よりも大きいとみなされた場合、処理は、ステップＳ４０に進む。
　ステップＳ４０において、パラレル調整部７３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Dint，Dint+1，Dint+1，Dint+1の長さの間隔で繰り返すように変化させて出力する。すなわち、図７の右部上から４段目におけるパラレルクロック信号で示されるように、LレベルおよびHレベルの区間が、Dint，Dint+1，Dint+1，Dint+1の長さの間隔で繰り返し出力される。この場合、図７の左部で示されるように、例えば、11.0MHzのパラレルクロック信号が出力される。すなわち、11.0MHzである場合、動作クロックが192MHzであるため、動作クロックの8分周、すなわち、動作クロックの８カウント分ずつの間隔と、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔とが１：３の比率となるようにHレベルとLレベルとが交互に変化するクロック信号が出力される。尚、図７においては、LレベルおよびHレベルの区間が、Dint，Dint+1，Dint+1，Dint+1の順序で動作クロックの間隔が変化する例が示されているが、クロック信号の平均周波数が設定できればよいものであるので、比率が同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。従って、異なるクロックカウントの間隔は、例えば、Dint+1，Dint，Dint+1，Dint+1の順序、Dint+1，Dint+1，Dint，Dint+1の順序、または、Dint+1，Dint+1，Dint+1，Dintの順序でもよい。
　以上の処理により、動作クロックに対して異なる分周率のクロックを組み合わせるようにすることで、TSデータレートに応じた様々な周波数のパラレルクロック信号を発生することが可能となる。尚、以上におけるパラレルクロック信号の発生周波数の例は、一例に過ぎず、様々な分周率のクロック信号を組み合わせることで、上述した以外の周波数のパラレルクロック信号を発生することが可能となる。
＜シリアルクロック信号スムージング処理＞
　次に、図８のフローチャートを参照して、シリアルクロック信号スムージング処理について説明する。尚、以降においては、動作クロックが192MHzであり、TSパケットのデータ長が188バイトであるものとし、シリアルクロックの平均周波数を96.0MHz，93.1MHz，90.4MHz，87.8MHz，85.3MHz，83.0MHzにスムージングする場合について説明するものとするが、同様の手法により、その他の平均周波数にスムージングすることも可能である。また、シリアルクロック信号スムージング処理は、その前のパラレルクロック信号スムージング処理により求められたパラレルクロック信号を利用して実行される処理であるので、シリアルクロック信号スムージング処理より以前にパラレルクロック信号スムージング処理が実行されていることが前提となる。
　すなわち、ステップＳ６１において、カウント部６２は、パラレルクロックのHレベル、およびLレベルの区間のクロック数Mをカウントしてクロック幅算出部５５に供給する。すなわち、カウント部６２は、図７を参照して説明したパラレルクロック信号がHレベルまたはLレベルで示される区間の動作クロック数Mをカウントする。
　ステップＳ６２において、クロック幅算出部６３は、カウント部６２から供給されるパラレルクロック数Mを8で除算して、その結果であるクロック幅Mintと、その余り部Mremを算出する。
　ステップＳ６３において、シリアル部６４は、クロック幅Mintを、整数部８１に記憶させる。同様に、シリアル部６４は、余り部８２に余り部Mremを記憶させる。
　ステップＳ６４において、シリアル調整部８３は、余り部Mremが0であるか否かを判定する。ステップＳ６４において、例えば、余り部Mremが0であると判定された場合、処理は、ステップＳ６５に進む。
　ステップＳ６５において、シリアル調整部８３は、シリアルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mintの長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部最上段におけるシリアルクロック信号で示されるように、LレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mintの長さの間隔で繰り返し出力される。この場合、図７の左部で示されるようにシリアルクロック信号としては、例えば、96MHz（パラレルクロック信号の12MHzに対応する）で出力される。すなわち、96MHzである場合、動作クロックが192MHzであるため、動作クロックの1分周、すなわち、動作クロックの１カウント分ずつの間隔でHレベルとLレベルとが交互に変化するクロック信号が出力される。
　一方、ステップＳ６４において、例えば、余り部Mremが0ではないと判定された場合、処理は、ステップＳ６６に進む。
　ステップＳ６６において、シリアル調整部８３は、余り部Mremが1であるか否かを判定する。ステップＳ６６において、例えば、余り部Mremが1であると判定された場合、処理は、ステップＳ６７に進む。
　ステップＳ６７において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部上から２段目における分周率が９のパラレルクロック信号における、LレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し出力される。この場合、図７の左部で示されるように、例えば、パラレルクロック信号のDint，Dint，Dint，Dint+1におけるDint+1で示される区間において、シリアルクロック信号のLレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し設定されることにより、93.1MHzの（パラレルクロック信号の11.6MHzに対応する）シリアルクロック信号が出力される。
　すなわち、93.1MHzである場合、パラレルクロック信号における、動作クロックの8分周、すなわち、動作クロックの８カウント分ずつの間隔と、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔とが７：１の比率となるようにHレベルとLレベルとが交互に変化され、さらに、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し設定されることにより、93.1MHzの（パラレルクロック信号の11.6MHzに対応する）シリアルクロック信号が出力されている例が示されている。すなわち、動作クロックの９カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが７：１の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、７：１の比率が同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。従って、異なるクロックカウントの間隔が、例えば、Mint，Mint+1，Mint，Mint，Mint，Mint，Mint，Mintの順序、Mint，Mint，Mint+1，Mint，Mint，Mint，Mint，Mintの順序、Mint，Mint，Mint，Mint+1，Mint，Mint，Mint，Mintの順序、Mint，Mint，Mint，Mint，Mint+1，Mint，Mint，Mintの順序、Mint，Mint，Mint，Mint，Mint，Mint+1，Mint，Mintの順序、Mint，Mint，Mint，Mint，Mint，Mint，Mint+1，Mintの順序、または、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の順序でもよい。
　また、ステップＳ６６において、例えば、余り部Mremが1でないと判定された場合、処理は、ステップＳ６８に進む。
　ステップＳ６８において、シリアル調整部８３は、余り部Mremが2であるか否かを判定する。ステップＳ６８において、例えば、余り部Mremが2であると判定された場合、処理は、ステップＳ６９に進む。
　ステップＳ６９において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint，Mint+1，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、図７の右部上から３段目における分周率が１０のパラレルクロック信号における、LレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint+1，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し出力される。この場合、図７の左部で示されるように、例えば、パラレルクロック信号のDint，Dint，Dint，Dint+1におけるDint+1で示される区間において、シリアルクロック信号のLレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し設定されることにより、83.0MHzの（パラレルクロック信号の20.8MHzに対応する）シリアルクロック信号が出力される。
　すなわち、20.8MHzである場合、パラレルクロック信号における、動作クロックの9分周、すなわち、動作クロックの９カウント分ずつの間隔と、動作クロックの10分周、すなわち、動作クロックの１０カウント分ずつの間隔とが６：２の比率となるようにHレベルとLレベルとが交互に変化され、さらに、動作クロックの10分周、すなわち、動作クロックの１０カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間が、Mint，Mint，Mint，Mint+1，Mint，Mint，Mint，Mint+1の長さの間隔で繰り返し設定されることにより、83.0MHzの（パラレルクロック信号の20.8MHzに対応する）シリアルクロック信号が出力されている例が示されている。すなわち、動作クロックの１０カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが６：２の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、６：２の比率が同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。従って、異なるクロックカウントの間隔が、例えば、Mint+1，Mint+1，Mint，Mint，Mint，Mint，Mint，Mintの順序、Mint+1，Mint，Mint+1，Mint，Mint，Mint，Mint，Mintの順序、Mint+1，Mint，Mint，Mint+1，Mint，Mint，Mint，Mintの順序、Mint+1，Mint，Mint，Mint，Mint+1，Mint，Mint，Mintの順序、Mint+1，Mint，Mint，Mint，Mint，Mint+1，Mint，Mintの順序、Mint+1，Mint，Mint，Mint，Mint，Mint，Mint+1，Mintの順序、または、Mint+1，Mint，Mint，Mint，Mint，Mint，Mint，Mint+1の順序などでもよい。
　さらに、ステップＳ６８において、例えば、余り部Mremが2でないと判定された場合、処理は、ステップＳ７０に進む。
　ステップＳ７０において、シリアル調整部８３は、余り部Mremが3であるか否かを判定する。ステップＳ７０において、例えば、余り部Mremが3であると判定された場合、処理は、ステップＳ７１に進む。
　ステップＳ７１において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint，Mint+1，Mint，Mint，Mint+1，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、パラレルクロック信号における動作クロックの１１カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが５：３の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、動作クロックの１カウント分の間隔と、２カウント分の間隔との比率が５：３と同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。
　また、ステップＳ７０において、例えば、余り部Mremが3でないと判定された場合、処理は、ステップＳ７２に進む。
　ステップＳ７２において、シリアル調整部８３は、余り部Mremが4であるか否かを判定する。ステップＳ７２において、例えば、余り部Mremが4であると判定された場合、処理は、ステップＳ７３に進む。
　ステップＳ７３において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint+1，Mint+1，Mint，Mint，Mint+1，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、パラレルクロック信号における動作クロックの１２カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが４：４の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、動作クロックの１カウント分の間隔と、２カウント分の間隔との比率が４：４と同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。
　さらに、ステップＳ７２において、例えば、余り部Mremが4でないと判定された場合、処理は、ステップＳ７４に進む。
　ステップＳ７４において、シリアル調整部８３は、余り部Mremが5であるか否かを判定する。ステップＳ７４において、例えば、余り部Mremが5であると判定された場合、処理は、ステップＳ７５に進む。
　ステップＳ７５において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint，Mint+1，Mint+1，Mint，Mint+1，Mint+1，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、パラレルクロック信号における動作クロックの１３カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが３：５の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、動作クロックの１カウント分の間隔と、２カウント分の間隔との比率が３：５と同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。
　また、ステップＳ７４において、例えば、余り部Mremが5でないと判定された場合、処理は、ステップＳ７６に進む。
　ステップＳ７６において、シリアル調整部８３は、余り部Mremが6であるか否かを判定する。ステップＳ７６において、例えば、余り部Mremが6であると判定された場合、処理は、ステップＳ７７に進む。
　ステップＳ７７において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint，Mint+1，Mint+1，Mint+1，Mint，Mint+1，Mint+1，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、パラレルクロック信号における動作クロックの１４カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが２：６の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、動作クロックの１カウント分の間隔と、２カウント分の間隔との比率が２：６と同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。
　また、ステップＳ７６において、例えば、余り部Mremが6でないと判定された場合、余り部Mremは7であるとみなされるので、処理は、ステップＳ７８に進む。
　ステップＳ７８において、シリアル調整部８３は、パラレルクロック信号のLレベルおよびHレベルの区間を、Mint+1，Mint+1，Mint+1，Mint+1，Mint，Mint+1，Mint+1，Mint+1の長さの間隔で繰り返すように変化させて出力し、処理は終了する。すなわち、パラレルクロック信号における動作クロックの１５カウント分ずつの間隔において、シリアルクロック信号のLレベルおよびHレベルの区間における1分周、すなわち動作クロックの1カウント分の間隔と、2分周、すなわち動作クロックの２カウント分の間隔とが１：７の比率となるように、シリアルクロック信号のLレベルおよびHレベルが変化されている。
　尚、シリアルクロック信号の平均周波数が設定できればよいものであるので、動作クロックの１カウント分の間隔と、２カウント分の間隔との比率が１：７と同様であれば、異なるクロックカウントの間隔の順序は異なるものであってもよい。
　以上の処理により、動作クロックに対して異なる分周率のクロックを組み合わせるようにすることで、TSデータレートに応じた様々な周波数のシリアルクロック信号を発生することが可能となる。尚、以上におけるシリアルクロック信号の発生周波数の例は、一例に過ぎず、様々な分周率のクロック信号を組み合わせることで、上述した以外の周波数のパラレルクロック信号を発生することが可能となる。
　すなわち、従来においては、図９の左部上段で示されるように、パラレルクロック信号のHレベルとLレベルの比率は動作クロックのカウント数において50%に設定することしかできなかった。
　しかしながら、上述した本技術により、図９の左部下段で示されるように、パラレルクロック信号のHレベルとLレベルの比率は動作クロックのカウント数において、従来同様にパラレルクロック信号のパタンＡで示されるように、x：xに設定することは当然ながら、パラレルクロック信号のパタンＢで示されるように、x：x+1に設定することで、異なるカウント数のクロック信号を組み合わせることで、様々な平均周波数のクロック信号を設定することが可能となる。また、図９の左部下段で示されるパラレルクロック信号のパタンＡとパラレルクロック信号のパタンＢとを組み合わせることで、さらに、異なるパラレルクロック信号を設定することも可能となる。
　また、シリアルクロック信号については、図９の左部上段で示されるように、HレベルとLレベルのパタンは固定されたものしか利用することができなかった。
　しかしながら、上述した本技術により、図９の左部下段で示されるように、シリアルクロック信号のHレベルとLレベルのパタンを様々に設定することが可能となる。
　結果として、これまでは、シリアルクロック信号においては、96MHz等を設定するのみであったが、本技術を適用することにより、図９の右部で示されるように、96MHz，93.1MHz，90.4MHz，87.8MHz，85.3MHz，83MHz，80.8MHz，78.8MHz，76.8MHz，74.9MHz，73.1MHz，71.4MHz，69.8MHz等の周波数を設定することが可能となる。また、同様に、パラレルクロックにおいても、これまでは、12.0MHz，10.7MHz，9.6MHz，8.7MHz等を設定することができるのみであったが、図９の右部で示されるように、12.0MHz，11.6MHz，11.3MHz，11.0MHz，10.7MHz，10.4MHz，10.1MHz，9.9MHz，9.6MHz，9.4MHz，9.1MHz，8.9MHz，8.7MHz等のこれまでに設定することができなかった周波数を設定することが可能となる。
　尚、図９においては、左部上段においては、従来技術におけるTSクロック信号の例が示されており、上からCKで示される動作クロック信号、パラレルで示されるパラレルクロック信号、およびシリアルで示されるシリアルクロック信号が表記されている。また、図９の左部下段においては、本技術を適用した場合のTSクロック信号の例が示されており、上からCKで示される動作クロック信号、パラレルＡで示されるパラレルクロック信号のＡパタン、およびシリアルＡで示されるシリアルクロック信号のＡパタンが表記されている。さらにその下には、パラレルＢで示されるパラレルクロック信号のＢパタン、およびシリアルＢで示されるシリアルクロック信号のＢパタンが表記されている。
　また、以上においては、パラレルクロック信号のスムージングにあたり、クロック幅Ddivを整数部および小数部に分けて、小数部の大きさに応じて、整数部に対して動作クロック信号のカウント数を加算して調整する例について説明してきたが、シリアルクロック信号における処理と同様に、クロック幅Ddivを商と、その余りとして求め、余りに応じて商となる整数部に動作クロックのカウント数を加算して調整するようにしてもよい。また、同様に、シリアルクロック信号のスムージングにあたり、クロック幅Mdivを整数部および小数部に分けて、小数部の大きさに応じて、整数部に対して動作クロック信号のカウント数を調整するようにしてもよい。さらに、以上においては、シリアルクロック信号、およびパラレルクロック信号のいずれにおいても、整数部の動作クロック数のカウント数を加算することにより調整する例について説明してきたが、減算することにより調整するようにしてもよい。
　以上の如く、本技術によれば、TSビットレートに対して、より解像度が高い、TSビットレートに近い平均周波数に対応したシリアルクロック、およびパラレルクロックを出力することが可能となる。
　ところで、上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
　図１０は、汎用のパーソナルコンピュータの構成例を示している。このパーソナルコンピュータは、CPU(Central Processing Unit)１００１を内蔵している。CPU１００１にはバス１００４を介して、入出力インタ-フェイス１００５が接続されている。バス１００４には、ROM(Read Only Memory)１００２およびRAM(Random Access Memory)１００３が接続されている。
　入出力インタ-フェイス１００５には、ユーザが操作コマンドを入力するキーボード、マウスなどの入力デバイスよりなる入力部１００６、処理操作画面や処理結果の画像を表示デバイスに出力する出力部１００７、プログラムや各種データを格納するハードディスクドライブなどよりなる記憶部１００８、LAN（Local Area Network）アダプタなどよりなり、インターネットに代表されるネットワークを介した通信処理を実行する通信部１００９が接続されている。また、磁気ディスク（フレキシブルディスクを含む）、光ディスク（CD-ROM(Compact Disc-Read Only Memory)、DVD(Digital Versatile Disc)を含む）、光磁気ディスク（ＭＤ(Mini Disc)を含む）、もしくは半導体メモリなどのリムーバブルメディア１０１１に対してデータを読み書きするドライブ１０１０が接続されている。
　CPU１００１は、ROM１００２に記憶されているプログラム、または磁気ディスク、光ディスク、光磁気ディスク、もしくは半導体メモリ等のリムーバブルメディア１０１１ら読み出されて記憶部１００８にインストールされ、記憶部１００８からRAM１００３にロードされたプログラムに従って各種の処理を実行する。RAM１００３にはまた、CPU１００１が各種の処理を実行する上において必要なデータなども適宜記憶される。
　以上のように構成されるコンピュータでは、CPU１００１が、例えば、記憶部１００８に記憶されているプログラムを、入出力インタフェース１００５およびバス１００４を介して、RAM１００３にロードして実行することにより、上述した一連の処理が行われる。
　コンピュータ（CPU１００１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１０１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。
　コンピュータでは、プログラムは、リムーバブルメディア１０１１をドライブ１０１０に装着することにより、入出力インタフェース１００５を介して、記憶部１００８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部１００９で受信し、記憶部１００８にインストールすることができる。その他、プログラムは、ROM１００２や記憶部１００８に、あらかじめインストールしておくことができる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、および、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
　また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
　さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
　尚、本技術は、以下のような構成も取ることができる。
（１）　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出部と、
　前記有効クロック幅算出部により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生部と
　を含む信号処理装置。
（２）　TSクロック信号発生部は、
　前記有効クロック幅に基づいて、前記異なる分周率のクロックを組み合わせてパラレルクロック信号を発生するパラレルクロック信号発生部と、
　前記パラレルクロック信号発生部により発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅に基づいて、前記異なる分周率のクロックを組み合わせてシリアルクロック信号を発生するシリアルクロック信号発生部と
　を含む
　（１）に記載の信号処理装置。
（３）　前記パラレルクロック信号発生部は、前記有効クロック幅を示す動作クロック信号のクロック数の小数部の値に基づいて、前記動作クロック信号のクロック数の整数部に対応するクロック数のクロック信号と、前記動作クロック信号のクロック数の整数部に所定の整数分のクロック数だけ加算または減算したクロック信号とを組み合わせてパラレルクロック信号を発生し、
　前記シリアルクロック信号発生部は、前記パラレルクロック信号発生部によりにより発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの余りに基づいて、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部となるクロック数のクロック信号と、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部に所定の整数分のクロック数だけ加算または減算したクロック数のクロック信号とを組み合わせてシリアルクロック信号を発生する
　（１）または（２）に記載の信号処理装置。
（４）　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出処理と、
　前記有効クロック幅算出処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生処理と
　からなるステップを含む信号処理方法。
（５）　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出ステップと、
　前記有効クロック幅算出ステップの処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生ステップと
　を含む処理をコンピュータに実行させるためのプログラム。
　１０　アンテナ，　２０　受信装置，　２１　復調部，　２２　FEC部，　２３　セレクタ，　２４　スムージング部，　２５　処理モジュール，　２６，２７　クロック生成部，　５１　記憶部，　５２　遅延部，　５３，５４　カウント部，　５５　クロック幅算出部，　５６　生成部，　５７　出力制御部，　６１　パラレル部，　６２　カウント部，　６３　クロック幅算出部，　６４　シリアル部，　７１　整数部，　７２　小数部，　７３　パラレル調整部，　８１　整数部，　８２　余り部，　８３　シリアル調整部

Claims (5)

  1. 　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出部と、
    　前記有効クロック幅算出部により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生部と
    　を含む信号処理装置。
  2. 　TSクロック信号発生部は、
    　前記有効クロック幅に基づいて、前記異なる分周率のクロックを組み合わせてパラレルクロック信号を発生するパラレルクロック信号発生部と、
    　前記パラレルクロック信号発生部により発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅に基づいて、前記異なる分周率のクロックを組み合わせてシリアルクロック信号を発生するシリアルクロック信号発生部と
    　を含む
    　請求項１に記載の信号処理装置。
  3. 　前記パラレルクロック信号発生部は、前記有効クロック幅を示す動作クロック信号のクロック数の小数部の値に基づいて、前記動作クロック信号のクロック数の整数部に対応するクロック数のクロック信号と、前記動作クロック信号のクロック数の整数部に所定の整数分のクロック数だけ加算または減算したクロック信号とを組み合わせてパラレルクロック信号を発生し、
    　前記シリアルクロック信号発生部は、前記パラレルクロック信号発生部によりにより発生されたパラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの余りに基づいて、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部となるクロック数のクロック信号と、前記パラレルクロック信号のHレベルまたはLレベルの区間のパラレルクロック幅の動作クロック信号のクロック数を所定の整数で割ったときの商の整数部に所定の整数分のクロック数だけ加算または減算したクロック数のクロック信号とを組み合わせてシリアルクロック信号を発生する
    　請求項２に記載の信号処理装置。
  4. 　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出処理と、
    　前記有効クロック幅算出処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生処理と
    　からなるステップを含む信号処理方法。
  5. 　TS（Transport Stream）パケットが存在する有効区間のビットレートに対応する有効クロック幅を算出する有効クロック幅算出ステップと、
    　前記有効クロック幅算出ステップの処理により算出された有効クロック幅に基づいて、異なる分周率のクロックを組み合わせてTSクロック信号を発生するTSクロック信号発生ステップと
    　を含む処理をコンピュータに実行させるためのプログラム。
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