JP2002158646A

JP2002158646A - データ送受信装置、データ処理装置及びデータ処理方法

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Publication number: JP2002158646A
Application number: JP2000351122A
Authority: JP
Inventors: Masami Izeki; 正己井関
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-31

Abstract

(57)【要約】【課題】クロック信号に同期した画像データを送受信
する際に、クロックが高速化してもデータを正確にラッ
チすることができ、高速のデータ送受信を可能にする。【解決手段】入力された画像データを画像処理部１に
て所定の処理を施し、ＦＩＦＯ回路２で速度変換した
後、変調器３を介して出力する。その際、逓倍位相発生
部４で画像クロックの周期に相関のある位相を持つ複数
のクロック信号を発生し、データ位相検出部５によりそ
のクロック信号を入力画像データの位相関係を検出し、
その検出結果によりラッチ信号選択部６で少なくとも一
つのクロック信号を選択する。そして、選択されたクロ
ック信号によりデータラッチ部７で画像データをラッチ
し、パラレル／シリアル変換部８にてパラレル／シリア
ル変換して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期したデータを送受信するデータ送受信装置、データ処
理装置及びデータ処理方法に関するものである。

【０００２】

【従来の技術】図１４は従来のデジタル複写機やレーザ
ービームプリンタなどにおけるデータ送受信装置の概略
構成を示すブロック図である。同図中、１は画像処理
部、２はＦＩＦＯ回路、３は変調器である。

【０００３】入力された画像データＤｉｎは画像処理部
１で所定の信号処理が施され、例えば４ビットの画像デ
ータＤｖとして出力される。この画像データＤｖはＦＩ
ＦＯ回路２で速度変換されて画像データＤｓｏとなり、
画像クロックＳＣＫに同期して変調器３で変調される。
そして、この変調器３でＰＷＭ変調やパラレル／シリア
ル変調等が行われて、画像データＤｏとして出力され
る。

【０００４】図１５は上記変調器３においてパラレル／
シリアル変換を行う際のタイミング例を示す図である。
ＦＩＦＯ回路２から画像クロックＳＣＫに同期して出力
された画像データＤｓｏは、変調器３により画像クロッ
クＳＣＫでラッチされ、パラレル／シリアル変換された
出力データＤｏとなる。同図中、Ｔｓｕは変調器３の画
像入力インターフェースのセットアップ時間、Ｔｈはホ
ールド時間をそれぞれ示す。

【０００５】また図１６の（ａ），（ｂ）は上記パラレ
ル／シリアル変換の画像クロックＳＣＫが高速時のタイ
ミングを示したものである。

【０００６】

【発明が解決しようとする課題】上記のような従来のデ
ータ送受信装置にあっては、画像クロックＳＣＫが高速
化された場合、図１６の（ａ）に示すように変調器の画
像入力インターフェースのセットアップ時間及びホール
ド時間が画像データの各ビットでばらついたり、図１６
の（ｂ）に示すように画像データ全体の遅延によってセ
ットアップ時間が足りなくなり、変調器の入力ラッチ信
号で画像データを正確にラッチできなくなるという問題
点があった。

【０００７】本発明は、上記のような問題点に着目して
なされたもので、クロックが高速化してもセットアップ
ホールドを充分確保でき、データを正確にラッチするこ
とができ、高速のデータ送受信が可能なデータ送受信装
置、データ処理装置及びデータ処理方法を提供すること
を目的としている。

【０００８】

【課題を解決するための手段】本発明に係るデータ送受
信装置、データ処理装置及びデータ処理方法は、次のよ
うに構成したものである。

【０００９】（１）クロック信号に同期したデータを送
受信するデータ送受信装置であって、前記クロック信号
の周期に相関のある複数の位相信号を発生する位相発生
手段と、その位相信号と前記受信したデータの位相関係
を検出する位相検出手段と、その検出結果から前記複数
の位相信号のうち何れかを選択する位相選択手段と、選
択された位相信号により前記受信したデータをラッチす
る第１のラッチ手段と、該第１のラッチ手段の出力を前
記選択された位相信号によりラッチする第２のラッチ手
段とを備え、前記データの送信とデータの位相検出を該
位相検出期間とデータの送受信期間に制御するモード制
御信号に従って、前記データの位相検出期間中に前記デ
ータの入力位相を検出して前記ラッチする位相信号を選
択するようにした。

【００１０】（２）クロック信号に同期したデータを送
受信するデータ送受信装置であって、前記クロック信号
の同期に相関のある複数の位相信号を発生する位相発生
手段と、その位相信号と前記受信したデータの位相関係
を検出する位相検出手段と、その検出結果から前記複数
の位相信号のうち何れかを選択する位相選択手段と、選
択された位相信号により前記受信したデータをラッチす
る第１のラッチ手段と、該第１のラッチ手段の出力を前
記選択された位相信号によりラッチする第２のラッチ手
段とを備え、前記データの入力の変化に応じて前記デー
タの入力位相を検出して前記ラッチする位相信号を選択
するようにした。

【００１１】（３）クロック信号に同期したデータを送
信するデータ送信手段と、そのデータを受信するデータ
受信手段を有したデータ処理装置であって、前記クロッ
ク信号の周期に相関のある複数の位相信号を発生する位
相発生手段と、その位相信号と前記受信したデータの位
相関係を検出する位相検出手段と、その検出結果から前
記複数の位相信号のうち何れかを選択する位相選択手段
と、選択された位相信号により前記受信したデータをラ
ッチする第１のラッチ手段と、該第１のラッチ手段の出
力を前記選択された位相信号によりラッチする第２のラ
ッチ手段とを備え、前記データ送信手段とデータの位相
検出手段をそのデータの位相検出期間とデータの送受信
期間に制御するモード制御信号に従って、前記データの
位相検出期間中に前記データの入力位相を検出して前記
ラッチする位相信号を選択するようにした。

【００１２】（４）クロック信号に同期したデータを送
信するデータ送信手段と、そのデータを受信するデータ
受信手段を有したデータ処理装置であって、前記クロッ
ク信号の周期に相関のある複数の位相信号を発生する位
相発生手段と、その位相信号と前記受信したデータの位
相関係を検出する位相検出手段と、その検出結果から前
記複数の位相信号のうち何れかを選択する位相選択手段
と、選択された位相信号により前記受信したデータをラ
ッチする第１のラッチ手段と、該第１のラッチ手段の出
力を前記選択された位相信号によりラッチする第２のラ
ッチ手段とを備え、前記データの入力の変化に応じて前
記データの入力位相を検出して前記ラッチする位相信号
を選択するようにした。

【００１３】（５）クロック信号に同期したデータを送
受信するデータ処理方法であって、前記クロック信号の
周期に相関のある複数の位相信号を発生するとともに、
その位相信号と前記受信したデータの位相関係を検出
し、その検出結果から前記複数の位相信号のうち何れか
を選択し、選択された位相信号により前記受信したデー
タを第１のラッチ手段でラッチするとともに、該第１の
ラッチ手段の出力を前記選択された位相信号により第２
のラッチ手段でラッチし、前記データの送信とデータの
位相検出を該位相検出期間とデータの送受信期間に制御
するモード制御信号に従って、前記データの位相検出期
間中に前記データの入力位相を検出して前記ラッチする
位相信号を選択するようにした。

【００１４】（６）クロック信号に同期したデータを送
受信するデータ処理方法であって、前記クロック信号の
周期に相関のある複数の位相信号を発生するとともに、
その位相信号と前記受信したデータの位相関係を検出
し、その検出結果から前記複数の位相信号のうち何れか
を選択し、選択された位相信号により前記受信したデー
タを第１のラッチ手段でラッチするとともに、該第１の
ラッチ手段の出力を前記選択された位相信号により第２
のラッチ手段でラッチし、前記データの入力の変化に応
じて前記データの入力位相を検出して前記ラッチする位
相信号を選択するようにした。

【００１５】

【発明の実施の形態】以下、本発明の実施例を図面につ
いて説明する。

【００１６】（第１の実施例）図１は本発明の第１の実
施例の構成を示すブロック図であり、デジタル複写機や
レーザービームプリンタなどの画像データ処理装置にお
けるデータ送受信装置の概略構成を示している。なお、
図１４と同一符号は同一構成要素を示している。また、
図２は本実施例の動作を示すタイミングチャートであ
る。

【００１７】図１において、１は画像処理部で、通常入
力された画像データＤｉｎに適切な画像処理を施し、Ｆ
ＩＦＯ回路２に出力する。また、この画像処理部１に
は、画像データ位相検出モードを制御するモード制御信
号ＤＥＴが入力されている。そして画像処理部１は、モ
ード制御信号が“Ｌ”（低レベル）の期間に出力する画
像データＤｖが全ビット“Ｈ”（高レベル）→“Ｌ”に
なるパターンを発生し、モード制御信号ＤＥＴが“Ｈ”
の期間に画像処理を施した画像データＤｖをＦＩＦＯ回
路２に出力する。

【００１８】ＦＩＦＯ回路２は、モード制御信号ＤＥＴ
の状態に拘らず入力された画像データＤｖを速度変換し
た画像データＤｓｏを画像クロックＳＣＫに同期して変
調器３に出力する。変調器３には、画像クロックＳＣＫ
と画像データＤｓｏ２が入力されており、また入力され
た画像データＤｓｏの位相を検出するモード制御信号Ｄ
ＥＴも入力されている。

【００１９】上記画像クロックＳＣＫは逓倍位相発生部
（位相発生手段）４に入力され、逓倍位相発生部４は周
期が画像クロックＳＣＫと等しく、デューティが５０％
でそれぞれ位相が９０°ずれた複数（ここでは二つ）の
クロック信号（位相信号）Ｐ２，Ｐ１を発生させる。ま
た画像データＤｓｏはデータ位相検出部（位相検出手
段）５に入力され、このデータ位相検出部５には逓倍位
相発生部４の出力のクロック信号Ｐ２，Ｐ１も入力され
ている。

【００２０】データ位相検出部５は、入力された画像デ
ータＤｓｏのビット毎にクロック信号Ｐ２，Ｐ１をラッ
チすることにより、画像データＤｓｏのクロック信号Ｐ
１，Ｐ２に対する位相関係をモード制御信号ＳＣＫの周
期の１／４制度で検出する。この検出されたデータ位相
のデータＳ１，Ｓ２はラッチ信号選択部（位相選択手
段）６に入力され、ここで図３に示す真理値表に基づい
てクロック信号Ｐ２，Ｐ１及びその反転クロック信号か
ら画像データの各ビット毎にラッチ信号（位相信号）Ｌ
ＣＫを選択してデータラッチ部（ラッチ手段）７に出力
する。

【００２１】データラッチ部７には画像データＤｓｏ、
逓倍位相発生部４の出力クロック信号Ｐ２及びラッチ信
号選択部６の出力であるラッチ信号ＬＣＫが入力され
る。図４に入力データ位相に対して選択されるラッチ信
号のラッチタイミングを番号で示す。データラッチ部７
において、入力された画像データＤｓｏはまずラッチ信
号ＬＣＫ（クロック信号Ｐ１，Ｐ２）↑（立ち上がり）
でラッチされる。

【００２２】以上のように選択されることによって、ラ
ッチ信号ＬＣＫに対して画像データは画像クロックＳＣ
Ｋの周期の１／４のセットアップ時間を確保することが
できる。

【００２３】また、ラッチ信号ＬＣＫはモード制御信号
ＤＥＴが“Ｌ”の状態で入力画像データの“Ｌ”→
“Ｈ”を検出し、モード制御信号ＤＥＴが“Ｌ”→
“Ｈ”で画像データをホールドする。この検出動作は必
要に応じて任意に行う。

【００２４】図５は逓倍位相発生部４の構成例を示すブ
ロック図である。同図において、画像クロックＳＣＫは
分周器９で周期２倍、デューティ５０％の信号ＣＫ２に
変換され、この信号ＣＫ２は更に可変遅延回路１０，１
１により遅延されてＥＸＯＲゲート１２に入力される。
ＥＸＯＲゲート１２のもう一方の入力端子には信号ＣＫ
２が入力されている。可変遅延回路１０，１１及び１３
は同一構成であり、同一制御信号により制御された遅延
量の等しい可変遅延回路である。

【００２５】上記ＥＸＯＲゲート１２の出力であるクロ
ック信号Ｐ２はチャージポンプ回路１４に入力され、こ
のチャージポンプ回路１４の出力がクロック信号Ｐ２の
デューティが５０％の時に平衡するように、ローパスフ
ィルタ、（ＬＰＦ）１５及びバイアス回路１６を介して
可変遅延回路１０，１１，１３を制御する。したがっ
て、可変遅延回路１０，１１，１３の遅延量は画像クロ
ックＳＣＫの周期の１／４となる。また、信号Ｐ２は可
変遅延回路１３に入力されており、この可変遅延回路１
３の出力はクロック信号Ｐ２と画像クロックＳＣＫの周
期の１／４の位相差を持つクロック信号Ｐ１となる。

【００２６】図６に上記可変遅延回路の構成例を示す。
図６においてＱ１、Ｑ４は同電流値の電流を流す電流源
となるＦＥＴである。この電流値はＶＢＰ及びＶＢＮの
電圧値で制御される。そして、ＩＮ端子にクロック信号
が入力されると、ＦＥＴＱ２，Ｑ３よりなるインバータ
により反転される。このとき、ＦＥＴＱ２，Ｑ３のドラ
イブ電流は、定電流源であるＦＥＴＱ１，Ｑ４の電流値
で決定されており、Ａ点の寄生要領の充放電による時間
がその電流値で可変できる。そして、ＦＥＴＱ５，Ｑ６
のインバータにより再び反転及び波形整形されてＯＵＴ
端子から出力される。

【００２７】チャージポンプ回路１４の構成例を図７に
示す。図７において、ＦＥＴＱ７は基準電圧ＶＢ２によ
り駆動される定電流源である。ＦＥＴＱ１８のゲートに
はＥＸＯＲゲート１２の出力信号Ｃが入力されており、
信号Ｃが“Ｌ”の期間すなわち可変遅延回路１０，１１
の遅延量の和に相当する時間ＯＮし、コンデンサＣ１を
充電する。また、ＦＥＴＱ１９ゲートにはＥＸＯＲゲー
ト１２の出力信号Ｐが入力されており、信号Ｐが“Ｈ”
の期間すなわち画像クロックＳＣＫの周期から可変遅延
回路１０，１１の遅延量の和を引いた時間ＯＮし、コン
デンサＣ１を放電させる。

【００２８】ＦＥＴＱ１７、Ｑ１８、Ｑ１９、Ｑ２０
は、ＦＥＴＱ１３、Ｑ１４、Ｑ１５、Ｑ１６と同一サイ
ズで構成されているコピーである。ＦＥＴＱ８、Ｑ２０
のゲート電圧は低電流源であるＦＥＴＱ７の電流値によ
って決定されている。ＦＥＴＱ１３、Ｑ１７のゲートに
はＦＥＴＱ１２のゲート及びソースが接続されている。
ＦＥＴＱ１２の出力はアンプに供給され、ＦＥＴＱ９、
Ｑ１０で構成されるアンプには基準電圧ＶＣＣ／２とＦ
ＥＴＱ１４及びＱ１５のドレインの出力が入力されてい
る。

【００２９】上記ＦＥＴＱ１８とＱ１９のドレインはＦ
ＥＴＱ１７の電流とＦＥＴＱ２０の電流の関係で、Ｉ
（Ｑ１７）＞Ｉ（Ｑ２０）の場合上昇し、Ｉ（Ｑ１７）
＜Ｉ（Ｑ２０）の場合下降する。すなわち、Ｉ（Ｑ１
７）＝Ｉ（Ｑ２０）の点で安定するようにフィードバッ
クがかかっており、チャージポンプの充放電電流を等し
くしている。したがって、チャージポンプ出力信号Ｖｃ
ｐは、クロック信号Ｐ２のデューティが５０％のとき安
定する。

【００３０】また、チャージポンプ回路出力Ｖｃｐはロ
ーパスフィルタ（ＬＰＦ）１５で平滑化され、更にバイ
アス変換回路（Ｉｅｒｒ）１６により可変遅延回路１
０，１１，１３の遅延量制御電圧ＶＢＰ，ＶＢＮに変換
され、可変遅延回路１０，１１，１３の遅延量を制御す
る。

【００３１】図８にバイアス変換回路（Ｉｅｒｒ）１６
の構成例を示す。図８において、入力されたローパスフ
ィルタ（ＬＰＦ）１５の出力Ｖｅは、ＦＥＴＱ２１，Ｑ
２２による電圧電流変換アンプで誤差電流に変換され、
基準電圧ＶＢ２が与えられるＦＥＴＱ３０の定電流源の
電流に誤差電流が加減算される。そして、誤差電流の加
算された電流値がＦＥＴＱ３１に流れ、ＦＥＴＱ３７，
Ｑ３８に同電流を流すように制御されたＰチャンネル用
制御電圧ＶＢＰ、Ｎチャンネル用制御電圧ＶＢＮが出力
される。

【００３２】また、図８中、Ｒ１，Ｒ２は上記電圧電流
変換アンプのＦＥＴＱ２１とＱ２２のソース間に接続さ
れた抵抗であり、Ｑ２３〜Ｑ３０、Ｑ３２〜Ｑ３６及び
Ｑ３９はＦＥＴである。

【００３３】図９に本実施例のデータ位相検出部５の構
成例を示すブロック図である。同図において、入力され
た画像データＤｓｏの各ビット（１〜４）は、ＤＦＦ
（Ｄフリップフロップ）１７〜２４のクロック端子に入
力されている。ＤＦＦ１７、１９、２１、２３のデータ
入力端子にはクロック信号Ｐ２が、ＤＦＦ１８、２０、
２２、２４のデータ入力端子にはクロック信号Ｐ１が入
力されている。そして、それぞれ画像データＤｓｏの↑
（立ち上がり）でクロック信号Ｐ２，Ｐ１をラッチする
ことにより、クロック信号Ｐ２，Ｐ１に対する画像デー
タＤｓｏの位相データを検出する。その検出結果をＤＦ
Ｆ３７〜４４によりモード制御信号ＤＥＴの↑（立ち上
がり）でラッチしてホールドし、ホールドされたデータ
位相検出データＳ２（ｎ）、Ｓ１（ｎ）を出力する（ｎ
＝４，３，２，１）。

【００３４】データラッチ部７の構成例を図１０に示
す。同図において、４ビットの画像データＤｓｏの最上
位ビットＤｓｏ（４）はＤＦＦ２５のデータ端子に入力
されている。またＤＦＦ２５のクロック入力端子には、
ラッチ信号選択部６で選択された画像データＤｓｏ
（４）用のラッチ信号ＬＣＫ（４）が入力されている。
同様に、画像データＤｓｏの各ビットＤｓｏ（３），
（２），（１）がＤＦＦ２８，３１，３４のデータ端子
に入力され、またＤＦＦ２８，３１，３４のクロック入
力端子に各々のラッチ信号ＬＣＫ（３），（２），
（１）が入力されている。

【００３５】そして、各ＤＦＦ２５，２８，３１，３４
の出力は、それぞれクロック信号Ｐ２が入力された後段
のＤＦＦ２６，２７、ＤＦＦ２９，３０、ＤＦＦ３２，
３３、ＤＦＦ３５，３６を経て、データ信号Ｄ４〜Ｄ１
として出力される。

【００３６】このように本実施例では、変調器３に入力
される画像データＤｓｏのビット毎に正確にラッチでき
るラッチタイミングを選択するようにして、正確にラッ
チした後、画像データＤｓｏの位相を揃えるようにして
いる。このため、クロック信号が高速化してもセットア
ップホールドを充分確保でき、データを正確にラッチす
ることができ、高速のデータ送受信が可能となる。

【００３７】すなわち、本実施例では、クロック信号で
ある画像クロックＳＣＫに同期したＮビット（Ｎ＝１，
２，３……）のパラレルデータ（画像データ）を送信す
る送信手段と、そのＮビットのパラレルデータを受信す
る受信手段とを有し、上記画像クロックの周期に相関の
ある複数の位相信号（クロック信号Ｐ１，Ｐ２）を発生
させ、その発生した位相信号と上記受信したＮビットの
パラレルデータの位相関係を検出し、その検出結果から
上記複数の位相信号のうち少なくとも何れか一つの位相
信号を選択している。そして、選択された位相信号によ
り上記Ｎビットのパラレルデータをラッチする第１のラ
ッチ手段と、この第１のラッチ手段の出力を上記位相信
号によりラッチする第２のラッチ手段をデータラッチ部
７のＦＥＴにより構成し、上記データ送信とデータ位相
検出をデータ位相検出期間とデータ送受信期間に制御す
るモード制御信号ＤＥＴに従って、データ位相検出期間
中に上記のデータ入力位相を検出し、正確にデータをラ
ッチできるラッチ位相を選択するように制御している。

【００３８】（第２の実施例）図１１は本発明の第２の
実施例の構成を示すブロック図であり、同図において図
１の第１の実施例と同じ構成で同じ動作をする部分には
同一符号を付している。図１１では図１に対してデータ
位相検出のためのモード制御信号ＤＥＴがなく、図１の
画像処理部１に相当する画像処理部４５は入力された画
像データＤｉｎに適切な画像処理を施してＦＩＦＯ回路
２へ出力する。

【００３９】上記ＦＩＦＯ回路２の出力データＤｓｏ
は、図１のデータ位相検出部５に相当するデータ位相検
出部４６に入力されている。データ位相検出部４６は、
図１３に示すようにＤＦＦ１７〜２４で構成されてお
り、図９の第１の実施例におけるモード制御信号ＤＥＴ
によるラッチ手段（ＤＦＦ）が削除されている。

【００４０】本実施例では、第１の実施例で述べたモー
ド制御信号ＤＥＴ信号が“Ｌ”の期間におけるデータ位
相検出を、画像データの“Ｌ”→“Ｈ”の入力変化が起
こるたびに実施することにより、特別なデータ位相検出
シーケンスを必要としない。図１２は本実施例の動作を
示すタイミングチャートであり、この図では画像データ
の一つのビットに着目して示している。また、入力され
る画像データが画像クロックＳＣＫの周期の１／４のジ
ッタを有してデータ位相検出部４６の判定が１区間ずれ
るワーストケースを示している。

【００４１】時刻Ｔ１において、入力画像データＤｓｏ
（４）の立ち上がりエッジ（↑）入力に対してクロック
信号Ｐ２，Ｐ１との位相関係においてデータ位相検出部
４６は位相データ“３”を出力する。この位相データ
“３”により、ラッチ信号選択部６はクロック信号Ｐ１
の反転信号であるクロック信号Ｐ１ｂを選択する。この
とき、図１０に示すデータラッチ部７においてＤＦＦ２
５の出力Ｑ１、ＤＦＦ２６の出力Ｑ２、ＤＦＦ２７のデ
ータＤ４は図に示すとおりである。

【００４２】次に、時刻Ｔ２において、ジッタのため画
像データＤｓｏ（４）の↑（立ち上がり）入力に対して
クロック信号Ｐ２，Ｐ１との位相関係においてデータ位
相検出部４６は位相データ“２”を出力する。この位相
データ“２”により、ラッチ信号選択部６はクロック信
号Ｐ２の反転信号であるクロック信号Ｐ２ｂを選択す
る。そして、ラッチ信号ＬＣＫ（４）はこの時刻Ｔ２に
おいてクロック信号Ｐ１ｂ“Ｈ”からクロック信号Ｐ２
ｂの“Ｌ”にスイッチされる。その際、ラッチ信号ＬＣ
Ｋ（４）の“Ｈ”区間は削られるが、最低でも画像クロ
ックＳＣＫの周期の１／４は確保される。

【００４３】次に時刻Ｔ３において、同様に画像データ
Ｄｓｏ（４）の↑（立ち上がり）入力に対してクロック
信号Ｐ２，Ｐ１との位相関係においてデータ位相検出部
４６は再び位相データ“３”を出力する。この位相デー
タ“３”により、ラッチ信号選択部６はクロック信号Ｐ
２の反転信号であるクロック信号Ｐ１ｂを選択する。そ
して、この選択されたラッチ信号で最初に入力画像デー
タＤｓｏ（４）をラッチし、クロック信号Ｐ２ｂ、Ｐ２
でラッチを繰り返すことで、データＤ４に示すように画
像クロックＳＣＫの１／４のジッタ以内であれば正確に
入力画像データを受信することができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
入力データの内部クロック位相に対する位相を検出する
手段及び検出する期間を設け、その検出結果に応じて最
適なラッチ信号を選択することにより、入力データの高
速化に伴うセットアップホールドの確保不足の問題を回
避でき、高速データ送受信が可能になる。

【００４５】また、本発明によれば、入力データの内部
クロック位相に対する位相を検出する手段を設け、特別
な検出期間を設けることなく、その検出結果に応じて最
適なラッチ信号を選択することにより、入力データの高
速化に伴うセットアップホールドの確保不足の問題を回
避でき、高速データ送受信が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック
図

【図２】第１の実施例の動作を示すタイミングチャー
ト

【図３】ラッチ信号選択の真理値表を示す図

【図４】データラッチ部の動作を示すタイミングチャ
ート

【図５】逓倍位相発生部の構成例を示すブロック図

【図６】可変遅延回路の構成例を示す図

【図７】チャージポンプ回路の構成例を示す図

【図８】バイアス変換回路の構成例を示す図

【図９】第１の実施例のデータ位相検出部の構成例を
示すブロック図

【図１０】データラッチ部の構成例を示すブロック図

【図１１】本発明の第２の実施例の構成を示すブロッ
ク図

【図１２】第２の実施例の動作を示すタイミングチャ
ート

【図１３】第２の実施例のデータ位相検出部の構成例
を示すブロック図

【図１４】従来例の構成を示すブロック図

【図１５】従来例の動作を示すタイミングチャート

【図１６】従来例の高速時の動作を示すタイミングチ
ャート

【符号の説明】

１画像処理部２ＦＩＦＯ回路３変調器４逓倍位相発生部５データ位相検出部６ラッチ信号選択部７データラッチ部８パラレル／シリアル変換部４５画像処理部４６データ位相検出部

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期したデータを送受信
するデータ送受信装置であって、前記クロック信号の周
期に相関のある複数の位相信号を発生する位相発生手段
と、その位相信号と前記受信したデータの位相関係を検
出する位相検出手段と、その検出結果から前記複数の位
相信号のうち何れかを選択する位相選択手段と、選択さ
れた位相信号により前記受信したデータをラッチする第
１のラッチ手段と、該第１のラッチ手段の出力を前記選
択された位相信号によりラッチする第２のラッチ手段と
を備え、前記データの送信とデータの位相検出を該位相
検出期間とデータの送受信期間に制御するモード制御信
号に従って、前記データの位相検出期間中に前記データ
の入力位相を検出して前記ラッチする位相信号を選択す
ることを特徴とするデータ送受信装置。
【請求項２】クロック信号に同期したデータを送受信
するデータ送受信装置であって、前記クロック信号の同
期に相関のある複数の位相信号を発生する位相発生手段
と、その位相信号と前記受信したデータの位相関係を検
出する位相検出手段と、その検出結果から前記複数の位
相信号のうち何れかを選択する位相選択手段と、選択さ
れた位相信号により前記受信したデータをラッチする第
１のラッチ手段と、該第１のラッチ手段の出力を前記選
択された位相信号によりラッチする第２のラッチ手段と
を備え、前記データの入力の変化に応じて前記データの
入力位相を検出して前記ラッチする位相信号を選択する
ことを特徴とするデータ送受信装置。
【請求項３】クロック信号に同期したデータを送信す
るデータ送信手段と、そのデータを受信するデータ受信
手段を有したデータ処理装置であって、前記クロック信
号の周期に相関のある複数の位相信号を発生する位相発
生手段と、その位相信号と前記受信したデータの位相関
係を検出する位相検出手段と、その検出結果から前記複
数の位相信号のうち何れかを選択する位相選択手段と、
選択された位相信号により前記受信したデータをラッチ
する第１のラッチ手段と、該第１のラッチ手段の出力を
前記選択された位相信号によりラッチする第２のラッチ
手段とを備え、前記データ送信手段とデータの位相検出
手段をそのデータの位相検出期間とデータの送受信期間
に制御するモード制御信号に従って、前記データの位相
検出期間中に前記データの入力位相を検出して前記ラッ
チする位相信号を選択することを特徴とするデータ処理
装置。
【請求項４】クロック信号に同期したデータを送信す
るデータ送信手段と、そのデータを受信するデータ受信
手段を有したデータ処理装置であって、前記クロック信
号の周期に相関のある複数の位相信号を発生する位相発
生手段と、その位相信号と前記受信したデータの位相関
係を検出する位相検出手段と、その検出結果から前記複
数の位相信号のうち何れかを選択する位相選択手段と、
選択された位相信号により前記受信したデータをラッチ
する第１のラッチ手段と、該第１のラッチ手段の出力を
前記選択された位相信号によりラッチする第２のラッチ
手段とを備え、前記データの入力の変化に応じて前記デ
ータの入力位相を検出して前記ラッチする位相信号を選
択することを特徴とするデータ処理装置。
【請求項５】クロック信号に同期したデータを送受信
するデータ処理方法であって、前記クロック信号の周期
に相関のある複数の位相信号を発生するとともに、その
位相信号と前記受信したデータの位相関係を検出し、そ
の検出結果から前記複数の位相信号のうち何れかを選択
し、選択された位相信号により前記受信したデータを第
１のラッチ手段でラッチするとともに、該第１のラッチ
手段の出力を前記選択された位相信号により第２のラッ
チ手段でラッチし、前記データの送信とデータの位相検
出を該位相検出期間とデータの送受信期間に制御するモ
ード制御信号に従って、前記データの位相検出期間中に
前記データの入力位相を検出して前記ラッチする位相信
号を選択するようにしたことを特徴とするデータ処理方
法。
【請求項６】クロック信号に同期したデータを送受信
するデータ処理方法であって、前記クロック信号の周期
に相関のある複数の位相信号を発生するとともに、その
位相信号と前記受信したデータの位相関係を検出し、そ
の検出結果から前記複数の位相信号のうち何れかを選択
し、選択された位相信号により前記受信したデータを第
１のラッチ手段でラッチするとともに、該第１のラッチ
手段の出力を前記選択された位相信号により第２のラッ
チ手段でラッチし、前記データの入力の変化に応じて前
記データの入力位相を検出して前記ラッチする位相信号
を選択するようにしたことを特徴とするデータ処理方
法。