JP2009118334A5 - - Google Patents

Description

信号処理装置

本発明は、信号処理、具体的には、同期した複数のクロックを生成する必要のある信号処理技術に関する。

放送や通信システム、蓄積メディアなどに利用されているＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｃｏｄｉｎｇ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）システムでは、映像と音声を同期して再生する必要があるため、ＳＴＣ（Ｓｙｓｔｅｍ Ｔｉｍｅ Ｃｌｏｃｋ）と呼ばれるクロックが用いられている。例えばＭＰＥＧ−２システムでは、ＳＴＣが２７ＭＨｚと定義されている。そのため、ＭＰＥＧ−２システムに準拠した受信装置や再生装置では、２７ＭＨｚのＳＴＣに同期してビデオ信号処理やオーディオ信号処理が行われている。この同期を実現するために、受信側で基準クロックを元にビデオ信号処理用とオーディオ信号処理用のクロックを生成してビデオ信号回路とオーディオ信号処理回路にそれぞれ供することが行われている（特許文献１参照）。

一方、実際の放送において、各種規格が混在して運用される。例えば、米国のデジタル放送方式であるＡＴＳＣ（Ａｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍｓ Ｃｏｍｍｉｔｔｅｅ）方式では、多重化システム、映像圧縮方式、音声圧縮方式にＭＰＥＧ−２ ＴＳ（ＴＳ：トランスポート・ストリーム）、ＭＰＥＧ−２ Ｖｉｄｅｏ、ＡＣ−３（Ａｕｄｉｏ Ｃｏｄｅ Ｎｕｍｂｅｒ ３）がそれぞれ採用されている。また、映像方式として、従来のＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式からＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）方式まで多数の映像方式が定義されており、フィールドレートでは、ＮＴＳＣ方式と互換性のある５９．９４Ｈｚ系と６０Ｈｚ系の２種類が定められており、混在して運用されている（特許文献２参照）。

図９は、ＡＴＳＣ方式のいくつかの例を示す。例えば、５９．９４Ｈｚ系の例として、放送信号が図９に示す「解像度：６４０×４８０、走査方式：プログレッシブ、フレームレート：６０／１．００１（図中５９．９４で表す）Ｈｚ」になっている場合、１フレームにつき６４０×４８０画素の映像が１秒間に約５９．９４枚表示される。しかし、実際には、ビデオ信号処理回路では、ブランキング区間と呼ばれる画面に表示されない部分も含めて処理がなされるため、ブランキング区間を含めた水平画素数は８５８になり、総ライン数は５２５となる。従って、ビデオ信号処理回路が上記の処理を１画素単位で行うために必要な周波数（ドットクロック）は、式（１）に示すように２７ＭＨｚとなる。
８５８×５２５×６０／１．００１＝２７ＭＨｚ （１）

また、６０Ｈｚ系の例として、放送信号が図９に示す「解像度：６４０×４８０、走査方式：プログレッシブ、フレームレート：６０Ｈｚ」になっている場合、ビデオ信号処理回路の（ドットクロック）は、式（２）に示すように「２７×１．００１」ＭＨｚとなる。
８５８×５２５×６０＝２７×１．００１ＭＨｚ （２）

このようにドットクロックか異なる放送信号を受信する受信装置では、いずれの放送信号にも対応できるように、ＳＴＣに同期した当該放送信号用のドットクロックを生成する必要がある。

一般的なドットクロック生成方法は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路により基準クロックを逓倍／分周する。ＳＴＣと同期したクロックの生成を目的とするシステムでは、基準クロックは通常２７ＭＨｚとなる。また、特許文献３には、２つのＰＬＬ回路を直列に接続して目的のクロックを生成する手法も開示されている。

ここで上記５９．９４Ｈｚ系と６０Ｈｚ系の放送信号を受信する受信装置において様々なクロックの生成について考える。
図１０は、受信装置の一例を示す。この受信装置１は、基準クロックを生成するクロックジェネレータ１０と、システム回路２２と、ビデオ信号処理回路２４と、オーディオ信号処理回路２６と、ＳＴＣカウンタ３０と、システム回路２２が用いるクロックを生成するＰＬＬ回路Ａと、ビデオ信号処理回路２４が用いるクロック（ドットクロック）を生成するＰＬＬ回路Ｂと、オーディオ信号処理回路２６が用いるクロック（オーディオクロック）を生成するＰＬＬ回路Ｃを備える。

前述したように、放送信号中のビデオ信号のドットクロックは、複数の異なる値であり得る。図１０に示す受信装置１は、ドットクロックが「１：７４．２５ＭＨｚ、２：７４．２５／１．００１ＭＨｚ、３：２７ＭＨｚ、４：２７×１．００１ＭＨｚ」の４種類のドットクロックに対応するために、ドットクロックを生成するＰＬＬ回路Ｂは、この４種類のドットクロックを生成する必要がある。

図１１は、ＰＬＬ回路Ｂが２７ＭＨｚの基準クロックから上記４種類のドットクロックを生成するための逓倍数と分周数を示す。図示のように、２７ＭＨｚの基準クロックから７４．２５ＭＨｚのドットクロックを生成するために、ＰＬＬ回路Ｂは、必要な逓倍数が４４であり、分周数が１６であり、逓倍数と分周数を以下「逓倍数／分周数」で表す。７４．２５／１．００１ＭＨｚ、２７ＭＨｚ、２７×１．００１ＭＨｚのドットクロックを生成するために、ＰＬＬ回路Ｂの必要な「逓倍数／分周数」は、それぞれ「２５０／９１」、「２／２」、「１００１／１０００」となる。

また、画像処理の分野において、線形を高速に描画するために用いられるＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｎａｌｙｓｉｓ：デジタル微分解析）という手法がある。この手法を用いて、均等間隔のパルスを生成することが行われている（特許文献４）。
特開２００３−８７２２９号公報 特開２００６−１８０００５号公報 特開２０００−３５０１１９号公報 特開平９−１３０６３６号公報

図１０に示す受信装置１におけるＰＬＬ回路Ｂついて考える。上述したように、基準クロックから２７×１．００１ＭＨｚのドットクロックを生成するために、ＰＬＬ回路Ｂの必要な「逓倍数／分周数」は「１００１／１０００」である。すなわち、ＰＬＬ回路Ｂは、基準クロックを１００１逓倍して１０００分周する必要がある。１００１逓倍という高逓倍を実現できるＰＬＬ回路は、高機能であり、製造上に高度な技術が必要であるため、コストがかかるのみならず、製造困難な場合さえある。

そこで特許文献３に開示された手法を図１０に示す受信装置１に適用してみる。図１２は、この場合の受信装置２の模式図を示す。
図１２に示す受信装置２は、ＰＬＬ回路Ｂ１とＰＬＬ回路Ｂ２で図１０に示す受信装置１におけるＰＬＬ回路Ｂを置き換えたことと、セレクタ４０を追加したことの２点を除いて、他の構成要素は、図１０に示す受信装置１の相対応するものと同じであるので、ここでＰＬＬ回路Ｂ１とＰＬＬ回路Ｂ２を重点的に説明する。

図１２に示すように、ＰＬＬ回路Ｂ１は、４つのクロック「１：７４．２５ＭＨｚ、２：７４．２５／１．００１ＭＨｚ、３：２７ＭＨｚ、４ａ：４３．８７５ＭＨｚ」を生成する。１〜３のドットクロックは、図１０に示すＰＬＬ回路Ｂが生成する１〜３のドットクロックと同様である。図示のように、ＰＬＬ回路Ｂ１が４３．８７５ＭＨｚを生成するために必要な「逓倍数／分周数」は、「１３／８」である。

ＰＬＬ回路Ｂ１は、生成したクロック４ａをＰＬＬ回路Ｂ２に出力する。ＰＬＬ回路Ｂ２は、このクロック４ａを用いて、図１０に示す受信装置１におけるＰＬＬ回路Ｂが生成する４番目の２７×１．００１ＭＨｚクロックを生成する。図示のように、ＰＬＬ回路Ｂ２が４３．８７５ＭＨｚのクロックから２７×１．００１ＭＨｚのクロックを生成するために必要な「逓倍数／分周数」は、「７７／１２５」である。

このように、受信装置２において、２７ＭＨｚの基準クロックから２７×１．００１ＭＨｚのドットクロックを生成するために、ＰＬＬ回路Ｂ１とＰＬＬ回路Ｂ２を直列に接続し、ＰＬＬ回路Ｂ１により２７．ＭＨｚの基準クロックから４３．８７５ＭＨｚのクロックを生成し、ＰＬＬ回路Ｂ２により４３．８７５ＭＨｚのクロックから２７×１．００１ＭＨｚのクロックを生成する。こうすることによって、１００１逓倍可能な高機能なＰＬＬ回路を用いずに目的のドットクロックを生成できる。セレクタ４０は、受信した信号に応じて、ＰＬＬ回路Ｂ１が生成した１〜３のクロックと、ＰＬＬ回路Ｂ２が生成した４のクロックを選択的にビデオ信号処理回路２４に出力すればよい。

ところで、受信装置２の手法では、１〜４のドットクロックを生成するために、２つのＰＬＬ回路が必要である。ＰＬＬ回路がアナログ回路であるため、ＰＬＬを増設することによって受信装置２の回路規模が大きくなり、集積回路が大型化してしまうという問題がある。

また、２７ＭＨｚの基準クロックからではなく、システム回路用のクロックからドットクロックを生成する手法も考えられる。図１３は、この場合の受信装置３の模式図を示す。この受信装置３は、システム回路２２が用いるクロックを生成するＰＬＬ回路Ａ１が３５１ＭＨｚのクロックを生成することと、ドットクロックを生成するＰＬＬ回路Ｂ３が図１０に示す受信装置１におけるＰＬＬ回路Ｂと異なることの２点を除いて、他の各構成要素は、受信装置１の相対応するものと同様である。

図１３に示すように、ＰＬＬ回路Ａ１は、基準クロックを１３逓倍してシステム回路２２が用いる３５１ＭＨｚのクロックを生成する。このクロックは、システム回路２２の他に、ＰＬＬ回路Ｂ３にも出力される。

一般的に、システム回路は、ＣＰＵなどが含まれており、ビデオ信号処理回路などより高い周波数のクロックで動作する。これを利用して、ＰＬＬ回路Ｂ３は、入力された３５１ＭＨｚのクロックを用いて、上述した１〜４の４種類のクロックを生成する。図示のように、この場合、ＰＬＬ回路Ｂ３の必要な「逓倍数／分周数」は、それぞれ「４４／（１３×１６）」、「２５０／（１３×９１）」、「１／（１３×１）」、「７７／１０００」となる。

このＰＬＬ回路Ｂ３は、２７×１．００１ＭＨｚのドットクロックを生成するために必要な「逓倍数／分周数」は「７７／１０００」であり、高逓倍である必要がない。

ところで、受信装置３では、システム回路２２への入力周波数が３５１ＭＨｚに固定される。これでは、システム回路で利用周波数が制約される上に、ＣＰＵなどを含むシステム回路２２が高速化されたときに、３５１ＭＨｚの整数倍以外の周波数では、容易に変更することが出来ず、柔軟に対応することができないという問題がある。

そこで、２７×１．００１ＭＨｚのドットクロックを生成するために、２７ＭＨｚの基準クロックとは別の基準クロック（２７×１．００１ＭＨｚ）を供給することも考えられる。図１４は、この場合の受信装置４の模式図を示す。図１４に示す受信装置４は、クロックジェネレータ１２とセレクタ５０を追加したことと、ＰＬＬ回路Ｂ４がＰＬＬ回路Ｂと異なることの２点を除いて、他の各構成要素は、図１０に示す受信装置１と同様である。

受信装置４において、クロックジェネレータ１２は、２７×１．００１ＭＨｚのクロックを生成してセレクタ５０に出力する。セレクタ５０は、クロックジェネレータ１０とクロックジェネレータ１２が生成したクロックを選択的にＰＬＬ回路Ｂ４に出力する。このような構成によって、ＰＬＬ回路Ｂ４は、クロックジェネレータ１０からの基準クロック（２７ＭＨｚ）を用いて、「４４／１６」、「２５０／９１」、「１／１」の「逓倍数／分周数」で上記１〜３のドットクロックを生成でき、クロックジェネレータ１２からの基準クロック（２７×１．００１ＭＨｚ）を用いて、「１／１」の「逓倍数／分周数」で上記第４のドットクロックを生成できる。

この手法によれば、ＰＬＬ回路Ｂ４は、高逓倍である必要が無いが、２７×１．００１ＭＨｚを生成するクロックジェネレータ１２が必要である。さらに、クロックを生成するためのレジスタの設定のタイムラグなどによりクロックジェネレータ１０とクロックジェネレータ１２のクロック生成タイミングのずれが生じたり、いずれか一方または両方のクロックジェネレータの精度に少しでも狂いがあったりするなどの場合には、クロックジェネレータ１０とクロックジェネレータ１２の生成したクロックが互いに同期がとれない恐れがある。その結果、受信装置全体に悪影響を与えてしまう。

本発明の一つの態様は、信号処理装置である。この信号処理装置は、記憶部と、実数カウンタと、第１の整数カウンタと、第１のパルス生成回路と、補正回路と、第２の整数カウンタと、第２のパルス生成回路を備える。

記憶部は、予め設定された正整数Ａ、Ｂ、Ｃと、ｋ個のオフセット値Ｆｉ(ｉ＝１〜ｋ）と、各オフセット値Ｆｉのそれぞれの加算回数Ｅｉを格納している。

実数カウンタは整数加算リングカウンタであり、入力クロック毎に、カウント値が０以上である場合には正整数Ｃを減算する一方、カウント値が負である場合には正整数Ｂと正整数Ｃの差（Ｂ−Ｃ）を加算し、キャリーを出力する。

第１の整数カウンタも整数加算リングカウンタであり、入力クロック毎に、自身のカウント値ＩＣ１と、実数カウンタが出力したキャリーと、記憶部に格納された正整数Ａとを加算する。

第１のパルス発生回路は、カウント値ＩＣ１に応じて、第１の整数カウンタが１周する期間を１周期とする第１のクロックを生成する。

補正回路は、記憶部に格納されたオフセット値Ｆｉを出力する処理を、第１のクロックのＤ周期（Ｄ：正整数）に等しい長さの補正期間毎に繰り返し、各補正期間において、該補正期間における出力回数がその加算回数Ｅｉ以下であるオフセット値Ｆｉのうちの１つを、入力クロックに同期して出力する。

第２の整数カウンタも整数加算リングカウンタであり、入力クロック毎に、自身のカウント値ＩＣ２と、実数カウンタが出力したキャリーと、正整数Ａと、補正回路が出力したオフセット値とを加算する。

第２のパルス回路は、カウント値ＩＣ２に応じて、第２の整数カウンタが１周する期間を１周期とする第２のクロックを生成する。
第２のクロックの周波数は第１のクロックの周波数のＧ倍（Ｇ＞０）であり、正整数Ｄは、第１のクロックと第２のクロックの同期周期長を表す第１のクロックの周期数である。また、正整数Ａ、Ｂ、Ｃは式（３）を満たすように設定されており、オフセット値Ｆｉおよびその加算回数Ｅｉは、式（４）および式（５）を満たすように設定されている。

なお、上記装置を方法やシステムして表現したものも、本発明の態様として有効である。

本発明の技術によれば、システムの仕様変更に柔軟に対応でき、かつ小さな回路規模で互いに同期した複数のクロックを生成することができる。

本発明の具体的な実施例を説明する前に、まず、本発明の原理を説明する。
本願発明者は、上述した各問題点を解決するために研究模索した結果、ＰＬＬ回路を用いずに、入力されたクロック（以下入力クロックという）を元に、入力されたクロックと同期しており、かつ片方のクロックの周波数が他方のクロックの周波数の非整数倍である２つのクロックを生成する手法を確立した。

例えば、ＰＬＬ回路を用いずに、入力クロックと同期した２７ＭＨｚと２７×１．００１ＭＨｚの２つのクロックを生成することができれば、生成されたクロックを用いて、上述した例の１〜３の各ドットクロック（７４．２５ＭＨｚ、７４．２５／１．００１ＭＨｚ、２７ＭＨｚ）は元より、第４のクロック（２７×１．００１ＭＨｚ）も低逓倍のＰＬＬ回路で作成できるようになる。ここで、入力クロックと同期した、片方のクロックの周波数が他方のクロックの周波数の１．００１倍である２つのクロックを生成する場合を例にして説明する。

図１は、本願発明者が確立した手法にかかるクロック生成回路１００の模式図を示す。クロック生成回路１００は、入力クロックｆ０に同期した第１のクロックｆ１と第２のクロックｆ２を生成するものであり、第２のクロックｆ２の周波数は、第１のクロックｆ１の周波数の１．００１倍である。なお、以下の説明において、入力クロックｆ０、第１のクロックｆ１、第２のクロックｆ２の周波数もそれぞれｆ０、ｆ１、ｆ２で表記する。

図１に示すように、クロック生成回路１００は、レジスタ群１１０と、実数カウンタ１２０と、第１の整数カウンタ１３０と、第１のパルス発生回路１４０と、第２の整数カウンタ１５０と、補正回路１６０、第２のパルス発生回路１７０を備える。

記憶部としてのレジスタ群１１０群は、予め設定された正整数Ａ、Ｂ、Ｃ、Ｄ、Ｅ、および整数であるオフセット値Ｆをそれぞれ格納するレジスタＡ〜レジスタＦを有する。

正整数Ａ、Ｂ、Ｃは、第１のクロックｆ１と入力クロックｆ０の周波数に応じて前述した式（３）を満たすように設定されている。

整数カウンタの解像度は該整数カウンタのビット幅を意味し、たとえば１６ビット幅の整数カウンタは、その解像度が６５５３６となる。

クロック生成回路１００は、ＤＤＡすなわち微分解析手法を用いて、入力クロックｆ０から第１のクロックｆ１と第２のクロックｆ２を生成する。図２〜図５を参照して、クロック生成回路１００の各構成要素を説明する。なお、実数カウンタ１２０、第１の整数カウンタ１３０、第２の整数カウンタ１５０の初期値は、０である。

実数カウンタ１２０は、整数加算リングカウンタであり、入力クロック毎に、カウント値ＲＣが０以上である場合にはレジスタＣに格納された正整数Ｃを減算する一方、カウント値ＲＣが負である場合には正整数Ｂと正整数Ｃの差（Ｂ−Ｃ）を加算し、１となるキャリー（図中Ｃａｒｒｙ）を出力する。

図２は、例として、Ｂ＝２０、Ｃ＝３とした場合に実数カウンタ１２０のカウント値ＲＣとキャリーを示す。

動作開示直後では、ＲＣが０であり、実数カウンタ１２０がＲＣからＣを減算するため、カウント値ＲＣが「−３」となる。このとき、キャリーが生じない。

次の入力クロック時、ＲＣが負の値「−３」であるため、実数カウンタ１２０はＲＣと（Ｂ−Ｃ）を加算する。その結果、カウント値ＲＣが１４となり、キャリー「１」が発生する。

さらに次の入力クロック時、ＲＣが正の値「１４」であるため、実数カウンタ１２０はＲＣからＣを減算する。その結果、カウント値ＲＣが１１となり、キャリーが生じない。

実数カウンタ１２０は、入力クロック毎に上述した処理を繰り返し、図２に示すようにカウント値ＲＣが変化する。実数カウンタ１２０は、実質的には、入力クロック毎に、Ｃの分の誤差を発生させ、誤差がＢを超えたときにキャリーが発生するように構成されている。こうすることにより、加減算だけで、Ｂ回のループの中にＣ回のキャリーが発生することを実現している。

第１の整数カウンタ１３０は、整数加算リングカウンタであり、入力クロック毎に、実数カウンタ１２０が出力したキャリーと、レジスタＡに格納された正整数Ａとを加算してカウント値ＩＣ１を得、ＩＣ１が最大カウント値に達したときにリセットする。

実数カウンタ１２０と第１の整数カウンタ１３０による処理をＣ言語で記述すると、図３に示すようになる。

実数カウンタ１２０と第１の整数カウンタ１３０のこのような動作によって、第１の整数カウンタ１３０のカウント値ＩＣ１の最上位ビットをクロック出力すれば、上述した式（３）を満たす第１のクロックｆ１を得ることができる。

第１のパルス発生回路１４０は、第１の整数カウンタ１３０のカウント値ＩＣ１に応じてパルスを生成するものであり、具体的には、ＩＣ１が最大カウント値の１／２になったときにＨｉ出力をスタートし、ＩＣ１が最大カウント値になり第１の整数カウンタ１３０がカウント値をリセットするのに同期してＬｏｗ出力に切り換える。

図４は、第１の整数カウンタ１３０のカウント値ＩＣ１、入力クロックｆ０、第１のクロックｆ１間の関係を示す。図４に示すように、第１の整数カウンタ１３０は、０から最大カウント値までカウントすることを繰り返す。カウントするたびに、正整数Ａ分インクリメントするが、第１に実数カウンタ１２０からＢ回にＣ回出力されるキャリーによってカウント値の誤差補正がなされる。その結果、カウント値ＩＣ１の増加は、勾配（Ａ＋（Ｃ／Ｂ））の直線と近似する。したがって、第１のパルス発生回路１４０により、カウント値ＩＣ１が最大カウント値の１／２に到達したとき（図中黒丸が示す時点）からＨｉクロック出力し、ＩＣ１が最大カウント値に到達した時点でＬｏｗ出力に切り換えることによって、第１の整数カウンタ１３０が０から最大カウント値までカウントする度に１周期となり、かつ、入力クロックｆ０と同期した第１のクロックｆ１を得ることができる。

次にレジスタＤ〜Ｆ、第２の整数カウンタ１５０、補正回路１６０、第２のパルス発生回路１７０について説明する。これらの要素ブロックは、第１のクロックｆ１の１．００１倍の周波数を有する第２のクロックｆ２を生成するものである。

第２のクロックｆ２の周波数が第１のクロックｆ１のＧ倍（Ｇ＞０）で表すと、第１のクロックｆ１の周期数により表わされる、第１のクロックｆ１と第２のクロックｆ２が同期する同期周期の長さ（同期周期長）Ｄは上述した式（４）を満たす値となる。

ここの例では、第２のクロックｆ２の周波数が第１のクロックｆ１の周波数の１．００１倍であるので、式（４）を満たす同期周期長Ｄは、１０００周期×ｍである（ｍ：１以上の整数）。なお、同期周期長Ｄは、式（４）を満たす任意の値を選択してもよいが、最小値を選択することが望ましい。そのため、同期周期長として１０００が選択される。

前述したように、第１のクロックｆ１は、第１の整数カウンタ１３０が０から最大カウント値までカウントする度に１周期となる。第１の整数カウンタ１３０の１．００１倍の速さでカウントするカウンタがあれば、第１のパルス発生回路１４０と同様のパルス発生回路でそのカウント値に応じてパルスを発生することによって、第１のクロックｆ１の１．００１倍の周波数を有する第２のクロックｆ２を生成することができる。第１の整数カウンタ１３０の１．００１倍の速さでカウントするカウンタを実現するためには、第１の整数カウンタ１３０と同様なカウントを行うカウンタ（以下第２のカウンタという）に、カウント値が一周する毎にカウンタの最大カウント値の１／１０００の値を加算させるようにすれば、第２のカウンタのカウント値は、第１の整数カウンタ１３０のカウント値ＩＣ１と比べ、１周期毎に１／１０００周期分進めることになり、同期周期の長さである１０００周期毎に１周期分進めることになる。

ところで、例えば、第１の整数カウンタ１３０はビット幅が１６ビットである場合、第１のクロックｆ１の１周期毎に、２^１６すなわち６５５３６回カウントする。第１の整数カウンタ１３０より１．００１倍速くカウントする第２の整数カウンタを実現するためには、第１のクロックｆ１の１周期毎に、６５５３６の１／１０００となる６５．５３６の値をそのカウント値に加算する必要がある。しかし、この加算値は整数ではないため、整数加算リングカウンタである第２の整数カウンタに加算できない。

そこで、本願発明者は、整数加算リングカウンタで上記第２の整数カウンタに望まれる処理を実現するために、下記の手法を想到した。

前述した式（５）を満たすように、ｋ個のオフセット値Ｆｉ(ｉ＝１〜ｋ）と、各オフセット値Ｆｉのそれぞれの加算回数Ｅｉとを予め設定しておき、入力クロック毎に、ｋ個のオフセット値Ｆｉのうちの、第１の整数カウンタ１３０のリセット直後からの出力回数がその加算回数Ｅｉ以下であるオフセット値のうちの１つを第２の整数カウンタに出力する。このオフセット値を出力する回路を、以下補正回路という。第１のクロックｆ１のＤ周期と等しい期間を補正期間とすれば、補正回路は、各補正期間において、上記処理を行う。

第２の整数カウンタは、入力クロック毎に、自身のカウント値ＩＣ２と、実数カウンタ１２０が出力したキャリーと、正整数Ａと、上記補正回路が出力したオフセット値とを加算する。なお、補正回路からオフセット値の出力がないとき、すなわち各オフセット値Ｆｉがその加算回数Ｅｉ分出力された後は、オフセット値の加算をしない。

そして、第２の整数カウンタのカウント値ＩＣ２に応じて、該第２の整数カウンタの２回連続したリセット間の期間を１周期とするクロックを生成する。このクロックは、第２のクロックｆ２となる。

このようにして生成した第２のクロックｆ２は、１周期単位でみれば多少ジッタがあるが、同期周期長Ｄ周期で見れば、第１のクロックｆ１と同期した、第１のクロックｆ１の周波数のＧ倍の周波数を有することになる。

また、式（５）を満たす限り、任意のオフセット値Ｆｉと加算回数Ｅｉを設定してもよいが、オフセット値としては、最大カウント値と同期周期長Ｄの商より小さい整数のうちの最大値であるオフセット値Ｆ１と、この商より大きい整数のうちの最小値であるオフセット値Ｆ２の２つを設定することが好ましく、オフセット値Ｆ１の加算回数Ｅ１とオフセット値Ｆ２の加算回数Ｅ２としてはそれらの和が同期周期長Ｄになるように設定することが好ましい。

このようにオフセット値と加算回数を設定することによって、第２の整数カウンタに加算するオフセット値が比較的小さく、かつ均一であるため、第２のクロックｆ２におけるジッタを軽減することができる。

第２の整数カウンタに加算するオフセット値をできるだけ小さくする視点から、同期周期長Ｄをできるだけ大きい値を選択することが考えられる。しかし、同期周期長Ｄが長すぎると、第１のクロックｆ１と第２のクロックｆ２が同期するまでの時間も長くなるという問題がある。そのため、同期周期長Ｄについては最小値を選択し、上述したように比較的小さなオフセット値を均一に加算していく手法はバランスがよいといえる。

さらに、オフセット値Ｆ１とオフセット値Ｆ２、および加算回数Ｅ１と加算回数Ｅ２の関係に注目してみる。これらの関係は、下記の式（６）により表わすことができる。

そのため、オフセット値については、オフセット値Ｆ１のみを設定して、第２の整数カウンタにオフセット値Ｆ２を出力すべき場合に、オフセット値Ｆ１に１を加算して出力すればよい。また、加算回数についても、加算回数Ｅ１のみを設定して、オフセット値Ｆ１をＥ１回出力した後、オフセット値の総出力回数がＤになるまで「オフセット値Ｆ１＋１」を出力すればよい。こうすることによって、オフセット値と加算回数を格納するレジスタを削減することができる。

ここで、上述した例を用いてさらに具体的に説明する。上記の例では、倍数Ｇが１．００１であり、１０００が同期周期長Ｄとして選択されているため、最大カウント値６５５３６と同期周期長Ｄの商が６５．５３６である。従って、式（４）に基づいて下記の式（７）が得られる。すなわち、オフセット値Ｆ１、Ｆ２として６５、６６がそれぞれ得られ、加算回数Ｅ１、Ｅ２として４６４、５３６がそれぞれ得られる。
Ｆ１×Ｅ１＋Ｆ２×Ｅ２＝６５×４６４＋６６×５３６＝６５５３６ （７）

レジスタに同期周期長Ｄ（１０００）、オフセット値Ｆ１（６５）、加算回数Ｅ１（４６４）を設定しておき、同期周期の１０００周期毎に、「６５」を４６４回、「６５＋１」を「１０００−４６４」回第２の整数カウンタに出力するようにすれば、第１の整数カウンタ１３０が最大カウント値までのカウントを１０００回行う度に、第２の整数カウンタが最大カウント値までのカウントを１００１回行うことになる。そのため、第２の整数カウンタのカウント値ＩＣ２に応じて、周波数が第１のクロックｆ１の１．００１倍である第２のクロックｆ２を生成することができる。

図１に示すクロック生成回路１００における第２の整数カウンタ１５０、補正回路１６０、およびレジスタＤ〜Ｆは、このような処理を実現する。

レジスタＤは、同期周期長Ｄ（１０００）を格納している。レジスタＦは、オフセット値Ｆ１（６５）を格納している。レジスタＥは、加算回数Ｅ１（４６４）を格納している。

第１の整数カウンタ１３０がカウントを開始すると、補正回路１６０は、そのカウント値ＩＣ１が周回する回数をカウントすると共に、カウント値ｃｎｔがレジスタＥに格納された加算回数Ｅ１（４６４）以下である場合にはレジスタＦに格納されたオフセット値Ｆ１（６５）を第２の整数カウンタ１５０に出力し、カウント値ｃｎｔが加算回数Ｅ１（４６４）を超えた場合にはオフセット値Ｆ１（６５）に１を加算して第２の整数カウンタ１５０に出力する。そして、カウント値ｃｎｔがレジスタＤに格納された同期周期長Ｄ（１０００）になったときにカウント値ｃｎｔを０にリセットして上記処理を繰り返す。
ｃｎｔが０からＤになるまでの期間は、第１のクロックｆ１の１０００周期の長さを有し、１補正期間となる。

第２の整数カウンタ１５０は、入力クロック毎に、自身のカウント値ＩＣ２と、レジスタＡに格納された正整数Ａと、実数カウンタ１２０が出力したキャリーと、補正回路１６０が出力したオフセット値とを加算する。

図５は、補正回路１６０のカウント値ｃｎｔと、第２の整数カウンタ１５０に出力されるオフセット値と、第２の整数カウンタ１５０が加算したオフセット値の総和との関係を示す。

図５に示すように、カウント値ｃｎｔが０から４６３までは、第２の整数カウンタ１５０にオフセット値Ｆ１（６５）が出力され、カウント値が４６４から９９９までは、「（オフセット値Ｆ１＋１）＝６６」が出力される。第１の整数カウンタ１５０がオフセット値を累積加算した結果、ｃｎｔが９９９になったときに、加算されたオフセット値の総和は６５５３６になる。すなわち、長さが１０００周期である補正期間毎に、第２の整数カウンタ１５０は、第１の整数カウンタ１３０より、６５５３６多くカウントする。

第２のパルス発生回路１７０は、第２の整数カウンタ１５０が０から最大カウント値まで数える期間を１周期とするように第２のクロックｆ２を生成する。このクロックｆ２は、第１のクロックｆ１の１．００１倍である。

図６は、図１に示すクロック生成回路１００を実現する具体的な回路例である。なお、分かりやすいように、図６において第１のパルス発生回路１４０と第２のパルス発生回路１７０を省略している。

図６に示すように、実数カウンタ１２０は、加減算器１２１と、減算器１２２と、セレクタ１２３と、比較器１２４と、キャリー発生回路１２５と、レジスタ１２６を有する。

加減算器１２１は、入力クロック毎に、レジスタ１２６に格納されたカウント値ＲＣと、レジスタＢに格納された正整数Ｂと、レジスタＣに格納された正整数Ｃに対して加減算（ＲＣ＋（Ｂ−Ｃ））を行って演算結果をセレクタ１２３に出力する。

減算器１２２は、入力クロック毎に（ＲＣ−Ｃ）の演算を行って演算結果をセレクタ１２３に出力する。

比較器１２４は、入力クロック毎にレジスタ１２６に格納されたカウント値ＲＣと０を比較し、比較結果をキャリー発生回路１２５とセレクタ１２３に出力する。

セレクタ１２３は、比較器１２４による比較の結果、カウント値ＲＣが０以上であるときに減算器１２２の演算結果を選択してレジスタ１２６に出力する一方、カウント値ＲＣが正であるときに加減算器１２１の演算結果を選択してレジスタ１２６に出力する。

キャリー発生回路１２５は、比較器１２４の比較の結果、カウント値ＲＣが負であるときにキャリー「１」を生成して第１の整数カウンタ１３０と第２の整数カウンタ１５０に出力する。

レジスタ１２６は、セレクタ１２３からいずれかの演算結果が出力される度に、カウント値ＲＣをその演算結果に更新する。

第１の整数カウンタ１３０は、加算器１３１とレジスタ１３２を有する。加算器１３１は、入力クロック毎に、レジスタ１３２に格納されたカウント値ＩＣ１と、レジスタＡに格納された正整数Ａとを加算すると共に、実数カウンタ１２０におけるキャリー発生回路１２５からキャリーの出力があるときに、キャリーも加算する。

レジスタ１３２は、加算器１３１の演算結果を新しいカウント値ＩＣ１として格納する。また、レジスタ１３２は、例えば１６ビットのレジスタであり、カウント値ＩＣ１が最大値６５５３５に到達すると、カウント値ＩＣ１を０に戻す。

補正回路１６０は、キャリー発生回路１６１と、セレクタ１６２と、加算器１６３と、比較器１６４と、レジスタ１６５と、比較器１６６と、セレクタ１６７と、加算器１６８と、セレクタ１６９を有する。

キャリー発生回路１６１は、第１に整数カウンタ１３０のカウント値ＩＣ１が０になる度にキャリー「１」を生成してセレクタ１６２に出力する。
加算器１６３は、比較器１６４の出力に「１」を加算してセレクタ１６２に出力する。

比較器１６４は、レジスタ１６５に格納されたカウント値ｃｎｔと、レジスタＤに格納された同期周期長Ｄとを比較し、カウント値ｃｎｔが同期周期長Ｄより小さいときにはカウント値ｃｎｔをセレクタ１６２と加算器１６３に出力する一方、カウント値ｃｎｔが同期周期長に到達する度に「０」をセレクタ１６２と加算器１６３に出力する。

セレクタ１６２は、キャリー発生回路１６１からキャリーが出力されていないときに、比較器１６４からのカウント値ｃｎｔを出力一方、キャリー発生回路１６１からキャリーが出力されたときに、加算器１６３の加算結果すなわち「カウント値ｃｎｔ＋１」を出力する。
レジスタ１６５は、セレクタ１６２の出力を新しいカウント値ｃｎｔとして格納する。

第１の整数カウンタ１３０のカウント値ＩＣ１が最大値に達する度にキャリー発生回路１６１がキャリーを生成するようになっているので、レジスタ１６５に格納されるカウント値ｃｎｔは、ＩＣ１が最大値に達する度にインクリメントされる。そして、カウント値ｃｎｔが同期周期長Ｄになるとリセットされるので、レジスタ１６５は、カウント値ｃｎｔとして、０〜同期周期長Ｄまで繰り返す格納する。さらに、第１の整数カウンタ１３０が０から最大値までカウントする期間は、第１の整数カウンタ１３０のカウント値ＩＣ１に基づいて作成される第１のクロックｆ１の１周期であるので、キャリー発生回路１６１と、セレクタ１６２と、加算器１６３と、比較器１６４と、レジスタ１６５は、第１のクロックｆ１の周期をＤ周期毎にそのクロックをカウントするカウンタとして機能することになる。

比較器１６６は、レジスタ１６５に格納されたカウント値ｃｎｔと、レジスタＥに格納された加算回数Ｅ１とを比較し、比較結果をセレクタ１６７に出力する。
加算器１６８は、レジスタＦに格納されたオフセット値Ｆ１に１を加算してセレクタ１６７に出力する。

セレクタ１６７は、比較器１６６による比較の結果、カウント値ｃｎｔがＥ１より小さいときに、レジスタＦに格納されたオフセット値Ｆ１をセレクタ１６９に出力する一方、カウント値ｃｎｔがＥ１以上であるときに、加算器１６８からの「オフセット値Ｆ１＋１」をセレクタ１６９に出力する。

セレクタ１６９は、補正回路１６０のキャリー発生回路１６１からのキャリーの有無に基づいてセレクタ１６７の出力か「０」を選択する。具体的には、キャリー発生回路１６１からキャリーが出力されていないときはセレクタ１６７からのオフセット値Ｆ１または「オフセット値Ｆ１＋１」を第２の整数カウンタ１５０に出力する一方、キャリー発生回路１６１からキャリーが出力されたときは「０」を第２の整数カウンタ１５０に出力する。

第２の整数カウンタ１５０は、加算器１５１とレジスタ１５２を有する。加算器１５１は、レジスタ１５２に格納されたカウント値ＩＣ２と、正整数Ａと、セレクタ１６９を加算すると共に、実数カウンタ１２０におけるキャリー発生回路１２５からキャリーが出力されたときは、キャリーも加算する。

レジスタ１５２は、加算器１５１の演算結果を新しいカウント値ＩＣ２として格納する。なお、レジスタ１５２は、第１に整数カウンタ１３０におけるレジスタ１３２と同様なビット幅を有し、カウント値ＩＣ２が最大値例えば６５５３５に達するとカウント値ＩＣ２を０に戻す。

図６に示す回路によれば、第１に整数カウンタ１３０は、入力クロックに同期して、０から最大値までのカウントを繰り返し、そのカウント値ＩＣ１に基づいて作成される、０から最大値までのカウント期間すなわち第１の整数カウンタ１３０の２回連続したリセット間の期間を１周期とする第１のクロックｆ１の周波数は、入力クロックｆ０の周波数と式（３）の関係を満たす。この第１のクロックｆ１の周波数は、正整数Ａ、Ｂ、Ｃの値次第、入力クロックｆ０の周波数の１／２以下の任意の値になり得る。

また、第２の整数カウンタ１５０も、入力クロックに同期して０から最大値までのカウントを繰り返すが、補正回路１６０からのオフセット値をカウント値に加算しているので、第１の整数カウンタ１３０が０から最大値までのカウントをＤ回行う度に、０から最大値までのカウントを（Ｄ＋（Ｇ−１）×Ｄ」を行う。すなわち、第２の整数カウンタ１５０が０から最大値までカウントするスピードは、第１の整数カウンタ１３０のそれよりＧ倍速い。

そのため、第２の整数カウンタ１５０のカウント値ＩＣ２に基づいて作成される、第２の整数カウンタ１５０が０から最大値までのカウント期間を１周期とする第２のクロックｆ２の周波数は、第１のクロックｆ１の周波数のＧ倍となる。

この倍数Ｇは、０より大きい任意の値（小数を含む）であってもよい。すなわち、本願発明者が確立したこの技術は、入力クロックｆ０に同期した、該入力クロックｆ０の周波数の１／２以下の任意の周波数の第１のクロックｆ１と、第１のクロックの任意の倍数Ｇの周波数を有する第２のクロックｆ２の生成を、３つの整数カウンタにより実現している。

なお、上記説明において、１より大きい１．００１倍を倍数Ｇの具体例としたが、倍数Ｇが１より小さいときすなわち式（５）における（Ｇ−１）が負となるときに、補正回路１６０から第２の整数カウンタ１５０に負のオフセット値Ｆを供することにより周波数が第１のクロックｆ１の周波数より小さい第２のクロックも生成できる。

また、本発明の原理が分かりやすいように、上記において、入力クロックｆ０に同期し、片方の周波数が他方の実数倍である２つのクロック（ｆ１、ｆ２）を生成する回路について説明したが、本発明にかかる技術は、入力クロックｆ０に同期し、２つ以上の任意の数のクロックの生成に適用することができる。

図７は、例として入力クロックｆ０に同期した３つのクロックｆ１、ｆ２、ｆ３を生成する回路の模式図を示す。なお、図７において、図１に示すクロック生成回路１００と同様のものについては同じ符号を付与している。
図７に示すクロック生成回路において、クロックｆ３を生成するためのレジスタＥａ、Ｆａ、第３の整数カウンタ１５０ａ、補正回路１６０ａ、第３のパルス発生回路１７０ａは、クロックｆ２を生成するためのレジスタＥ、Ｆ、第２の整数カウンタ１５０、補正回路１６０、第２のパルス発生回路１７０とそれぞれ同様な機能をする。レジスタＥａ、Ｆａの値の設定次第で、入力クロックｆ０と同期し、かつ、第２のクロックｆ２の周波数と異なり、かつ第１のクロックｆ１の実数倍の周波数を有する第３のクロックｆ３を生成することができる。

以上の説明を踏まえて、上述したクロック生成回路を適用した実施の形態を説明する。
図８は、本発明の実施の形態にかかる信号処理装置２００を示す。この信号処理装置２００は、例えば映像放送の受信装置であり、クロックジェネレータ１０と、ＰＬＬ回路２１０と、クロック生成回路２２０と、セレクタ２３０と、ＰＬＬ回路２４０と、ＰＬＬ回路２５０と、システム回路２２と、ビデオ信号処理回路２４と、オーディオ信号処理回路２６と、ＳＴＣカウンタ３０を備える。比較しやすいように、図８において、図１０、図１２、図１３、図１４の各図が示す受信装置のものと同じ構成要素について同じ符号を付与している。例として、この信号処理装置２００も、前述した各受信装置と同じように、ビデオ信号処理回路２４が、７４．２５ＭＨｚ、７４．２５／１．００１ＭＨｚ、２７ＭＨｚ、２７×１．００１ＭＨｚのドットクロックを有するビデオ信号も対応できるように要求される。

クロックジェネレータ１０は、２７ＭＨｚの基準クロックを生成する。
ＰＬＬ回路２１０は、システム回路２２が用いるシステムクロックを生成してシステム回路２２に供する。例として、システムクロックは６５５．３６ＭＨｚである。

クロック生成回路２２０、セレクタ２３０、ＰＬＬ回路２４０は、ビデオ信号処理回路２４が用いるドットクロックを生成する。前述のように、７４．２５ＭＨｚ、７４．２５／１．００１ＭＨｚ、２７ＭＨｚ、２７×１．００１ＭＨｚのドットクロックすべて生成可能である必要がある。

クロック生成回路２２０は、図１に示すクロック生成回路１００を適用したものであり、ＰＬＬ回路２１０が生成したシステムクロックを入力クロックｆ０とし、それに同期した２つのクロックを生成する。この２つのクロックのうち、第１のクロックｆ１の周波数が２７ＭＨｚであり、第２のクロックｆ２の周波数は第１のクロックｆ１の周波数の１．００１倍の２７．０２７ＭＨｚである。

クロック生成回路２２０は、図１〜図６を用いて説明したクロック生成回路１００であるので、ここで詳細な説明を省略する。なお、クロック生成回路２２０は、第１のクロックｆ１と第２のクロックｆ２として、２７ＭＨｚと２７×１．００１ＭＨｚのクロックを作成しており、倍数Ｇが１より大きい。そのため、第２のクロックｆ２を作成するための第２の整数カウンタに供されるオフセット値が正であり、オフセット値に符号ビットを持たせる必要が無い。勿論、第１のクロックとして２７．０２７ＭＨｚを作成し、周波数がそれの１／１．００１倍の２７ＭＨｚである第２のクロックを作成するようにしてもよい。この場合、第２の整数カウンタに供するオフセット値に符号ビットを持たせる必要がある。

セレクタ２３０は、ビデオ信号の種類に基づいて、クロック生成回路２２０が生成した第１のクロックｆ１または第２のクロックｆ２を選択してＰＬＬ回路２４０に出力する。

ＰＬＬ回路２４０は、周波数が２７×１．００１ＭＨｚである第４番目のドットクロックを作成する際に、第２のクロックｆ２を用いる。この場合、ＰＬＬ回路２４０の「逓倍数／分周数」が「１／１」である。１〜３の３つのドットクロックのいずれかを作成する際には、第１のクロックｆ１を用いる。この場合、ドットクロックに応じた「逓倍数／分周数」は、「４４／１６」、「２５０／９１」、「１／１」である。

ＰＬＬ回路２４０は、作成したドットクロックをビデオ信号処理回路２４に供する。
ＰＬＬ回路２５０は、ＳＴＣに基づいてオーディオ信号処理回路２６が用いるオーディオクロックを生成してオーディオ信号処理回路２６に供する。

このように、本実施の形態の信号処理装置２００によれば、クロック生成回路２２０は、２７ＭＨｚの第１のクロックｆ１と２７×１．００１ＭＨｚの第２のクロックｆ２を作成してセレクタ２３０により選択的にＰＬＬ回路２４０に供するようにしているので、ビデオ信号処理回路２４が用いる可能性のある４つのドットクロックのいずれを作成するときも、ＰＬＬ回路２４０は、高逓倍である必要がない。また、第１のクロックｆ１と第２のクロックｆ２のいずれも基準クロックと同期するので、ＰＬＬ回路２４０が生成したクロックもシステムクロックおよびオーディオクロック、ＳＴＣと同期がとれている。

また、クロック生成回路２２０は、アナログ回路であるＰＬＬではなく、整数カウンタにより構成されるので、回路規模が小さい。

さらに、本実施の形態において、例として、ＰＬＬ回路２１０が生成した、クロック生成回路２２０の入力クロックにもなっているシステムクロックは６５５．３６ＭＨｚであるが、クロック生成回路２２０は、前述した正整数Ａ、Ｂ、Ｃなどレジスタに格納されたパラメータを調整することによって、入力クロックの周波数の１／２以下の任意の周波数を有する第１のクロックを生成できるので、システム回路２２がより速いクロックを用いるようになったなどのシステム仕様変更にも柔軟に対応することができる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。

本発明によるクロック生成回路の模式図である（その１）。 図１に示すクロック生成回路における実数カウンタを説明するための図である。 図１に示すクロック生成回路における実数カウンタと第１の整数カウンタが実現する処理のＣ言語記述例を示す図である。 図１におけるクロック生成回路における第１に整数カウンタのカウント値と、該カウント値に基づいて生成された第１のクロックと、入力クロックとの関係を示す図である。 図１に示すクロック生成回路における補正回路を説明するための図である。 図１に示すクロック生成回路の具体的な回路例を示す図である。 本発明によるクロック生成回路の模式図である（その２）。 本発明の実施の形態にかかる信号処理装置を示す図である。 ＡＴＳＣ方式の例を示す図である。 受信装置の例を示す図である（その１）。 図１０に示す受信装置におけるＰＬＬ回路の逓倍数と分周数の例を示す図である。 受信装置の例を示す図である（その２）。 受信装置の例を示す図である（その３）。 受信装置の例を示す図である（その４）。

１０ クロックジェネレータ ２２ システム回路
２４ ビデオ信号処理回路 ２６ オーディオ信号処理回路
３０ ＳＴＣカウンタ １００ クロック生成回路
１１０ レジスタ群 １２０ 実数カウンタ
１２１ 加減算器 １２２ 減算器
１２３ セレクタ １２４ 比較器
１２５ キャリー発生回路 １２６ レジスタ
１３０ 第１の整数カウンタ １３１ 加算器
１３２ レジスタ １４０ 第１のパルス発生回路
１５０ 整数カウンタ １５１ 加算器
１５２ レジスタ １６０ 補正回路
１６１ キャリー発生回路 １６２ セレクタ
１６３ レジスタ １６３ 加算器
１６４ 比較器 １６５ レジスタ
１６６ 比較器 １６７ セレクタ
１６８ 加算器 １６９ セレクタ
１７０ 第２のパルス発生回路 ２００ 信号処理装置
２１０ ＰＬＬ回路 ２２０ クロック生成回路
２３０ セレクタ ２４０ ＰＬＬ回路
２５０ ＰＬＬ回路
ｆ０ 入力クロック
ｆ１ 第１のクロック
ｆ２ 第２のクロック