TWI390955B

TWI390955B - 信號處理設備

Info

Publication number: TWI390955B
Application number: TW97141029A
Authority: TW
Inventors: Toshiyuki Tsuchida; Yoshikazu Komatsu
Original assignee: Renesas Electronics Corp
Priority date: 2007-11-08
Filing date: 2008-10-24
Publication date: 2013-03-21
Also published as: JP4996424B2; US7760001B2; US20090121767A1; TW200937944A; JP2009118334A; DE602008001422D1; KR20090048348A; CN101431602A; KR100983998B1; EP2058722A1; EP2058722B1; CN101431602B

Description

信號處理設備

本發明係有關於信號處理，尤其是一種用於產生複數個同步化時脈之信號處理技術。

在被應用於廣播與通訊系統、儲存媒體等等之動態圖形編碼專業小組(MPEG，Moving Picture Coding Experts Group)系統中，因為需要互相同步地播放視頻及音頻，所以使用一稱為系統定時時鐘(STC，System Time Clock)的時脈。舉例而言，在MPEG-2系統中，係將一STC的頻率定義為27MHz。於是，遵循MPEG-2系統之接收設備及播放設備與一27MHz之STC同步實施視頻信號處理及音頻信號處理。一接收端以一參考時脈為基礎，產生一用於視頻信號處理之時脈及一用於音頻信號處理之時脈，作為一種達到同步化的技術，並分別地提供該些時脈給一視頻信號處理電路及一音頻信號處理電路(參照日本公開專利公報第2003-87229號)。

另一方面，實際的廣播結合了不同種類的標準而運作。舉例而言，在美國數位廣播系統之ATSC(高階電視系統委員會，Advanced Television Systems Committee)中，分別利用MPEG2-TS(傳輸流，Transport Stream)、MPEG-2Video、AC-3(音頻碼編號3，Audio Code number 3)作為多路傳輸系統、視頻壓縮系統及音頻壓縮系統。更進一步而言，從傳統的國家電視標準委員會(NTSC，National Television Standards Committee)系統到高畫質電視(HDTV，High Definition Television)系統之眾多視頻系統被定義為一視頻系統，且指定相容於NTSC系統之兩種場率59.94Hz及60Hz，並將其組合運作(參照日本公開專利公報第2006-180005號)。

圖9顯示若干ATSC系統的實例。以59.94Hz系統為例，於圖9所示之廣播信號為『解析度：640×480，掃描模式：連續，圖框率：60/1.001(在圖中表示為59.94)Hz』的情況下，在每一圖框640×480像素中每一秒約顯示59.94個視頻圖框。然而，在真實狀況中，由於一視頻信號處理電路執行包含一部分未顯示在螢幕上且稱之為遮沒期的處理程序，所以水平像素的數目為858，同時包含遮沒期之線條總數為525。因此，該視頻信號處理電路對每一像素執行以上的處理所需的頻率(點時脈)為27MHz，如數學式(1)所示：

數學式(1)858×525×60/1.001=27MHz

更進一步而言，以60Hz系統為例，於圖9所示之廣播信號為『解析度：640×480，掃描模式：連續，圖框率：60Hz』的情況下，所需的點時脈為如數學式(2)所示之27×1.001MHz：

數學式(2)858×525×60=27×1.001MHz

在接收具有不同點時脈之廣播信號的接收設備中，必須為該些廣播信號產生與STC同步的點時脈，以處理該些廣播信號任何一者。

一種產生點時脈的一般方法為使用一鎖相迴路(PLL，Phase-Locked Loop)電路乘上及除以一參考時脈的頻率。在以產生與一STC同步的時脈為目的之系統中，參考時脈通常為27MHz。更進一步而言，日本公開專利公報第2000-350119號揭露了一種藉由串聯兩個PLL電路以產生所需時脈的技術。

在上述接收59.94Hz及60Hz之廣播信號的一接收設備中，不同時脈的產生如以下說明。

圖10顯示一接收設備的實例。該接收設備1包含產生一參考時脈之一時脈產生器、一系統電路22、一視頻信號處理電路24、一音頻信號處理電路26、一STC計數器30、一產生將由系統電路22所使用之時脈的PLL電路A、一產生將由視頻信號處理電路24所使用之時脈(點時脈)的PLL電路B，以及一產生音頻信號處理電路26所使用之時脈(音頻時脈)的PLL電路C。

如先前所述，一廣播信號內含之視頻信號的點時脈可具有複數個不同的值。在圖10所示之接收設備1中，為了處理四種點時脈：1：74.25MHz、2：74.25/1.001MHz、3：27MHz以及4：27×1.001MHz，產生一點時脈之PLL電路B需要產生四種點時脈。

圖11顯示當PLL電路B以27MHz之參考時脈為基礎，產生上述四種點時脈時之一頻率乘數及一頻率除數。如其中所示，PLL電路B以27MHz之參考時脈為基礎產生74.25MHz之點時脈所需之頻率乘數及頻率除數分別為44及16。該頻率乘數及該頻率除數在以下表示為『頻率乘數/頻率除數』。PLL電路B產生74.25/1.001MHz、27MHz及27×1.001MHz之點時脈所需之『頻率乘數/頻率除數』分別為『250/91』、『2/2』及『1001/1000』。

在影像處理的領域中，有一種用於高速繪製線形的技術稱為數位微分分析(DDA，Digital Differential Analysis)。該技術可用於在相等的時間間隔內產生脈波(參照日本公開專利公報第9-130636號)。

本發明者發現了以下之問題。首先考慮如圖10所示之接收設備1內的PLL電路B。如上述，PLL電路B以參考時脈為基礎產生27×1.001MHz之點時脈，所需之『頻率乘數/頻率除數』為『1001/1000』。於是，PLL電路B需要將該參考時脈乘以1001並除以1000。該適用於高達1001次的高倍增之PLL電路為一須以高科技製造之高性能電路，且該電路價格昂貴甚至難以製造。

日本公開專利公報第2000-350119號揭露的技術現被應用於圖10所示之接收設備1。圖12圖表式地顯示此種情形中之一接收設備2。

圖12顯示之接收設備2之元件除了以一PLL電路B1及一PLL電路B2取代圖10所示之接收設備1中的PLL電路B，並增加一選擇器40之外，其餘與圖10所示之接收設備1的相等件完全相同。於是，將該PLL電路B1及該PLL電路B2主要地描述如下。

參照圖12，PLL電路B1產生四種點時脈：1：74.25MHz、2：74.25/1.001MHz、3：27MHz及4a：43.875MHz。因為點時脈1至3皆由圖10所示之PLL電路B所產生，所以點時脈1至3均相同。如圖12所示，PLL電路B1產生43.875MHz之點時脈所需之『頻率乘數/頻率除數』為『13/8』。

PLL電路B1將其產生之時脈4a輸出至PLL電路B2。藉由使用時脈4a，PLL電路B2產生一27×1.001MHz之時脈4，時脈4對應至圖10所示之接收設備1中的PLL電路B產生之時脈4。如圖12所示，PLL電路B2以43.875MHz之時脈為基礎產生27×1.001MHz之點時脈，所需之『頻率乘數/頻率除數』為『77/125』。

以此方式，為了產生以接收設備2內之參考時脈為基礎的27×1.001MHz點時脈，將PLL電路B1及PLL電路B2串聯，PLL電路B1以27MHz之參考時脈為基礎產生43.875MHz之時脈，之後PLL電路B2以43.875MHz之時脈為基礎產生27×1.001MHz之時脈。因此可不使用適於執行達1001次之乘法的高性能PLL電路而產生所需之點時脈。選擇器40根據一接收信號，由PLL電路B1產生之時脈1至3及PLL電路B2產生之時脈4中選擇其一，並輸出選定之時脈至視頻信號處理電路24。

依據接收設備2之技術，必須用兩個PLL電路產生時脈1至4。因為PLL電路為類比電路，增加一PLL電路便加大了接收設備2的電路規模，導致積體電路尺寸的增加。

另一種技術為以系統電路所用的時脈而非27MHz之參考時脈為基礎，產生一點時脈。圖13圖表式地顯示此種情形中之一接收設備3。該接收設備3之元件，除了產生系統電路22使用之時脈的PLL電路A1產生一351MHz之時脈，及產生點時脈之PLL電路B3與圖10所示之接收設備1內的PLL電路B不同之外，其餘與接收設備1的相等件完全相同。

參照圖13，PLL電路A1將參考時脈乘以13，以產生將由系統電路22使用之351MHz時脈。該時脈被輸出至系統電路22，同時亦輸出至PLL電路B3。

概括的來說，系統電路包含一中央處理器(CPU)或其類似物，且運作於一高於視頻信號處理電路等等之頻率下。利用這一點，PLL電路B3藉由使用351MHz之輸入時脈，產生上述之四種時脈1至4。在此情形中，PLL電路B3所需之『頻率乘數/頻率除數』為『44/(13×16)』、『250/(13×91)』、『1/(13×1)』及『77/1000』。

PLL電路B3產生27×1.001MHz之時脈所需之『頻率乘數/頻率除數』為『77/1000』，於是不需高倍相乘。

然而，在接收設備3中，輸入至系統電路22之頻率被固定在351MHz。這在系統電路內頻率的使用設置了一限制，同時若包含中央處理器或其類似物之系統電路22被加速，便難以改變一相異於351MPz整數倍之頻率，於是無法彈性地處理該項變更。

有鑑於此，為了產生一27×1.001MHz之點時脈，提供一與該27MHz參考時脈不同之參考時脈(27×1.001MHz)是可行的。圖14圖表式地顯示此種情形中之一接收設備4。圖14所示之接收設備4的元件除了增加一時脈產生器12及一選擇器50，且PLL電路B4與PLL電路B不同之外，其餘與圖10所示之接收設備1的相等件完全相同。

在接收設備4中，時脈產生器12產生一27×1.001MHz之時脈，並將其輸出至選擇器50。選擇器50選擇性地將時脈產生器10產生的時脈，或是時脈產生器12產生的時脈，輸出至PLL電路B4。在此配置中，PLL電路B4使用由時脈產生器10而來之參考時脈(27MHz)可產生上述具有『頻率乘數/頻率除數』為『44/16』、『250/91』及『1/1』之點時脈1至3，及使用由時脈產生器12而來之參考時脈(27×1.001MHz)產生上述具有『頻率乘數/頻率除數』為『1/1』之點時脈4。

依據此技術，儘管PLL電路B4不需為一高倍增PLL，仍必須增加產生27×1.001MHz時脈之時脈產生器12。更進一步而言，若因設定暫存器以產生時脈時有一時間遲滯，而於時脈產生器10及時脈產生器12之間產生時脈的時間點上發生一差異，或是甚至若時脈產生器10及時脈產生器12其中之一或二者之準確度略為降低，由時脈產生器10及時脈產生器12所產生之時脈可能無法互相同步。這不利地影響該接收設備整體。

本發明之實施例的第一示範性態樣為一信號處理設備。該信號處理設備包含一儲存部、一實數計數器、一第一整數計數器、一第一脈波產生電路、一校正電路、一第二整數計數器及一第二脈波產生電路。

該儲存部儲存了預設正整數A、B及C、偏移值Fi(i=1至k)之k數及每一偏移值Fi之加法次數Ei。

該實數計數器為一整數加法環計數器，且在每一輸入時脈上，若一計數值等於或大於0，該實數計數器減去正整數C；若該計數值為負值，則加上正整數B及正整數C之差值(B-C)，同時輸出一進位。

該第一整數計數器亦為一整數加法環計數器，且於每一輸入時脈加總其計數值IC1、自該實數計數器輸出之進位及儲存於儲存部之正整數A。

該第一脈波產生電路產生一具有對應至一週期之一個循環的第一時脈，該週期係供該第一整數計數器依據計數值IC1回歸至其初態。

該校正電路於各具有作為第一時脈之循環D(D為一正整數)之相等長度的校正週期內，重複地輸出儲存於儲存部內之偏移值Fi，並輸出偏移值Fi之一，該輸出之偏移值於校正周期內的輸出數等於或小於與在各校正週期中之輸入時脈同步的加法次數Ei。

該第二整數計數器亦為一整數加法環計數器，且於每一輸入時脈加總其計數值IC2、自實數計數器輸出之進位及自校正電路輸出之偏移值。

該第二脈波產生電路產生一具有對應至一週期之一個循環的第二時脈，該週期係供該第二整數計數器依據計數值IC2回歸至其初態。

該第二時脈的頻率為第一時脈之頻率的G倍(G>0)，同時該正整數D為第一時脈之循環數，象徵第一時脈與第二時脈之同步循環的長度。更進一步而言，正整數A、B及C被設定以滿足以下之數學式(3)，同時偏移值Fi及加法次數Ei被設定以滿足以下之數學式(4)及(5)：

數學式(3)f1=f0*(A+(C/B))/(第一整數計數器之解析度)其中f0為輸入時脈之頻率，f1為第一時脈之頻率，且A、B及C為正整數。

數學式(4)(G-1)*D=M其中D為第一時脈的循環數所代表之第一時脈與第二時脈之同步循環的長度(一正整數)，且M為一整數。

數學式(5)Σ[i=1^K ](Ei*Fi)=(一最大計數值)*(G-1)*D其中D為一同步循環之長度(一正整數)，Fi為偏移值(一整數)，Ei為偏移值Fi之加法次數，且K為偏移值Fi的數目(一正整數)。

將上述設備的實施作為一種方法或是一種系統，亦為有效的本發明之實施例的示範性態樣。

依據本發明之技術，可產生複數個具有小型電路規模之互相同步的時脈，並彈性地處理一系統規格的變更。

在敘述本發明之一實施例前，將先說明本發明的原理。

本發明人實施了透徹的研究以解決上述的問題並建立一技術，該技術為不使用一PLL電路，以一輸入時脈為基礎產生兩種時脈，使得該兩種時脈與該輸入時脈同步，且其中一時脈之頻率非另一時脈之頻率的整數倍。

舉例而言，若可不用一PLL電路而產生與輸入時脈同步的27MHz及27×1.001MHz兩種時脈，可以產生之時脈為基礎，用一低倍增PLL電路產生不僅上述之點時脈1至3(74.25MHz、74.25/1.001MHz及27MHz)，亦可產生點時脈4(27×1.001MHz)。產生與輸入時脈同步之兩種時脈，使得其中一時脈的頻率為另一時脈頻率的1.001倍之實例以圖表的方式說明如下。

圖1為一示意圖，顯示依據本發明人所建立的技術之一時脈產生電路100。該時脈產生電路100產生與輸入時脈f0同步之第一時脈f1及第二時脈f2，且第二時脈f2之頻率為第一時脈f1之1.001倍。在以下的敘述中，輸入時脈f0、第一時脈f1及第二時脈f2分別表示為f0、f1及f2。

參照圖1，時脈產生電路100包含暫存器110、一實數計數器120、一第一整數計數器130、一第一脈波產生電路140、一第二整數計數器150、一校正電路160及一第二脈波產生電路170。

作為一儲存部之暫存器110包含分別儲存預設之正整數A、B、C、D、E及一整數偏移值F的暫存器A至F。

該正整數A、B及C依據第一時脈f1及輸入時脈f0的頻率，被設定以滿足上述之數學式(3)。

整數計數器的解析度象徵該整數計數器的位元寬度，舉例而言，具有16位元寬度之整數計數器的解析度為65536。

時脈產生電路100使用數位微分分析(DDA，Digital Differential Analysis)，以輸入時脈f0為基礎產生第一時脈f1及第二時脈f2。時脈產生電路100之元件參照圖2至5於以下說明。實數計數器120、第一整數計數器130及第二整數計數器150之初值為0。

該實數計數器120為一整數加法環計數器。於每一輸入時脈時，若實數計數器120之計數值RC等於或大於0，則實數計數器120由計數值RC減去儲存於暫存器C之正整數C。另一方面，若計數值RC為負數，則實數計數器120加上一正整數B與正整數C之間的差值(B-C)至計數值RC，並輸出一具有值1之進位。

圖2顯示實數計數器120之計數值RC及當B=20與C=3時之進位作為一實例。

於執行程序開始後，RC為0且於是實數計數器120自RC減去C。因此計數值RC成為『-3』。此時並無進位產生。

於下一輸入時脈，因RC為一負值『-3』，實數計數器120加上(B-C)至RC。因此計數值RC成為『14』，且產生一進位『1』。

更進一步而言，於下一輸入時脈，因RC為一正值『14』，實數計數器120自RC減去C。因此該計數值RC成為『11』，且無進位產生。

實數計數器120於每一輸入時脈重複此程序，並因此計數值RC如圖2所示般變動。實數計數器120被大量配置以藉由C值產生一誤差，且當該誤差超過B值時產生進位。此種配置僅以加與減於一B次迴路中產生C次進位。

該第一整數計數器130為一整數加法環計數器。於每一輸入時脈，第一整數計數器130加總一自該實數計數器120輸出之進位，及儲存於暫存器A之正整數A以得一計數值IC1，同時當IC1達到一最大計數值時重設該計數值。

圖3為一實數計數器120及第一整數計數器130的處理程序之C語言說明。

若第一整數計數器130之計數值IC1的最高有效位元被此種實數計數器120及第一整數計數器130之執行程序輸出，可得滿足上述數學式(3)之第一時脈f1。

該第一脈波產生電路140依據第一整數計數器130之計數值IC1產生一脈波。具體而言，當IC1成為最大計數值之1/2時，第一脈波產生電路140開始高輸出，且當IC1成為最大計量值時切換至低輸出，同時第一整數計數器130重設該計量值。

圖4顯示該第一整數計數器130之計數值IC1、輸入時脈f0及第一時脈f1之間的關聯性。參照圖4，第一整數計數器130自0至最大計數值重複地計數。每一次第一整數計數器130計數時，該計數值以正整數A增加，同時該計數值之誤差校正以實數計數器120於B次內輸出C次之進位完成。因此，該計數值之增加接近具有一斜率(A+(C/B))之一直線。所以若第一脈波產生電路140自計數值IC1達到最大計數值之1/2時(在圖4中之黑圈所指之時間點)輸出高時脈，且當IC1成為最大計量值時切換至低輸出，可得其一個循環與一週期相對應之第一時脈f1，該週期為第一整數計數器130自0計數至最大計數值之期間，且與輸入時脈f0同步。

該暫存器D至F、該第二整數計數器150、該校正電路160及該第二脈波產生電路170於以下說明。這些元件組產生頻率為第一時脈f1頻率之1.001倍的第二時脈f2。

若將第二時脈f2的頻率表示為第一時脈f1頻率的G倍(G>0)，被表示為第一時脈f1之循環數的同步循環之一長度(同步循環長度)D滿足上述之數學式(4)，該循環週期為第一時脈f1與第二時脈f2互相同步的期間。

在此實例中，因為第二時脈f2之頻率為第一時脈f1頻率的1.001倍，所以將滿足數學式(4)之同步循環長度D以m(m為1以上之整數)乘1000次循環。儘管任何滿足數學式(4)的值可選為同步循環長度D，仍偏好選擇一最小值。於是，1000被選為同步循環長度D。

如先前所述，第一時脈f1之一個循環對應於其間第一整數計數器130自0計數至最大計數值之週期。若有一計數器以一1.001倍於該第一整數計數器130速度之速度計數，藉由使用一與第一脈波產生電路140相似之脈波產生電路依據該計數值產生一脈波，可產生具有1.001倍於第一時脈f1頻率之頻率的第二時脈f2。為了實現以1.001倍於第一整數計數器130速度之速度計數的計數器，將一為第一整數計數器130最大計數值之1/1000的值，在該計數值之每一循環中，加至一與第一整數計數器130相同方式計數之計數器(以下稱為第二計數器)的計數值。因此，該第二計數器之計數值每一循環超前第一整數計數器130之計數值IC1 1/1000循環，且於是該計數值每1000循環超前計數值IC1一個循環，此為同步循環長度。

如果，舉例而言，第一整數計數器130的位元寬度為16位元，第一整數計數器130於第一時脈f1的每一循環計數2¹⁶ 或65536次。為了實現以1.001倍於第一整數計數器130速度之速度計數的第二整數計數器，必須於第一時脈f1之每一循環，加上一為65536之1/1000的65.536之值至第二整數計數器之計數值。然而，因為被加上的值並非整數，所以該值無法被加至為一整數加法環計數器之第二整數計數器。

鑑於上述狀況，本發明人已發現為了實施上述具有整數加法環計數器之第二整數計數器所需程序的一種技術。

偏移值Fi(i=1至k)之k數及各偏移值Fi之加法次數Ei，先前被設定以滿足上述之數學式(5)，且於每一輸入時脈將偏移值Fi的k數其中之一輸出至第二整數計數器，該k數自第一整數計數器130的重設後之當時的輸出數目等於或小於加法次數Ei。一以此方式輸出偏移值之電路以下稱為校正電路。若將與第一時脈f1之循環D相等的週期稱為校正週期，該校正電路於每一校正週期執行上述的程序。

第二整數計數器於每一輸入時脈加總其計數值IC2、來自實數計數器120之進位輸出、正整數A及來自校正電路之偏移值輸出。當無來自校正電路的偏移值輸出時，即為了加法次數Ei輸出每一偏移值Fi之後，不加上該偏移值。

然後，依據第二整數計數器的計數值IC2產生一時脈，該時脈的一個循環對應至第二整數計數器兩個隨後的重設之間的週期。該時脈作為第二時脈f2。

儘管以此方式產生之第二時脈f2於每一循環內包含一些顫動，其仍與第一時脈f1同步，並具有在每一同步循環長度D內G倍於第一時脈f1頻率之頻率。

只要數學式(5)被滿足，可設定任一偏移值Fi及任一數目之加法次數Ei。然而，仍偏好將小於最大計量值與同步循環長度D之商數的最大整數值之一偏移值F1，及大於該商數之最小整數值的一偏移值F2等二偏移值設為偏移值。更進一步而言，偏好設定偏移值F1之加法次數E1及偏移值F2之加法次數E2使得該些值的總和等於同步循環長度D。

若偏移值與加法次數以此方式設定，待加入第二整數計數器之偏移值相對地小並大致相同，從而減少第二時脈f2的顫動。

選擇一最大的可能值作為同步循環長度D可容許待加至第二整數計數器之偏移值的最小化。然而，若同步循環長度D過長，需要一段長時間直到第一時脈f1與第二時脈f2同步。有鑑於此，如上述之設定一最小值至同步循環長度D，並將相對小之偏移值平均地逐次加入的技術是均衡的。

偏移值F1、偏移值F2、加法次數E1及加法次數E2之間的關係可用以下數學式(6)表示：

數學式(6)F2=F1+1 E2=D-E1

因此，僅設定偏移值F1作為偏移值，同時當偏移值F2待輸出至第二整數計數器時加1至偏移值F1並將其輸出是可行的。更進一步而言，僅設定加法次數E1作為加法次數，同時在偏移值F1被輸出E1數目之次數後，輸出『偏移值F1+1』直到偏移值的輸出總數成為D是可行的。如此減少一儲存偏移值及加法次數之暫存器。

藉由使用上述之實例，更進一步之說明提供如下。在以上的實例中，因為該倍數G為1.001，同時1000被選擇為同步循環長度D，最大計數值65536與同步循環長度D之商數為65.536。於是，以數學式(4)為基礎，得到以下的數學式(7)。精確而言，得到65及66分別作為偏移值F1及F2，同時得到464及536分別作為加法次數E1及E2。

數學式(7)F1*E1+F2*E2=65*464+66*536=65536

若同步循環長度D(1000)、偏移值F1(65)及加法次數E1(464)被設定至暫存器，同時以每1000個循環作為一個同步循環，將『65』輸出464次並將『65+1』輸出『1000-464』次至第二整數計數器，第二整數計數器計數至最大值1001次而第一整數計數器130計數至最大值1000次。從而可依據第二整數計數器之計數值IC2，產生具有1.001倍於第一時脈f1頻率之頻率的第二時脈f2。

圖1所示之時脈產生電路100內的第二整數計數器150、校正電路160及暫存器D至F執行上述之程序。

暫存器D儲存同步循環長度D(1000)。暫存器F儲存偏移值F1(65)。暫存器E儲存加法次數E1(464)。

若第一整數計數器130開始計數，校正電路160計數第一整數計數器130之計數值IC1返回至0的次數。若計數值cnt等於或小於儲存於暫存器E內之加法次數E1(464)，校正電路160輸出儲存於暫存器F內之偏移值F1(65)至第二整數計數器150。另一方面，若計數值cnt超過加法次數E1(464)，校正電路160加1至偏移值F1(65)且將其輸出至第二整數計數器150。當計數值cnt達到儲存於暫存器D內之同步循環長度D(1000)，校正電路160重設計數值cnt至0並重複以上的程序。

將計數值cnt由0計數至D之週期具有一對應至第一時脈f1之1000個循環的長度，即一個校正週期。

第二整數計數器150加總其計數值IC2、儲存於暫存器A之正整數A、自實數計數器120輸出之進位及自校正電路160輸出之偏移值。

圖5顯示校正電路160之計數值cnt、輸出至第二整數計數器150之偏移值及第二整數計數器150內加總的偏移值總和之間的關聯性。

參照圖5，於計數值cnt自0至463之週期內將偏移值F1(65)輸出至第二整數計數器150，並於計數值cnt自464至999之週期內將『(偏移值F1+1)=66』輸出至第二整數計數器150。因此第二整數計數器150累加偏移值，當計數值cnt達到999時被加總的偏移值之總和成為65536。於是，在每一具有1000循環之長度的校正週期內，第二整數計數器150計數較第一整數計數器130多65536。

第二脈波產生電路170以第二整數計數器150自0計數至最大計數值之週期對應至第二時脈f2之一個循環的方式，產生第二時脈f2。第二時脈f2具有1.001倍於第一時脈f1頻率的頻率。

圖6為實施圖1所示的時脈產生電路100之一具體電路實例。在圖6中，為了單純化，第一脈波產生電路140及第二脈波產生電路170並未以圖示之。

參照圖6，實數計數器120包含一加減器121、一減法器122、一選擇器123、一比較器124、一進位產生電路125及一暫存器126。

該加減器121於每一輸入時脈時，執行儲存於暫存器126之計數值RC、儲存於暫存器B之正整數B及儲存於暫存器C之正整數C上的加法及減法(RC+(B-C))，並輸出計算結果至選擇器123。

該減法器122於每一輸入時脈執行(RC-C)計算，並輸出計算結果至選擇器123。

該比較器124於每一輸入時脈將儲存於暫存器126之計數值RC與0比較，並輸出比較結果至進位產生電路125及選擇器123。

由於比較器124的比較，若計數值RC等於或大於0，選擇器123選擇減法器122之計算結果並將其輸出至暫存器126。另一方面，若計數值RC為負，選擇器123選擇加減器121之計算結果並將其輸出至暫存器126。

更進一步而言，由於比較器124的比較，若計數值RC為負，進位產生電路125產生進位『1』，並將其輸出至第一整數計數器130及第二整數計數器150。

每一次選擇器123輸出兩個計算結果的任何一者，暫存器126更新計數值RC至計算結果。

第一整數計數器130包含一加法器131及一暫存器132。加法器131於每一輸入時脈，加總儲存於暫存器132之計數值IC1及儲存於暫存器A之正整數A，並更進一步地當進位自進位產生電路125輸出時，加總進位至實數計數器120內。

暫存器132儲存加法器131之計算結果作為一新計數值IC1。暫存器132為一16位元暫存器，舉例而言，且當計數值IC達到最大計數值65535時，暫存器132重設計數值IC1至0。

校正電路160包含一進位產生電路161、一選擇器162、一加法器163、一比較器164、一暫存器165、一比較器166、一選擇器167、一加法器168及一選擇器169。

每一次第一整數計數器130之計數值IC1成為0時，進位產生電路161產生進位『1』並輸出至選擇器162。

加法器163加『1』至比較器164之輸出，並輸出其至選擇器162。

比較器164將儲存於暫存器165內之計數值cnt與儲存於暫存器D內之同步循環長度D比較。若計數值cnt小於同步循環長度D，比較器164輸出計數值cnt至選擇器162及加法器163。另一方面，每一次計數值cnt達到同步循環長度D，比較器164輸出『0』至選擇器162及加法器163。

當進位未自進位產生電路161輸出時，選擇器162自比較器164輸出計數值cnt。另一方面，當進位自進位產生電路161輸出時，選擇器162輸出加法器163之加總結果，即『計數值cnt+1』。

暫存器165儲存選擇器162之輸出作為一新計數值cnt。

因為進位產生電路161於每一次第一整數計數器130之計數值IC1達到最大值時產生進位，儲存於暫存器165內之計數值cnt於每次計數值IC1達到最大值時被增加。當計數值cnt達到同步循環長度D時被重設，且因此暫存器165重複地儲存0至同步循環長度D作為計數值cnt。更進一步而言，第一整數計數器130自0計數至最大值之週期對應至以第一整數計數器130之計數值IC1為基礎產生之第一時脈f1。於是，進位產生電路161、選擇器162、加法器163、比較器164及暫存器165如一計數器般運作，計數對於每一同步循環長度D之第一時脈f1的循環。

比較器166將儲存於暫存器165內之計數值cnt與儲存於暫存器E的加法次數E1比較，並輸出比較結果至選擇器167。

加法器168加1至儲存於暫存器F內之偏移值F1，並輸出結果至選擇器167。

由於比較器166的比較，若計數值cnt小於E1，選擇器167輸出儲存於暫存器F內之偏移值F1至選擇器169。另一方面，若計數值cnt等於或大於E1，選擇器167自加法器168輸出『偏移值F1+1』至選擇器169

選擇器169以來自校正電路160之進位產生電路161的進位存在與否為基礎，選擇選擇器167之輸出或『0』。具體而言，若進位未自進位產生電路161輸出，選擇器169自選擇器167輸出偏移值F1或『偏移值F1+1』至第二整數計數器150。另一方面，若若進位自進位產生電路161輸出，選擇器169輸出『0』至第二整數計數器150。

第二整數計數器150包含一加法器151及一暫存器152。加法器151加總儲存於暫存器152之計數值IC2、正整數A及選擇器169之輸出，並更進一步地當進位自進位產生電路125輸出時，加總進位至實數計數器120內。

暫存器152儲存加法器151之計算結果作為一新計數值IC2。暫存器152具有與第一整數計數器130內之暫存器132相同的位元寬度，同時當計數值IC2達到一最大值65535，舉例而言，暫存器152將計數值IC2重設至0。

圖6所示之電路中，第一整數計數器130重複地與輸入時脈同步自0計數至最大值。以第一整數計數器130之計數值IC1為基礎產生之第一時脈f1的頻率滿足數學式(3)所表示之與輸入時脈f0之頻率的關係，該頻率之一個循環對應至第一整數計數器130自0至最大值之計數週期或第一整數計數器130兩個接連的重設之間的週期。第一時脈f1之頻率依正整數A、B及C的值，可為等於或小於輸入時脈f0之頻率的1/2之任意值。

儘管第二整數計數器150亦重複地與輸入時脈同步自0計數至最大值，因為來自校正電路160之偏移值被加入其計數值，第一整數計數器130自0計數至最大值D次時，第二整數計數器150自0計數至最大值(D+(G-1)*D)次。於是，第二整數計數器150自0計數至最大值之速度高於第一整數計數器130之速度G倍。

因此，以第二整數計數器150之計數值IC2為基礎產生之第二時脈f2的頻率為第一時脈f1頻率的G倍，該頻率之一個循環對應至第一整數計數器150自0至最大值之計數週期。

該倍數G可為任何大於0之值(包含十進制分數)。於是，本發明人建立的技術藉由三個整數計數器的使用，實現第一時脈f1的產生，該第一時脈f1與輸入時脈f0同步並具有等於或小於輸入時脈f0之頻率的1/2之特定頻率，同時第二時脈亦與輸入時脈f0同步並具有一特定G倍於第一時脈f1頻率的頻率。

儘管該大於1之倍數G 1.001被作為以上說明之特定實例，若當倍數G小於1或數學式(5)中之(G-1)為負時，負偏移值F自校正電路160被提供至第二整數計數器150，具有小於第一時脈f1頻率之頻率的第二時脈亦可被產生。

更進一步而言，儘管產生與輸入時脈f0同步之兩個時脈(f1及f2)使得一時脈之頻率為另一時脈頻率之實數倍的一電路，為了容易了解本發明的原理於前面說明，本發明之技術仍可適用於任何兩個或以上與輸入時脈f0同步之時脈的產生。

圖7以圖表顯示的方式說明產生與輸入時脈f0同步的三個時脈f1、f2及f3之一電路。在圖7中，與圖1所示之時脈產生電路100中相同的元件以相同的參考符號標示。

在圖7所示之時脈產生電路中，暫存器Ea及Fa，一第三整數計數器150a、一校正電路160a及一用以產生時脈f3的第三脈波產生電路170a，分別與暫存器E及F、第二整數計數器150、校正電路160及用以產生時脈f2的第二脈波產生電路170具有本質上相同的功能。在此配置中，第三時脈f3與輸入時脈f0同步，並具有一異於第二時脈f2頻率之頻率，該頻率為可依據暫存器Ea及Fa之設定值產生之第一時脈f1頻率之實數倍的頻率。

在以上說明的基礎上，一使用上述之時脈產生電路的實施例說明於下。

圖8顯示依據本發明之一實施例的信號處理電路200。信號處理電路200為一接收設備用於接收視頻廣播，舉例而言，且其包含一時脈產生器10、一PLL電路210、一時脈產生電路220、一

選擇器230、一PLL電路240、一PLL電路250、一系統電路22、一視頻信號處理電路24、一音頻信號處理電路26及一STC計數器30。為了簡單的比較，在圖8中，與圖10、12、13及14中所示之接收設備元件相同之元件以相同的參考符號標示。在信號處理電路200中，如上述之各接收設備，視頻信號處理電路24處理具有74.25MHz、74.25/1.001MHz、27MHz及27×1.001MHz，舉例而言，之點時脈是必須的。

時脈產生器10產生一27MHz之參考時脈。

PLL電路210產生系統電路22使用之一系統時脈，並將其提供給系統電路22。舉例而言，該系統時脈為655.36MHz。

時脈產生電路220、選擇器230及PLL電路240產生視頻信號處理電路24使用之點時脈。如以上所述，該些元件必須有能力產生74.25MHz、74.25/1.001MHz、27MHz及27×1.001MHz等所有點時脈。

時脈產生電路220為圖1所示之時脈產生電路100應用之一電路，且其產生兩個與PLL電路210產生之系統時脈同步的時脈，即輸入時脈f0。該兩個時脈的其中之一，即第一時脈f1，的頻率為27MHz，同時另一時脈，即第二時脈，之頻率為第一時脈f1頻率之1.0011倍，即27.027MHz。

時脈產生電路220對應至參考圖1至6說明之時脈產生電路100，且於是不在以下做詳細說明。時脈產生電路220產生27MHz及27×1.001MHz的時脈分別作為第一時脈f1及第二時脈f2，且於是一倍數G大於1。因此，提供至第二整數計數器並用於產生第二時脈f2之偏移值為正，且於是不需加上一正負號位元至該偏移值。或者，產生一27.027MHz之時脈作為第一時脈f1，並更進一步地產生一具有1/1.001倍於第一時脈f1頻率之頻率的第二時脈f2是可行的。於此情形，必須加上一正負號位元至提供至第二整數計數器之偏移值。

選擇器230以視頻信號之種類為基礎，選擇時脈產生電路220產生之第一時脈f1或第二時脈f2，並將選定之時脈輸出至PLL電路240。

當PLL電路240產生具有27×1.001MHz頻率之點時脈4時，使用第二時脈f2。於此情形，PLL電路240之『頻率乘數/頻率除數』為『1/1』。另一方面，當PLL電路240產生點時脈1至3中任意一者時，使用第一時脈f1。於此情形，個別的點時脈之『頻率乘數/頻率除數』分別為『44/16』、『250/91』及『1/1』。PLL電路240提供產生之點時脈至視頻信號處理電路24。

PLL電路250以STC為基礎，產生供音頻信號處理電路26使用之一音頻時脈，並提供該產生之音頻時脈至音頻信號處理電路26。

如前面所述，依據實施例之信號處理電路200中，時脈產生電路220產生27MHz之第一時脈f1及27×1.001MHz之第二時脈f2，同時選擇器230選擇性地提供該二時脈之一至PLL電路240。於是，當PLL電路240視頻信號處理電路24可能使用之產生四個點時脈中任意一者時，不需執行高次乘法。更進一步而言，因為第一時脈f1及第二時脈f2二者均與參考時脈同步，PLL電路240產生之時脈亦與系統時脈、音頻時脈及STC同步。

更進一步而言，因為時脈產生電路220包含一整數計數器而非PLL，即一類比電路，所以電路規模小。

此外，儘管PLL電路210產生之亦作為時脈產生電路220輸入時脈的系統時脈具有如以上實施例的655.36MHz之頻率，時脈產生電路220可藉由調整儲存於暫存器內之參數，如上述之正整數A、B及C，產生具有等於或小於輸入時脈頻率1/2之頻率的第一時脈。因此可彈性地處理系統規格的變更，例如系統電路22使用之時脈的速度增加。

雖然本發明已經以若干實施例的形式敘述，熟悉本技藝者可察覺，本發明可在隨附之申請專利範圍的精神與範疇內實行各種不同的變更，同時本發明不由以上所述之例示所限制。

更進一步而言，申請專利範圍不由上述實施例所限制。

此外須註明，即使日後於審查期間修改，本申請人之意圖係欲涵蓋所有申請專利範圍元件之均等物。

1．．．接收設備

2．．．接收設備

3．．．接收設備

4．．．接收設備

10．．．時脈產生器

12．．．時脈產生器

22．．．系統電路

24．．．視頻信號處理電路

26．．．音頻信號處理電路

30．．．STC計數器

40．．．選擇器

50．．．選擇器

100．．．時脈產生電路

110．．．暫存器

120．．．實數計數器

121．．．加減器

122．．．減法器

123．．．選擇器

124．．．比較器

125．．．進位產生電路

126．．．暫存器

130．．．第一整數計數器

131．．．加法器

132．．．暫存器

140．．．第一脈波產生電路

150．．．第二整數計數器

150a．．．第三整數計數器

151．．．加法器

152．．．暫存器

160．．．校正電路

160a．．．校正電路

161．．．進位產生電路

162．．．選擇器

163．．．加法器

164．．．比較器

165．．．暫存器

166．．．比較器

167．．．選擇器

168．．．加法器

169．．．選擇器

170．．．第二脈波產生電路

170a．．．第三脈波產生電路

200．．．信號處理電路

210．．．PLL電路

220．．．時脈產生電路

230．．．選擇器

240．．．PLL電路

250．．．PLL電路

A．．．PLL電路

A1．．．PLL電路

B．．．PLL電路

B1．．．PLL電路

B2．．．PLL電路

B3．．．PLL電路

B4．．．PLL電路

C．．．PLL電路

Ea．．．暫存器

Fa．．．暫存器

上述及其他之實施態樣、優勢及特徵藉由以上若干實施例的說明並結合隨附圖式，變得更加明顯。在隨附圖式中：

圖1為一示意圖，顯示依據本發明之一實施例的一時脈產生電路；

圖2為一圖，描述圖1所示之時脈產生器內之一實數計數器；

圖3為一圖，顯示一處理程序之C語言敘述的實例，該處理程序係由圖1所示之時脈產生器內的一實數計數器執行；

圖4為一圖，顯示第一整數計數器之計數值、以該計數值為基礎產生之第一時脈、及圖1所示之時脈產生器內之一輸入時脈之間的關聯性；

圖5為一圖，描述圖1所示之時脈產生器內之一校正電路；

圖6為一圖，顯示圖1所示之時脈產生器之一具體實例；

圖7為一示意圖，顯示依據本發明之一實施例的另一時脈產生電路；

圖8為一圖，顯示依據本發明之一實施例的一信號處理設備；

圖9為一圖，顯示ATSC系統之一實例；

圖10為一圖，顯示一接收設備之一實例；

圖11為一圖，顯示該圖10所示之接收設備內一PLL電路的頻率乘數及頻率除數之一實例；

圖12為一圖，顯示一接收設備之另一實例；

圖13為一圖，顯示一接收設備之另一實例；及

圖14為一圖，顯示一接收設備之另一實例。