JPWO2010113378A1 - 水平同期生成回路、映像信号処理ｌｓｉおよび映像システム - Google Patents

Abstract

基準クロックから水平同期信号を生成する水平同期生成回路において、簡易な構成によって、所望のフレーム周波数を正確に再現可能にする。クロックカウンタ（１１）は、基準クロック（ＣＬＫ）をカウントする。比較器（１２）は、クロックカウンタ（１１）から出力されたカウント値（ＣＴ１）が同期カウンタ値（ＣＴ２）と一致したタイミングで、水平同期信号（Ｈ）を生成する。同期カウンタ値出力部（２０）は、基本カウンタ値（ＢＣＴ）を基にして、走査ライン毎に加減処理を行うことによって、同期カウンタ値（ＣＴ２）を生成する。

Description

本発明は、映像表示に用いる水平同期信号を生成するための技術に関する。

近年の映像システムでは、ハイビジョン信号等の様々なフォーマットの映像信号を、表示パネルに応じた信号に変換する必要がある。その中で、周波数の正確な水平同期信号を生成すること、そして、フォーマットに準拠した所望のフレーム周波数を正確に再現することは、映像品質の面で極めて重要である。

特許文献１では、ハイビジョン信号をＮＴＳＣモニタで再生できる信号に変換する際に、水平同期信号を、画素サンプリングのクロックを分周して生成する技術が開示されている。

特開平７−３１２６９９号公報

特許文献１の技術では、水平同期信号を生成するための分周比として、
（クロック周波数）÷（フレーム周波数）÷（走査線数）
で得られる数値近傍の整数を選んでいる。この場合、水平同期周波数は、本来の周波数に対して、常に高い、または常に低い値になってしまう。したがって、この厳密には正確でない水平同期周波数から求められるフレーム周波数もまた、正確ではなくなってしまう。すなわち、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することができない。また特許文献１では、垂直同期期間にプログラマブル分周器を初期化することによって、水平同期信号の位相合わせを行っているが、それでも、水平同期周波数が厳密には正確ではなく、よって所望のフレーム周波数を正確に再現できないという問題は、解消できていない。

本発明は、基準クロックから水平同期信号を生成する水平同期生成回路において、簡易な構成によって、所望のフレーム周波数を正確に再現可能にすることを目的とする。

本発明は、与えられた基準クロックから、水平同期信号を生成する水平同期生成回路として、前記基準クロックをカウントするクロックカウンタと、水平同期信号を生成するための同期カウンタ値を出力する同期カウンタ値出力部と、前記クロックカウンタから出力されたカウント値が前記同期カウンタ値と一致したタイミングで、前記水平同期信号を生成する比較器とを備え、前記同期カウンタ値出力部は、基本カウンタ値を基にして、走査ライン毎に加減処理を行うことによって、前記同期カウンタ値を生成するものである。

本発明によると、水平同期信号を生成するための同期カウンタ値は、基本カウンタ値を基にして、走査ライン毎に加減処理を行うことによって、生成される。これにより、走査ライン毎に水平同期周波数を操作することが可能になり、したがって、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になる。

本発明によると、走査ライン毎に水平同期周波数を操作することができるので、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になる。

実施形態に係る水平同期生成回路の構成を示す図である。 実施形態に係る水平同期生成回路を有する映像信号処理ＬＳＩを示す図である。 実施形態に係る水平同期生成回路の実装例である。

以下、本発明の実施形態について、図面を参照して説明する。

図１は実施形態に係る水平同期生成回路の構成を示す図である。図１に示す水平同期生成回路１０は、与えられた基準クロックＣＬＫから、水平同期信号Ｈを生成するものである。この水平同期生成回路１０において、クロックカウンタ１１は基準クロックＣＬＫをカウントし、そのカウント値ＣＴ１を出力する。同期カウンタ値出力部２０は、水平同期信号Ｈを生成するための同期カウンタ値ＣＴ２を出力する。比較器１２は、クロックカウンタ１１から出力されたカウンタ値ＣＴ１と同期カウンタ値出力部２０から出力された同期カウンタ値ＣＴ２とを比較し、カウンタ値ＣＴ１が同期カウンタ値ＣＴ２と一致したタイミングで、水平同期信号Ｈを生成する。すなわち、同期カウンタ値ＣＴ２が、水平同期周波数を決めることになる。クロックカウンタ１１は、水平同期信号Ｈが出力されるとリセットされる。

そして、同期カウンタ値出力部２０は、基本カウンタ値ＢＣＴを基にして、走査ライン毎に加減処理を行うことによって、同期カウンタ値ＣＴ２を生成する。すなわち、同期カウンタ値出力部２０は、基本カウンタ値ＢＣＴが設定される設定部２１と、設定部２１から出力された基本カウンタ値ＢＣＴにそれぞれ加減処理を行うための複数の加減算器２２ａ，２２ｂ，…，２２ｃと、加減処理に用いる演算値が各加減算器２２ａ，２２ｂ，…，２２ｃ毎に個別に設定されるレジスタ２３と、各加減算器２２ａ，２２ｂ，…，２２ｃの出力のうちのいずれか１つを同期カウンタ値ＣＴ２として選択出力するセレクタ２４とを備えている。セレクタ２４は、走査ラインを示す指示信号ＳＣに従って、選択する加減算器２２ａ，２２ｂ，…，２２ｃを切り替える。指示信号ＳＣは例えば、水平同期信号Ｈをカウントするカウンタによって生成すればよい。このような構成によって、所定本数の走査ラインを単位として、同一内容の加減処理を繰り返し行うことが可能になる。

ここで、図１の水平同期生成回路の動作について、１０８０ｉフォーマットのトップフィールドの場合を例にとって、具体的に説明する。ここでは、基準クロックＣＬＫの周波数は２７ＭＨｚとする。

従来仕様において、フレーム周波数は５９．９４０（＝６０／１．００１）ＭＨｚ、動作周波数（クロック周波数）は７４．１７６（＝７４．２５／１．００１）ＭＨｚ、１ラインあたりの画素数は２２００画素であった。このとき、基準クロック周波数２７ＭＨｚにおいて、１ラインあたりの画素数は、
２２００／（７４．２５／１．００１）×２７
＝８００×１．００１
＝８００．８画素
となる。なお、基準クロック周波数２７ＭＨｚは、フレーム周波数と走査ライン数との積の整数倍には一致していない。

したがって、同期カウンタ値ＣＴ２を、走査ライン５本分の合計で整数４００４（＝８００．８×５）となるように設定すれば、正確な水平同期周波数を得ることができる。そこで例えば、加減算器２２ａ，２２ｂ，…２２ｃとして５個の加算器を設けて、基本カウンタ値ＢＣＴを「８００」に設定する。そして、各加算器毎の演算値として、「＋１」「＋１」「０」「＋１」「＋１」をレジスタ２３に設定する。これにより、同期カウンタ値ＣＴ２は、「８０１」「８０１」「８００」「８０１」「８０１」の繰り返しになる。この結果、１本の走査ラインでみると、厳密には正確な水平同期周波数が得られている訳ではないが、５本単位では正確な水平同期周波数が得られることになり、よって、所望のフレーム周波数を正確に再現することが可能になる。

１０８０ｉフォーマットのトップフィールド以外の場合であっても、上述したのと同様にして、所望のフレーム周波数を正確に再現することが可能になる。

なおここでは、加算器を用いて、演算値として「＋１」「０」を設定するものとしたが、この他にも例えば、減算器を用いて、演算値として「０」「−１」を設定するものとしてもかまわない。あるいは、加減算器を用いて、演算値として「＋１」「０」「−１」を設定するものとしてもよい。また、演算値の範囲を大きくして、例えば「＋３」「＋２」「＋１」「０」を設定するようにしてもかまわない。ただし、走査ライン毎の水平同期周波数のずれは小さい方が好ましいので、演算値の範囲は小さい方がよい。

またここでは、加減算器２２ａ，２２ｂ，…２２ｃの個数を５としたが、これに限られるものではない。実際に必要となる水平同期周波数の精度と、水平同期生成回路１０の回路規模とを鑑みると、加減算器２２ａ，２２ｂ，…２２ｃは５個以下であるのが好ましいが、もちろん、５個より多くてもかまわない。例えば、実装上現実的ではないかもしれないが、全ての走査ラインに対応するだけの個数の加減算器を設けてもかまわない。

図２は本実施形態に係る水平同期生成回路を有する映像信号処理ＬＳＩの主要構成例を示す図である。図２の映像信号処理ＬＳＩ１は、例えば水晶振動子によって生成される基準クロックＣＬＫから信号処理クロックを生成するＰＬＬ回路２と、基準クロックＣＬＫからパネルクロックを生成するＰＬＬ回路３と、パネル８に出力する映像データを生成するための映像信号処理回路４とを備えている。映像信号処理回路４は、信号処理クロックを受けて信号処理を行う信号処理部５と、基準クロックＣＬＫを受けて同期信号を生成する同期生成部６と、映像データのパネルクロックへの同期乗せ換えを行う同期乗せ換え回路７とを備えている。上述の水平同期生成回路は、同期生成部６に含まれている。

従来の映像信号処理ＬＳＩでは通常、同期信号の生成を信号処理クロックから行っていた。この場合、信号処理クロックの周波数が（フレーム周波数）×（走査線数）の整数倍でなければ、正確な同期信号を生成することができない。このため、映像フォーマットに応じて、信号処理クロックの周波数を変更する必要があった。例えばＮＴＳＣ系に対しては、１４８．５ＭＨｚ（フレーム周波数５０／６０Ｈｚ）と１４８．３５ＭＨｚ（ハイビジョン用：フレーム周波数６０／１．００１Ｈｚ）のクロックが必要になる。この場合、基準クロックＣＬＫが２７ＭＨｚとすると、１０１２／１８４、１０００／１８２といった高い逓倍率のＰＬＬ回路を設ける必要があった。ＰＬＬ回路は、逓倍率が高くなると、回路面積が増大するとともに、クロックの揺らぎに対するジッタ性能の保証が困難になる。

これに対して、図２の映像信号処理ＬＳＩ１では、同期信号の生成を、信号処理クロックからではなく、元の基準クロックＣＬＫから行うことができる。このため、信号処理クロックの周波数は常に一定にすればよいので、高い逓倍率のＰＬＬ回路を設ける必要がない。例えば、信号処理クロックを常に１４８．５ＭＨｚにするためには、ＰＬＬ回路２の逓倍率は１１／２と、低くてよい。したがって、ＰＬＬ回路の回路面積を大幅に削減できるとともに、ジッタ性能もより良好になる。

なお、本実施形態に係る映像信号処理ＬＳＩは、様々な映像システムに内蔵されて用いられる。映像システムの例としては、ＴＶシステム、カーナビ、ＤＶＤレコーダ・プレーヤ、Ｂｌｕ−ｒａｙレコーダ・プレーヤ、ポータブルビデオプレーヤなどがある。

図３は本実施形態に係る水平同期生成回路を実装する構成の一例である。図３の構成では、図１に示したような水平同期生成回路１０の前段に、クロック変換回路３１とセレクタ３２とを設けており、水平同期生成回路１０に与える基準クロックを、元の２７ＭＨｚのクロックと、この２７ＭＨｚクロックから変換された１４８．５ＭＨｚクロックおよび７４．２５ＭＨｚクロックの中から選択できるようにしている。クロック変換回路３１は、１１倍の逓倍率を有するＰＬＬ回路３３と、２分周器３４，３５とを備えている。

図３のような構成により、水平同期信号の生成の基になる基準クロックとして、複数の周波数のクロックが利用可能となるため、より多くの映像フォーマットに対応することができる。なお、図１の構成から分かるように、レジスタ２３の設定値を全て「０」にする等によって加減処理を停止すれば、同期カウンタ値ＣＴ２は固定値になり、水平同期周波数は各走査ラインで一定になる。すなわち、図１の構成において、走査ライン毎に水平同期周波数を変更することが可能であるとともに、各走査ラインで水平同期周波数を一定にすることも可能である。

本発明に係る水平同期生成回路では、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になるため、例えば、ハイビジョン映像を表示するＴＶシステムの映像品質向上に有効である。

１ 映像信号処理ＬＳＩ
２ ＰＬＬ回路
１０ 水平同期生成回路
１１ クロックカウンタ
１２ 比較器
２０ 同期カウンタ値出力部
２１ 設定部
２２ａ，２２ｂ，２２ｃ 複数の加減算器
２３ レジスタ
２４ セレクタ
ＣＬＫ 基準クロック
Ｈ 水平同期信号
ＣＴ１ カウンタ値
ＣＴ２ 同期カウンタ値
ＢＣＴ 基本カウンタ値
ＳＣ 指示信号

本発明は、映像表示に用いる水平同期信号を生成するための技術に関する。

近年の映像システムでは、ハイビジョン信号等の様々なフォーマットの映像信号を、表示パネルに応じた信号に変換する必要がある。その中で、周波数の正確な水平同期信号を生成すること、そして、フォーマットに準拠した所望のフレーム周波数を正確に再現することは、映像品質の面で極めて重要である。

特許文献１では、ハイビジョン信号をＮＴＳＣモニタで再生できる信号に変換する際に、水平同期信号を、画素サンプリングのクロックを分周して生成する技術が開示されている。

特開平７−３１２６９９号公報

特許文献１の技術では、水平同期信号を生成するための分周比として、
（クロック周波数）÷（フレーム周波数）÷（走査線数）
で得られる数値近傍の整数を選んでいる。この場合、水平同期周波数は、本来の周波数に対して、常に高い、または常に低い値になってしまう。したがって、この厳密には正確でない水平同期周波数から求められるフレーム周波数もまた、正確ではなくなってしまう。すなわち、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することができない。また特許文献１では、垂直同期期間にプログラマブル分周器を初期化することによって、水平同期信号の位相合わせを行っているが、それでも、水平同期周波数が厳密には正確ではなく、よって所望のフレーム周波数を正確に再現できないという問題は、解消できていない。

本発明は、基準クロックから水平同期信号を生成する水平同期生成回路において、簡易な構成によって、所望のフレーム周波数を正確に再現可能にすることを目的とする。

本発明は、与えられた基準クロックから、水平同期信号を生成する水平同期生成回路として、前記基準クロックをカウントするクロックカウンタと、水平同期信号を生成するための同期カウンタ値を出力する同期カウンタ値出力部と、前記クロックカウンタから出力されたカウント値が前記同期カウンタ値と一致したタイミングで、前記水平同期信号を生成する比較器とを備え、前記同期カウンタ値出力部は、基本カウンタ値を基にして、走査ライン毎に加減処理を行うことによって、前記同期カウンタ値を生成するものである。

本発明によると、水平同期信号を生成するための同期カウンタ値は、基本カウンタ値を基にして、走査ライン毎に加減処理を行うことによって、生成される。これにより、走査ライン毎に水平同期周波数を操作することが可能になり、したがって、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になる。

本発明によると、走査ライン毎に水平同期周波数を操作することができるので、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になる。

実施形態に係る水平同期生成回路の構成を示す図である。 実施形態に係る水平同期生成回路を有する映像信号処理ＬＳＩを示す図である。 実施形態に係る水平同期生成回路の実装例である。

以下、本発明の実施形態について、図面を参照して説明する。

図１は実施形態に係る水平同期生成回路の構成を示す図である。図１に示す水平同期生成回路１０は、与えられた基準クロックＣＬＫから、水平同期信号Ｈを生成するものである。この水平同期生成回路１０において、クロックカウンタ１１は基準クロックＣＬＫをカウントし、そのカウント値ＣＴ１を出力する。同期カウンタ値出力部２０は、水平同期信号Ｈを生成するための同期カウンタ値ＣＴ２を出力する。比較器１２は、クロックカウンタ１１から出力されたカウンタ値ＣＴ１と同期カウンタ値出力部２０から出力された同期カウンタ値ＣＴ２とを比較し、カウンタ値ＣＴ１が同期カウンタ値ＣＴ２と一致したタイミングで、水平同期信号Ｈを生成する。すなわち、同期カウンタ値ＣＴ２が、水平同期周波数を決めることになる。クロックカウンタ１１は、水平同期信号Ｈが出力されるとリセットされる。

そして、同期カウンタ値出力部２０は、基本カウンタ値ＢＣＴを基にして、走査ライン毎に加減処理を行うことによって、同期カウンタ値ＣＴ２を生成する。すなわち、同期カウンタ値出力部２０は、基本カウンタ値ＢＣＴが設定される設定部２１と、設定部２１から出力された基本カウンタ値ＢＣＴにそれぞれ加減処理を行うための複数の加減算器２２ａ，２２ｂ，…，２２ｃと、加減処理に用いる演算値が各加減算器２２ａ，２２ｂ，…，２２ｃ毎に個別に設定されるレジスタ２３と、各加減算器２２ａ，２２ｂ，…，２２ｃの出力のうちのいずれか１つを同期カウンタ値ＣＴ２として選択出力するセレクタ２４とを備えている。セレクタ２４は、走査ラインを示す指示信号ＳＣに従って、選択する加減算器２２ａ，２２ｂ，…，２２ｃを切り替える。指示信号ＳＣは例えば、水平同期信号Ｈをカウントするカウンタによって生成すればよい。このような構成によって、所定本数の走査ラインを単位として、同一内容の加減処理を繰り返し行うことが可能になる。

ここで、図１の水平同期生成回路の動作について、１０８０ｉフォーマットのトップフィールドの場合を例にとって、具体的に説明する。ここでは、基準クロックＣＬＫの周波数は２７ＭＨｚとする。

従来仕様において、フレーム周波数は５９．９４０（＝６０／１．００１）ＭＨｚ、動作周波数（クロック周波数）は７４．１７６（＝７４．２５／１．００１）ＭＨｚ、１ラインあたりの画素数は２２００画素であった。このとき、基準クロック周波数２７ＭＨｚにおいて、１ラインあたりの画素数は、
２２００／（７４．２５／１．００１）×２７
＝８００×１．００１
＝８００．８画素
となる。なお、基準クロック周波数２７ＭＨｚは、フレーム周波数と走査ライン数との積の整数倍には一致していない。

したがって、同期カウンタ値ＣＴ２を、走査ライン５本分の合計で整数４００４（＝８００．８×５）となるように設定すれば、正確な水平同期周波数を得ることができる。そこで例えば、加減算器２２ａ，２２ｂ，…２２ｃとして５個の加算器を設けて、基本カウンタ値ＢＣＴを「８００」に設定する。そして、各加算器毎の演算値として、「＋１」「＋１」「０」「＋１」「＋１」をレジスタ２３に設定する。これにより、同期カウンタ値ＣＴ２は、「８０１」「８０１」「８００」「８０１」「８０１」の繰り返しになる。この結果、１本の走査ラインでみると、厳密には正確な水平同期周波数が得られている訳ではないが、５本単位では正確な水平同期周波数が得られることになり、よって、所望のフレーム周波数を正確に再現することが可能になる。

１０８０ｉフォーマットのトップフィールド以外の場合であっても、上述したのと同様にして、所望のフレーム周波数を正確に再現することが可能になる。

なおここでは、加算器を用いて、演算値として「＋１」「０」を設定するものとしたが、この他にも例えば、減算器を用いて、演算値として「０」「−１」を設定するものとしてもかまわない。あるいは、加減算器を用いて、演算値として「＋１」「０」「−１」を設定するものとしてもよい。また、演算値の範囲を大きくして、例えば「＋３」「＋２」「＋１」「０」を設定するようにしてもかまわない。ただし、走査ライン毎の水平同期周波数のずれは小さい方が好ましいので、演算値の範囲は小さい方がよい。

またここでは、加減算器２２ａ，２２ｂ，…２２ｃの個数を５としたが、これに限られるものではない。実際に必要となる水平同期周波数の精度と、水平同期生成回路１０の回路規模とを鑑みると、加減算器２２ａ，２２ｂ，…２２ｃは５個以下であるのが好ましいが、もちろん、５個より多くてもかまわない。例えば、実装上現実的ではないかもしれないが、全ての走査ラインに対応するだけの個数の加減算器を設けてもかまわない。

図２は本実施形態に係る水平同期生成回路を有する映像信号処理ＬＳＩの主要構成例を示す図である。図２の映像信号処理ＬＳＩ１は、例えば水晶振動子によって生成される基準クロックＣＬＫから信号処理クロックを生成するＰＬＬ回路２と、基準クロックＣＬＫからパネルクロックを生成するＰＬＬ回路３と、パネル８に出力する映像データを生成するための映像信号処理回路４とを備えている。映像信号処理回路４は、信号処理クロックを受けて信号処理を行う信号処理部５と、基準クロックＣＬＫを受けて同期信号を生成する同期生成部６と、映像データのパネルクロックへの同期乗せ換えを行う同期乗せ換え回路７とを備えている。上述の水平同期生成回路は、同期生成部６に含まれている。

従来の映像信号処理ＬＳＩでは通常、同期信号の生成を信号処理クロックから行っていた。この場合、信号処理クロックの周波数が（フレーム周波数）×（走査線数）の整数倍でなければ、正確な同期信号を生成することができない。このため、映像フォーマットに応じて、信号処理クロックの周波数を変更する必要があった。例えばＮＴＳＣ系に対しては、１４８．５ＭＨｚ（フレーム周波数５０／６０Ｈｚ）と１４８．３５ＭＨｚ（ハイビジョン用：フレーム周波数６０／１．００１Ｈｚ）のクロックが必要になる。この場合、基準クロックＣＬＫが２７ＭＨｚとすると、１０１２／１８４、１０００／１８２といった高い逓倍率のＰＬＬ回路を設ける必要があった。ＰＬＬ回路は、逓倍率が高くなると、回路面積が増大するとともに、クロックの揺らぎに対するジッタ性能の保証が困難になる。

これに対して、図２の映像信号処理ＬＳＩ１では、同期信号の生成を、信号処理クロックからではなく、元の基準クロックＣＬＫから行うことができる。このため、信号処理クロックの周波数は常に一定にすればよいので、高い逓倍率のＰＬＬ回路を設ける必要がない。例えば、信号処理クロックを常に１４８．５ＭＨｚにするためには、ＰＬＬ回路２の逓倍率は１１／２と、低くてよい。したがって、ＰＬＬ回路の回路面積を大幅に削減できるとともに、ジッタ性能もより良好になる。

なお、本実施形態に係る映像信号処理ＬＳＩは、様々な映像システムに内蔵されて用いられる。映像システムの例としては、ＴＶシステム、カーナビ、ＤＶＤレコーダ・プレーヤ、Ｂｌｕ−ｒａｙレコーダ・プレーヤ、ポータブルビデオプレーヤなどがある。

図３は本実施形態に係る水平同期生成回路を実装する構成の一例である。図３の構成では、図１に示したような水平同期生成回路１０の前段に、クロック変換回路３１とセレクタ３２とを設けており、水平同期生成回路１０に与える基準クロックを、元の２７ＭＨｚのクロックと、この２７ＭＨｚクロックから変換された１４８．５ＭＨｚクロックおよび７４．２５ＭＨｚクロックの中から選択できるようにしている。クロック変換回路３１は、１１倍の逓倍率を有するＰＬＬ回路３３と、２分周器３４，３５とを備えている。

図３のような構成により、水平同期信号の生成の基になる基準クロックとして、複数の周波数のクロックが利用可能となるため、より多くの映像フォーマットに対応することができる。なお、図１の構成から分かるように、レジスタ２３の設定値を全て「０」にする等によって加減処理を停止すれば、同期カウンタ値ＣＴ２は固定値になり、水平同期周波数は各走査ラインで一定になる。すなわち、図１の構成において、走査ライン毎に水平同期周波数を変更することが可能であるとともに、各走査ラインで水平同期周波数を一定にすることも可能である。

本発明に係る水平同期生成回路では、映像フォーマットに準拠した所望のフレーム周波数を正確に再現することが可能になるため、例えば、ハイビジョン映像を表示するＴＶシステムの映像品質向上に有効である。

１ 映像信号処理ＬＳＩ
２ ＰＬＬ回路
１０ 水平同期生成回路
１１ クロックカウンタ
１２ 比較器
２０ 同期カウンタ値出力部
２１ 設定部
２２ａ，２２ｂ，２２ｃ 複数の加減算器
２３ レジスタ
２４ セレクタ
ＣＬＫ 基準クロック
Ｈ 水平同期信号
ＣＴ１ カウンタ値
ＣＴ２ 同期カウンタ値
ＢＣＴ 基本カウンタ値
ＳＣ 指示信号

Claims (8)

1. 与えられた基準クロックから、水平同期信号を生成する水平同期生成回路であって、
   前記基準クロックをカウントするクロックカウンタと、
   水平同期信号を生成するための同期カウンタ値を出力する同期カウンタ値出力部と、
   前記クロックカウンタから出力されたカウント値が前記同期カウンタ値と一致したタイミングで、前記水平同期信号を生成する比較器とを備え、
   前記同期カウンタ値出力部は、
   基本カウンタ値を基にして、走査ライン毎に加減処理を行うことによって、前記同期カウンタ値を生成するものである
   ことを特徴とする水平同期生成回路。
2. 請求項１記載の水平同期生成回路において、
   前記同期カウンタ値出力部は、
   所定本数の走査ラインを単位として、同一内容の加減処理を、繰り返し行う
   ことを特徴とする水平同期生成回路。
3. 請求項１または２記載の水平同期生成回路において、
   前記同期カウンタ値出力部は、
   前記基本カウンタ値が設定される設定部と、
   前記設定部から出力された前記基本カウンタ値に、それぞれ、加減処理を行うための複数の加減算器と、
   加減処理に用いる演算値が、前記各加減算器毎に、個別に設定されるレジスタと、
   走査ラインを示す指示信号に従って、前記複数の加減算器の出力のうちのいずれか１つを、前記同期カウンタ値として選択出力するセレクタとを備えたものである
   ことを特徴とする水平同期生成回路。
4. 請求項３記載の水平同期生成回路において、
   前記加減算器は、加算器であり、
   前記レジスタは、前記演算値として、「０」または「１」が設定される
   ことを特徴とする水平同期生成回路。
5. 請求項３記載の水平同期生成回路において、
   前記複数の加減算器の個数は、５以下である
   ことを特徴とする水平同期生成回路。
6. 請求項１記載の水平同期生成回路において、
   前記基準クロックは、フレーム周波数と走査ライン数との積の整数倍に一致しない周波数を有する
   ことを特徴とする水平同期生成回路。
7. 請求項１記載の水平同期生成回路と、
   前記基準クロックから信号処理クロックを生成するＰＬＬ回路とを備えた
   ことを特徴とする映像信号処理ＬＳＩ。
8. 請求項７記載の映像信号処理ＬＳＩを備えた映像システム。

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