JP2007124191A - 周波数信号変換回路及び周波数信号変換方法 - Google Patents
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Abstract
【課題】 入力信号と出力信号の周波数比の関係から求められた数値を用い、任意の周波数比に変換が可能な周波数信号変換回路を実現する。
【解決手段】 第1周波数の1クロックずつ記憶される数値を出力する第1、第2レジスタ31、37と、第1レジスタ31から出力された数値に第1の値Naを加算して第1加算値を得る第1加算器32と、第1レジスタから得られた数値に第3の値Nbを減算して減算値を得る減算器33と、減算値が正又は0の場合に第1加算値を、負の場合に減算値を出力して第1レジスタに記憶させるセレクタ34と、減算値が正又は0の時は1を出力し、負の時は0を出力する制御部35と、第2レジスタから出力された数値に第4の値Ncを加算して第2加算値を出力する第2加算器38と、制御部35の出力と第2加算器の出力を加算して第2レジスタに記憶させる第3加算器39とを備えて構成した。
【選択図】 図2
【解決手段】 第1周波数の1クロックずつ記憶される数値を出力する第1、第2レジスタ31、37と、第1レジスタ31から出力された数値に第1の値Naを加算して第1加算値を得る第1加算器32と、第1レジスタから得られた数値に第3の値Nbを減算して減算値を得る減算器33と、減算値が正又は0の場合に第1加算値を、負の場合に減算値を出力して第1レジスタに記憶させるセレクタ34と、減算値が正又は0の時は1を出力し、負の時は0を出力する制御部35と、第2レジスタから出力された数値に第4の値Ncを加算して第2加算値を出力する第2加算器38と、制御部35の出力と第2加算器の出力を加算して第2レジスタに記憶させる第3加算器39とを備えて構成した。
【選択図】 図2
Description
本発明は、第1の周波数信号に対する第2の周波数信号の比を約分した際の数値を用い、第1の周波数信号を第2の周波数信号に変換する周波数信号変換回路及び周波数信号変換方法に関する。
最近になり、ディジタル化された映像信号や音声信号が記録媒体に記録されたり、伝送媒体で伝送されたりするようになってきた。それらの映像信号や音声信号は所定のマスタークロック周波数が用いられ、同期して再生される。
一方、ディジタル化された映像信号や音声信号に用いられるマスタークロック周波数は同一であることが好ましいが、実際には異なる周波数が用いられて記録や伝送がなされている。映像信号や音声信号を同一の表示時間で、例えばリップシンクを確保して同期再生できることは好ましい。即ち、お互いに異なる複数のマスタクロック周波数間での周波数変換が簡単に行えることが望ましい。
一方、ディジタル化された映像信号や音声信号に用いられるマスタークロック周波数は同一であることが好ましいが、実際には異なる周波数が用いられて記録や伝送がなされている。映像信号や音声信号を同一の表示時間で、例えばリップシンクを確保して同期再生できることは好ましい。即ち、お互いに異なる複数のマスタクロック周波数間での周波数変換が簡単に行えることが望ましい。
特許文献1には、単純な整数比とはならない周波数のクロックの間で互いに同期したクロックを生成するクロック発生装置が開示されている。例えば、第1のクロックがSTC(System Time Clock)でその周波数f1が27MHzであり、第2のクロックが音声マスタクロックでその周波数f2が12.288MHzである場合に、それらの周波数比(f1/f2)の関係が約2.2となり、単純な整数比とはならない。第1のクロックの周波数f1が第2のクロックの周波数f2より大きく、周波数f1が周波数f2で割り切れない関係にあるとき、(P<f1/f2)の関係となる自然数Pの分周出力と、(f1/f2<Q)となる自然数Qの分周出力とを所定パターンで組み合わせて、第1のクロックに同期した第2のクロックを生成するようにしたクロック発生装置が開示されている。
特開2003−87229号公報
しかしながら、特許文献1に開示されているクロック発生装置及び方法では2分周と3分周の繰り返しのパターンを複数用意し、第1のパターンを7回繰り返し、第2のパターンを15回繰り返し、さらに第3のパターンを14回繰り返し、・・・・のように複数の繰り返しパターンを複数回繰り返し、結果的に所定の周波数比の信号が得られるようにしている。従って、入力信号に対する出力信号の周波数比が一義的に定められる場合であっても容易にその比率で与えられる周波数の信号を変換して得ることはできなかった。
そこで、本発明は、上記のような問題点を解消するためになされたもので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路及び周波数信号変換方法を提供することを目的とする。
本願発明における第1の発明は、第1の周波数信号に対する第2の周波数信号の比を約分した際の分子を第1の値、分母を第2の値、前記第2の値から前記第1の値を引いた第3の値、前記比の正数値を第4の値とするとき、これらの値を用いて前記第1の周波数信号から前記第2の周波数信号に変換する周波数信号変換回路において、前記第1の周波数信号に対応するクロックの1クロックずつ記憶される数値を出力する第1、第2レジスタと、前記第1レジスタから出力された数値に前記第1の値を加算して第1加算値を出力する第1加算器と、前記第1レジスタから出力された数値に前記第3の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させるセレクタと、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力する制御部と、前記第2レジスタから出力された数値に前記第4の値を加算して第2加算値を出力する第2加算器と、前記制御部から出力された1又は0と前記第2加算器から出力された前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させる第3加算器と、を備えたことを特徴とする周波数信号変換回路を提供する。
第2の発明は、第1の周波数信号に対する第2の周波数信号の比を約分した際の分子を第1の値、分母を第2の値、前記第2の値から前記第1の値を引いた第3の値、前記比の正数値を第4の値とするとき、これらの値を用いて前記第1の周波数信号から前記第2の周波数信号に変換する周波数信号変換方法において、第1、第2レジスタに記憶される数値を前記第1の周波数信号に対応するクロックの1クロックずつに出力し、前記第1レジスタから出力された数値に前記第1の値を加算して第1加算値を出力し、前記第1レジスタから出力された数値から前記第3の値を減算して減算値を出力し、前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させ、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力させ、前記第2レジスタから出力された数値に前記第4の値を加算して第2加算値を出力し、前記1又は0と前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させ、前記第2レジスタから次の数値を出力させることを特徴とする周波数信号変換方法を提供する。
第2の発明は、第1の周波数信号に対する第2の周波数信号の比を約分した際の分子を第1の値、分母を第2の値、前記第2の値から前記第1の値を引いた第3の値、前記比の正数値を第4の値とするとき、これらの値を用いて前記第1の周波数信号から前記第2の周波数信号に変換する周波数信号変換方法において、第1、第2レジスタに記憶される数値を前記第1の周波数信号に対応するクロックの1クロックずつに出力し、前記第1レジスタから出力された数値に前記第1の値を加算して第1加算値を出力し、前記第1レジスタから出力された数値から前記第3の値を減算して減算値を出力し、前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させ、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力させ、前記第2レジスタから出力された数値に前記第4の値を加算して第2加算値を出力し、前記1又は0と前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させ、前記第2レジスタから次の数値を出力させることを特徴とする周波数信号変換方法を提供する。
本発明によれば、第1の周波数信号に対応するクロックの1クロックずつ記憶される数値を出力する第1、第2レジスタと、前記第1レジスタから出力された数値に第1の値を加算して第1加算値を出力する第1加算器と、前記第1レジスタから出力された数値に第3の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させるセレクタと、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力する制御部と、前記第2レジスタから出力された数値に第4の値を加算して第2加算値を出力する第2加算器と、前記制御部から出力された1又は0と前記第2加算器から出力された前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させる第3加算器と、を備えるので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路及び周波数信号変換方法を実現できる。
以下に本発明の実施例に係る周波数信号変換回路について図1〜図6を用いて説明する。
図1は、本発明の周波数信号変換回路を搭載する多重化信号生成装置の構成例を示すブロック図である。
図2は、本発明の実施に係る周波数信号変換回路の構成例を示すブロック図である。
図3は、本発明の実施に係る周波数信号変換回路の動作例を示すタイミングチャートである。
図4は、本発明の実施に係る周波数信号変換回路の数値例の流れを示す動作説明図である。
図5は、本発明の実施に係る周波数信号変換回路の応用構成例を示すブロック図である。
図6は、本発明の実施に係る周波数信号変換回路の応用構成例に係る数値の流れを示す動作説明図である。
図1は、本発明の周波数信号変換回路を搭載する多重化信号生成装置の構成例を示すブロック図である。
図2は、本発明の実施に係る周波数信号変換回路の構成例を示すブロック図である。
図3は、本発明の実施に係る周波数信号変換回路の動作例を示すタイミングチャートである。
図4は、本発明の実施に係る周波数信号変換回路の数値例の流れを示す動作説明図である。
図5は、本発明の実施に係る周波数信号変換回路の応用構成例を示すブロック図である。
図6は、本発明の実施に係る周波数信号変換回路の応用構成例に係る数値の流れを示す動作説明図である。
その周波数信号変換回路は入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換するという目的を、第1の周波数信号に対応するクロックの1クロックずつ記憶される数値を出力する第1、第2レジスタと、前記第1レジスタから出力された数値に第1の値を加算して第1加算値を出力する第1加算器と、前記第1レジスタから出力された数値に第3の値を減算して減算値を出力する減算器と、前記減算器から出力された前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させるセレクタと、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力する制御部と、前記第2レジスタから出力された数値に第4の値を加算して第2加算値を出力する第2加算器と、前記制御部から出力された1又は0と前記第2加算器から出力された前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させる第3加算器と、を備えるようにして実現した。
周波数信号変換回路を搭載する多重化信号生成装置の構成について述べる。
図1に示す多重化信号生成装置10は、CCDカメラ1、クリスタル発振器2、周波数信号変換器(STCC;System Time Clock Counter)3、ビデオエンコーダ4、周波数信号変換生成器5、音声用A/D変換器6、オーディオエンコーダ7、多重化器8、及び制御器9より構成される。
図2に示す周波数信号変換器3は、第1レジスタ31、第1加算器32、減算器33、セレクタ34、インバータ35、第2レジスタ37、第2加算器38、及び第3加算器39より構成される。
図5に示す周波数信号変換生成器5は、第1レジスタ31、第1加算器32、減算器33、セレクタ34、インバータ35、及びパルス発生器56より構成される。
図1に示す多重化信号生成装置10は、CCDカメラ1、クリスタル発振器2、周波数信号変換器(STCC;System Time Clock Counter)3、ビデオエンコーダ4、周波数信号変換生成器5、音声用A/D変換器6、オーディオエンコーダ7、多重化器8、及び制御器9より構成される。
図2に示す周波数信号変換器3は、第1レジスタ31、第1加算器32、減算器33、セレクタ34、インバータ35、第2レジスタ37、第2加算器38、及び第3加算器39より構成される。
図5に示す周波数信号変換生成器5は、第1レジスタ31、第1加算器32、減算器33、セレクタ34、インバータ35、及びパルス発生器56より構成される。
多重化信号生成装置10の動作について述べる。
まず、クリスタル発振器2は33MHzで発振する。CCDカメラはクロック周波数33MHzで駆動され、撮影した被写体の映像信号を出力する。周波数信号変換器3はクリスタル発振器2で発振される33MHzの周波数を入力し、27MHzの信号を計数して得られる係数値情報を生成する。27MHzはMPEG(moving picture experts group)のシステム規格で規定されるマスター周波数である。ビデオエンコーダ4はクリスタル発振器2で発振される33MHzの周波数により駆動され、映像信号の符号化を行う。
まず、クリスタル発振器2は33MHzで発振する。CCDカメラはクロック周波数33MHzで駆動され、撮影した被写体の映像信号を出力する。周波数信号変換器3はクリスタル発振器2で発振される33MHzの周波数を入力し、27MHzの信号を計数して得られる係数値情報を生成する。27MHzはMPEG(moving picture experts group)のシステム規格で規定されるマスター周波数である。ビデオエンコーダ4はクリスタル発振器2で発振される33MHzの周波数により駆動され、映像信号の符号化を行う。
被写体の周囲音は図示しないマイクロフォンにより収音され、音声用A/D変換器6でディジタル信号に変換された後にオーディオエンコーダ7により、例えばMPEGオーディオ規格に従って符号化される。ここで音声用A/D変換器6による変換は標本化周波数48kHzで行われる。オーディオエンコーダ7は、標本化周波数48kHzの256(2の8乗)倍である12.288MHzで駆動され、ディジタルディジタルオーディオ信号の符号化を行う。12.288MHzと48kHzとの周波数関係は256:1の関係にあり、標本化周波数48kHzはオーディオエンコーダ7を駆動するオーディオ用マスタークロック周波数12.288MHzを1/256に分周して得られる。1/256は1/2分周回路を8段接続して構成できる。
ビデオエンコーダ4から出力される符号化された映像信号、周波数信号変換器3から出力されるSTC(System Time Clock)情報、及びオーディオエンコーダ7から出力される符号化されたオーディオ信号は多重化器8で多重化され、トランスポート(TS)信号が生成される。トランスポート信号は記録媒体に記録されたり、伝送媒体を介して伝送されたりする。多重化器8で多重化されるTS信号は、クリスタル発振器2より得られた33MHzの信号をマスタークロックとして生成される27MHzをシステム用マスタークロックとして用いる。33MHzから生成された12.288MHzをオーディオマスタークロックとして用いる。参照される全てのクロック周波数は33MHzで発振される信号を用いて生成されることにより、映像、音声、及びTS信号の間での時間ずれがなく、同期の取れたTS信号として生成される。即ち、ビデオエンコーダ4及びオーディオエンコーダ7で符号化されて伝送される映像及び音声信号は、周波数変換器3で生成され、多重化されて伝送されるSTCCが用いられて同期再生がなされ。
図2を用いて周波数信号変換器について述べる。
周波数信号変換器3はクリスタル発振器2から入力される33MHzから27MHzで計数して得られるSTC係数出力を生成して、多重化器8に出力する。33MHzと27MHzの周波数比は11対9である。
周波数信号変換器3はクリスタル発振器2から入力される33MHzから27MHzで計数して得られるSTC係数出力を生成して、多重化器8に出力する。33MHzと27MHzの周波数比は11対9である。
周波数信号変換器3により、整数比の関係にある周波数変換について述べる。
出力周波数と入力周波数の比をa:bとする。上記の場合a/bは27MHz/33MHzで、通分すると9/11となる。
ここで、a/bに対するNa、Nb、及びNcを次の様に定める。
Na=a/bの剰余
Nb=b−(a/bの剰余)
Nc=a/bの商
a=9、b=11とするときNa、Nb、Ncは次の様に求められる。
Na=9
Nb=11−9=2
Nc=0
出力周波数と入力周波数の比をa:bとする。上記の場合a/bは27MHz/33MHzで、通分すると9/11となる。
ここで、a/bに対するNa、Nb、及びNcを次の様に定める。
Na=a/bの剰余
Nb=b−(a/bの剰余)
Nc=a/bの商
a=9、b=11とするときNa、Nb、Ncは次の様に求められる。
Na=9
Nb=11−9=2
Nc=0
図2に示した周波数信号変換器3で、第1加算器32で加算する数をNa=9、減算器33で減算する数をNb=2、第2加算器38で加算する数をNc=0として動作させる。
最初に、制御回路9からリセット信号を得て第1レジスタ31及び第2レジスタ37に記憶されている数値を0にする。次に、クリスタル発振器2から出力される信号をクロック信号として供給し、そのクロック毎に第1レジスタ31及び第2レジスタ37に記憶される数値を書き換える。第1加算器32、第2加算器38、及び第3加算器39のそれぞれは入力される数値を加算して得られる数値を出力する。減算器33は正(+)側に入力される数値から負(−)側に入力される数値を減算して得られる数値を出力する。減算器33のキャリーアウト(CO)端子は、減算結果が正又は0の場合に0を出力し、負の場合に1を出力する。インバータ35は入力信号が0の場合は1を出力し、1の場合は0を出力する。結果的に、減算器33の演算結果とインバータ35の出力信号は次の関係にある。
最初に、制御回路9からリセット信号を得て第1レジスタ31及び第2レジスタ37に記憶されている数値を0にする。次に、クリスタル発振器2から出力される信号をクロック信号として供給し、そのクロック毎に第1レジスタ31及び第2レジスタ37に記憶される数値を書き換える。第1加算器32、第2加算器38、及び第3加算器39のそれぞれは入力される数値を加算して得られる数値を出力する。減算器33は正(+)側に入力される数値から負(−)側に入力される数値を減算して得られる数値を出力する。減算器33のキャリーアウト(CO)端子は、減算結果が正又は0の場合に0を出力し、負の場合に1を出力する。インバータ35は入力信号が0の場合は1を出力し、1の場合は0を出力する。結果的に、減算器33の演算結果とインバータ35の出力信号は次の関係にある。
減算結果 インバータ出力 セレクタ34の出力
正又は0 1 0側の入力値
負 0 1側の入力値
セレクタ34はインバータ35から入力される数値の側の入力信号を選択して出力する。
正又は0 1 0側の入力値
負 0 1側の入力値
セレクタ34はインバータ35から入力される数値の側の入力信号を選択して出力する。
図3に、周波数信号変換器3から得られる数値をタイミングチャートにより示す。
同図において(A)はクリスタル発振器2から入力されるクロック入力であり、(B)は制御回路9から入力されるリセット信号である。(C)は第1加算器32でNaを加算して得られる数値を示し、(D)は第2レジスタ37から出力されるSTC係数出力である。(A)に示すカウント数が1〜11までカウントする期間に(D)の値は1〜9までをカウントする。その期間のシーケンスが繰り返されることにより(D)からは33MHzのクロックを9/11の比で係数されたSTC係数結果が得られる。(E)は11クロックの期間に9のパルスが出力される信号波形である。
同図において(A)はクリスタル発振器2から入力されるクロック入力であり、(B)は制御回路9から入力されるリセット信号である。(C)は第1加算器32でNaを加算して得られる数値を示し、(D)は第2レジスタ37から出力されるSTC係数出力である。(A)に示すカウント数が1〜11までカウントする期間に(D)の値は1〜9までをカウントする。その期間のシーケンスが繰り返されることにより(D)からは33MHzのクロックを9/11の比で係数されたSTC係数結果が得られる。(E)は11クロックの期間に9のパルスが出力される信号波形である。
図4を参照し、周波数信号変換器3につき詳細に説明する。
同図において、(A)はクロック入力のカウント数、(B)は第1レジスタ31の出力値、(C)は第1加算器32の出力値、(D)は減算器33の出力値、(E)は減算器33のキャリー出力値、(F)はインバータ35の出力値、(G)は第3加算器39の出力値のそれぞれを示したものである。
第1列目の数値は、リセットがなされた次の入力クロックが「0」の時の数値である。第1加算器32は、(B)で示される第1レジスタ31の出力の「0」とNa=「9」とを加算し(C)に示す第1加算器32の出力の「9」が得られる。減算器33からは(B)で示される「0」からNb=「2」を減算し(D)に示す減算器33の出力「−2」が得られる。ここで減算器33の出力は負であるので(E)のキャリー出力は「1」であり、(F)のインバータ35の出力は「0」となる。セレクタ34は0側の端子に入力される第1加算器32からの数値「9」を得て出力する。
第2加算器38は、第2レジスタ37の数値「0」とNc=「0」とを加算し、数値「0」を出力する。第3加算器39は、第2加算器38の出力「0」とインバータ35の出力「0」とを加算し、(G)に示す「0」を出力する。
同図において、(A)はクロック入力のカウント数、(B)は第1レジスタ31の出力値、(C)は第1加算器32の出力値、(D)は減算器33の出力値、(E)は減算器33のキャリー出力値、(F)はインバータ35の出力値、(G)は第3加算器39の出力値のそれぞれを示したものである。
第1列目の数値は、リセットがなされた次の入力クロックが「0」の時の数値である。第1加算器32は、(B)で示される第1レジスタ31の出力の「0」とNa=「9」とを加算し(C)に示す第1加算器32の出力の「9」が得られる。減算器33からは(B)で示される「0」からNb=「2」を減算し(D)に示す減算器33の出力「−2」が得られる。ここで減算器33の出力は負であるので(E)のキャリー出力は「1」であり、(F)のインバータ35の出力は「0」となる。セレクタ34は0側の端子に入力される第1加算器32からの数値「9」を得て出力する。
第2加算器38は、第2レジスタ37の数値「0」とNc=「0」とを加算し、数値「0」を出力する。第3加算器39は、第2加算器38の出力「0」とインバータ35の出力「0」とを加算し、(G)に示す「0」を出力する。
次の入力クロック「1」において、第2列目の数値が得られる。(B)で示される第1レジスタ31の出力の「9」はセレクタ34の「0」側に入力された第1加算器32の出力値である。図では破線により(C)の「9」が(B)の「9」とされることを示している。(D)に示す減算器33の出力は正であるので(F)に示すインバータ出力は「1」となる。その次の入力クロック「2」では減算器33の出力「7」が第1レジスタ31に入力される。以下、上記と同様に動作する。
入力されるクロックごとのインバータ35の出力値は「1、1、1、1、0、1、1、1、1、1、0」とされる。11のクロックのうち、9のクロックで1が出力される。以降、11クロック毎に上記のシーケンスを繰り返す。第3加算器39からは「1、2、3、4、4、5、6、7、8、9、9」が出力される。次のシーケンスでは「10、11、12、13、13、14、15、16、17、18、18」が出力される。
入力されるクロックごとのインバータ35の出力値は「1、1、1、1、0、1、1、1、1、1、0」とされる。11のクロックのうち、9のクロックで1が出力される。以降、11クロック毎に上記のシーケンスを繰り返す。第3加算器39からは「1、2、3、4、4、5、6、7、8、9、9」が出力される。次のシーケンスでは「10、11、12、13、13、14、15、16、17、18、18」が出力される。
周波数信号変換器3の応用例として、上記と反対の、27MHzのカウント値を33MHzの係数値に変換する場合について述べる。即ち、商が1の場合の変換についてである。この例ではa=11、b=9とされる。11/9は1+2/9であり、Na、Nb、及びNcは次の様になる。
Na=2
Nb=9−2=7
Nc=1
それらの値を図2に示した周波数信号変換器3に用い、27MHzをクロック入力とし、33MHzでカウントしたと等価の係数値が得られる。インバータから出力される係数値は「0、0、0、0、1、0、0、0、1」となる。第2加算器では27MHzのクロック毎に「1」が加算され、第3加算器39ではインバータから出力される「0、0、0、0、1、0、0、0、1」がさらに加算される。その結果、第3加算器から出力される係数値は「1、2、3、4、6、7、8、9、11」となる。9クロック毎に11づつ増加した数値が得られる。
Na=2
Nb=9−2=7
Nc=1
それらの値を図2に示した周波数信号変換器3に用い、27MHzをクロック入力とし、33MHzでカウントしたと等価の係数値が得られる。インバータから出力される係数値は「0、0、0、0、1、0、0、0、1」となる。第2加算器では27MHzのクロック毎に「1」が加算され、第3加算器39ではインバータから出力される「0、0、0、0、1、0、0、0、1」がさらに加算される。その結果、第3加算器から出力される係数値は「1、2、3、4、6、7、8、9、11」となる。9クロック毎に11づつ増加した数値が得られる。
次に、周波数信号変換生成器5について述べる。周波数信号変換生成器5は33MHzのクロック入力に対し12.288MHzの信号を生成する。ここで、
12288=4096×3=212×3
33000=23×3×53×11
であるので
12288/33000=29/53×11=512/1375
である。
従って、
Na=512
Nb=1375−512=863
Nc=0
となる。
12288=4096×3=212×3
33000=23×3×53×11
であるので
12288/33000=29/53×11=512/1375
である。
従って、
Na=512
Nb=1375−512=863
Nc=0
となる。
図5に示す周波数信号変換生成器5で、図2に示したと同じ機能部分には同一符号を付し説明を省く。
周波数信号変換生成器5は図2に示した周波数信号変換器3に比し、クロック周波数の変換のみを行い係数値を出力しないので、第2レジスタ37、第2加算器38、及び第3加算器39を省いた構成となっている。パルス発生器56は、入力されるインバータ35の数値に対応する数のパルスを生成して出力する。即ち、加算された数が0の場合にはクロック入力1に対してパルスを出力せず、加算された数が1の場合にはクロック入力1に対して1のパルスを出力する。周波数変換出力はクロック周波数よりも低い周波数の信号を出力する。
周波数信号変換生成器5は図2に示した周波数信号変換器3に比し、クロック周波数の変換のみを行い係数値を出力しないので、第2レジスタ37、第2加算器38、及び第3加算器39を省いた構成となっている。パルス発生器56は、入力されるインバータ35の数値に対応する数のパルスを生成して出力する。即ち、加算された数が0の場合にはクロック入力1に対してパルスを出力せず、加算された数が1の場合にはクロック入力1に対して1のパルスを出力する。周波数変換出力はクロック周波数よりも低い周波数の信号を出力する。
図6に、周波数信号変換生成器5の内部で生成される各部の出力値を示す。図4に示したと同様に、(A)はクロック入力のカウント数、(B)は第1レジスタ31の出力値、(C)は第1加算器32の出力値、(D)は減算器33の出力値、(E)は減算器33のキャリー出力値、(F)はインバータ35の出力値である。クロック入力15以降も同様の数値が得られる。クロック入力数が1375ごとに同一シーケンスの動作が行われる。(F)に示すインバータ35の出力値は、「0、0、1、0、0、1、0、0、1、0、1、0、0、1、0、・・・・」となっておりクロック入力数の3ごと又は2ごとに1が出力されている。それは、512/1375は1/2.6855であり、
(1/2)<(1/2.6855)<(1/3)
であることからも解る。
(1/2)<(1/2.6855)<(1/3)
であることからも解る。
周波数信号変換生成器5は、クロック入力信号を与えられた任意の整数比により変換した信号を出力する。周波数信号変換器3はさらに、クロック入力信号を与えられた任意の整数比の周波数で計数した係数値を出力する。その変換シーケンスはa/bで示される分母bで与えられるクロック数毎に繰り返されるため、変換して得られた信号及び係数値に含まれる周波数変動成分は高い周波数成分のみに限られる。
符号化された映像信号や音声信号は所定の大きさのバッファメモリに符号化されたディジタル信号を記憶し、そのバッファメモリに記憶されるデータ量がオーバーフローしたりアンダーフローしたりしない様にして符号化や復号化を行う。
符号化された映像信号や音声信号は所定の大きさのバッファメモリに符号化されたディジタル信号を記憶し、そのバッファメモリに記憶されるデータ量がオーバーフローしたりアンダーフローしたりしない様にして符号化や復号化を行う。
本実施例で示した周波数信号変換器3により生成される変換されたクロック出力、及びSTC係数出力の時間変動成分は低い周波数成分を含まないため、符号化時や復号化時に用いるバッファメモリをオーバーフローさせたりアンダーフローさせたりすることがない。それらにより生じる映像や音声信号の不連続正に係り生じる雑音成分を小さく出来る。特にMPEGシステムにおける27MHzのクロック周波数に許容される周波数変動は30ppm以下とされている。所定のクロック入力数ごとに同一のシーケンスを繰り返す周波数信号変換器3は、変換された信号で符号化装置や復号化装置を駆動するのに適している。
以上のように、本実施例で示した周波数信号変換器3によれば、第1の周波数信号に対応するクロックの1クロックずつ記憶される数値を出力する第1、第2レジスタ31、37と、前記第1レジスタ31から出力された数値に第1の値Naを加算して第1加算値を出力する第1加算器32と、前記第1レジスタから出力された数値に第3の値Nbを減算して減算値を出力する減算器33と、前記減算器から出力された前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させるセレクタ34と、前記減算値が正又は0の時は、1を出力し、負の時は、0を出力する制御部35と、前記第2レジスタから出力された数値に第4の値Ncを加算して第2加算値を出力する第2加算器38と、前記制御部35から出力された1又は0と前記第2加算器から出力された前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させる第3加算器39と、を備えるので、入力信号周波数に対する出力信号の整数比が一定の関係にある場合、その周波数比の関係から求められた数値を用いることにより、任意の周波数比に変換を可能とする周波数信号変換回路を実現できる。
第1の周波数信号に対する第2の周波数信号の比が任意の整数比で与えられる場合、第1の周波数信号を第2の周波数信号に変換する周波数信号変換回路に適用できる。
1 CCDカメラ
2 クリスタル発振器
3 周波数信号変換器
4 ビデオエンコーダ
5 周波数信号変換生成器
6 音声用A/D変換器
7 オーディオエンコーダ
8 多重化器
9 制御器
10 多重化信号生成装置
31 第1レジスタ
32 第1加算器
33 減算器
34 セレクタ
35 インバータ
37 第2レジスタ
38 第2加算器
39 第3加算器
56 パルス発生器
2 クリスタル発振器
3 周波数信号変換器
4 ビデオエンコーダ
5 周波数信号変換生成器
6 音声用A/D変換器
7 オーディオエンコーダ
8 多重化器
9 制御器
10 多重化信号生成装置
31 第1レジスタ
32 第1加算器
33 減算器
34 セレクタ
35 インバータ
37 第2レジスタ
38 第2加算器
39 第3加算器
56 パルス発生器
Claims (2)
- 第1の周波数信号に対する第2の周波数信号の比を約分した際の分子を第1の値、分母を第2の値、前記第2の値から前記第1の値を引いた第3の値、前記比の正数値を第4の値とするとき、これらの値を用いて前記第1の周波数信号から前記第2の周波数信号に変換する周波数信号変換回路において、
前記第1の周波数信号に対応するクロックの1クロックずつ記憶される数値を出力する第1、第2レジスタと、
前記第1レジスタから出力された数値に前記第1の値を加算して第1加算値を出力する第1加算器と、
前記第1レジスタから出力された数値に前記第3の値を減算して減算値を出力する減算器と、
前記減算器から出力された前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させるセレクタと、
前記減算値が正又は0の時は、1を出力し、負の時は、0を出力する制御部と、
前記第2レジスタから出力された数値に前記第4の値を加算して第2加算値を出力する第2加算器と、
前記制御部から出力された1又は0と前記第2加算器から出力された前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させる第3加算器と、
を備えたことを特徴とする周波数信号変換回路。 - 第1の周波数信号に対する第2の周波数信号の比を約分した際の分子を第1の値、分母を第2の値、前記第2の値から前記第1の値を引いた第3の値、前記比の正数値を第4の値とするとき、これらの値を用いて前記第1の周波数信号から前記第2の周波数信号に変換する周波数信号変換方法において、
第1、第2レジスタに記憶される数値を前記第1の周波数信号に対応するクロックの1クロックずつに出力し、
前記第1レジスタから出力された数値に前記第1の値を加算して第1加算値を出力し、
前記第1レジスタから出力された数値から前記第3の値を減算して減算値を出力し、
前記減算値が正、0、負であるかどうかを判定し、前記減算値が正又は0の場合には前記第1加算値を出力し、負の場合には、前記減算値を出力して前記第1レジスタに記憶させ、
前記減算値が正又は0の時は、1を出力し、負の時は、0を出力させ、
前記第2レジスタから出力された数値に前記第4の値を加算して第2加算値を出力し、
前記1又は0と前記第2加算値を加算して第3加算値を出力して、前記第2レジスタに記憶させ、
前記第2レジスタから次の数値を出力させることを特徴とする周波数信号変換方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005312400A JP2007124191A (ja) | 2005-10-27 | 2005-10-27 | 周波数信号変換回路及び周波数信号変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005312400A JP2007124191A (ja) | 2005-10-27 | 2005-10-27 | 周波数信号変換回路及び周波数信号変換方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007124191A true JP2007124191A (ja) | 2007-05-17 |
Family
ID=38147560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2005312400A Withdrawn JP2007124191A (ja) | 2005-10-27 | 2005-10-27 | 周波数信号変換回路及び周波数信号変換方法 |
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JP (1) | JP2007124191A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009118334A (ja) * | 2007-11-08 | 2009-05-28 | Nec Electronics Corp | 信号処理装置 |
JP2012138826A (ja) * | 2010-12-27 | 2012-07-19 | Hitachi Ulsi Systems Co Ltd | ビデオエンコーダシステム |
CN104811187A (zh) * | 2014-01-27 | 2015-07-29 | Ls产电株式会社 | 为在上升沿进行操作的系统产生时钟的方法 |
-
2005
- 2005-10-27 JP JP2005312400A patent/JP2007124191A/ja not_active Withdrawn
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