KR100548242B1 - 디스플레이 장치의 프레임 비율 변환 장치 및 방법 - Google Patents

디스플레이 장치의 프레임 비율 변환 장치 및 방법 Download PDF

Info

Publication number
KR100548242B1
KR100548242B1 KR1020030001849A KR20030001849A KR100548242B1 KR 100548242 B1 KR100548242 B1 KR 100548242B1 KR 1020030001849 A KR1020030001849 A KR 1020030001849A KR 20030001849 A KR20030001849 A KR 20030001849A KR 100548242 B1 KR100548242 B1 KR 100548242B1
Authority
KR
South Korea
Prior art keywords
output
input
frame
signal
frame rate
Prior art date
Application number
KR1020030001849A
Other languages
English (en)
Other versions
KR20040064943A (ko
Inventor
옥재철
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020030001849A priority Critical patent/KR100548242B1/ko
Publication of KR20040064943A publication Critical patent/KR20040064943A/ko
Application granted granted Critical
Publication of KR100548242B1 publication Critical patent/KR100548242B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
    • H04N7/013—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the incoming video signal comprising different parts having originally different frame rate, e.g. video and graphics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
    • H04N7/0147—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes the interpolation using an indication of film mode or an indication of a specific pattern, e.g. 3:2 pull-down pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • Television Systems (AREA)

Abstract

본 발명은 디스플레이 장치에 관한 것으로, 특히 입력과 출력 프레임 비율 변환을 자동으로 조정할 수 있는 디스플레이 장치의 프레임 비율 변환 장치 및 방법에 관한 것이다. 종래 프레임 비율 변환 장치 및 방법은 기 결정된 입력 대 출력비를 가지고 프레임 비율을 수행하기 때문에 다양한 프레임 비율 변환을 위해서는 여타의 부수적인 회로나 외부 프로세서 등의 도움이 필요한 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)를 획득하는 단계와, 첫번째 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)를 계산하는 단계와, 상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)를 비교하여 소정 값(get_frame)을 출력하는 단계와, 다음번 프레임 비율 변환시점에서 출력된 입력 프레임에 후속하여 입력된 출력클럭 수를 계산하고, 상기 소정 값을 출력하는 단계로 진행하는 단계로 이루어짐으로써, 다양한 프레임 비율 변환을 위해서 여타의 부수적인 회로나 외부 프로세서없이 자동으로 변환할 수 있는 효과가 있다. 또한, 본 발명은 프레임 입출력을 제어해야 하는 분야에 적용하여 간단히 구현할 수 있는 효과가 있다.

Description

디스플레이 장치의 프레임 비율 변환 장치 및 방법{FRAME RATE CONVERSION APPARATUS FOR DISPLAY APPARATUS AND METHOD THEREOF}
도 1은 본 발명의 디스플레이 장치의 프레임 비율 변환 장치에 대한 구성을 보인 블록도.
도 2는 본 발명의 디스플레이 장치의 프레임 비율 변환 방법에 대한 흐름을 도시한 순서도.
도 3a는 도 1의 입력수직동기부의 신호 흐름도.
도 3b는 도 1의 프레임비율변환시작부의 신호 흐름도.
도 3c는 도 1의 출력카운터부의 신호 흐름도.
도 3d는 도 1의 출력수직동기부의 신호 흐름도.
도 3e는 도 1의 메인프레임비율변환부에서 in_rem 값을 생성하기 위한 신호 흐름도.
도 3f는 도 1의 메인프레임비율변환부에서 프레임 비율 변환을 계산하여 특정 값을 생성하기 위한 신호 흐름도.
도 4는 입력프레임에 대한 출력 프레임의 비율 변환을 도시한 예시도.
**도면의 주요부분에 대한 부호의 설명**
10 : 입력수직동기부 20 : 프레임비율변환시작부
30 : 출력수직동기부 40 : 출력카운터부
50 : 메인프레임비율변환부 100 : 프레임비율변환장치
본 발명은 디스플레이 장치에 관한 것으로, 특히 입력과 출력 프레임 비율 변환을 자동으로 조정할 수 있는 디스플레이 장치의 프레임 비율 변환 장치 및 방법에 관한 것이다.
일반적으로, 화상 정보를 압축하는 방법에는 여러가지가 있다. 특히, JPEG, MPEG 및 H.261의 3가지의 표준에 따라 압축이 행해진다. 상기 표준에 관해서는 예를 들어 미합중국 특허 제 5,212,742호에 기재되어 있다.
화상정보는 일련의 필드로서 공통적으로 포맷된다. 화상 포맷으로 변환되고 디스플레이 될 고유의 정보가 디스플레이될 필드율과 바로 호환되지 않을 수도 있다. 예를 들어, 영화는 24 프레임/초(24Hz)의 비율로 촬영되는 반면, NTSC 텔레비전 시스템은 거의 60Hz의 필드율을 갖는다. 텔레비전 시스템의 필드율로 정합시키기 위해 영화 영상의 프레임율을 증가시키는 기술은 풀다운(pulldown)변환으로 알려져 있다.
영화를 NTSC 표준 포맷으로 디스플레이하는 상기 예를 계속하여 설명하면, '2/3 풀다운' 변환이 사용될 수 있는데 여기서 영화의 각 프레임은 화상 필드 반복율로 2 개의 연속 필드 주기 또는 3 개의 연속 필드 주기동안 반복된다. 제 1 프레 임은 2 개의 연속적인 필드 주기에서 2 번 디스플레이되고, 제 2 프레임은 3 개의 연속적인 필드 주기에서 3 번 디스플레이되는 등으로 반복 회수가 교대된다. 따라서, 1 초에 24 Hz의 12 개의 영화 프레임은 각각 2 번(즉, 24 필드 주기동안) 생성될 것이고 다른 12 개의 영화 프레임은 각각 3 번(즉 36 필드 주기동안) 생성될 것이다. 따라서, 전체(24+36)는 60Hz 필드율에서 1 초에 60 필드와 같다.
풀다운 지시는 원격적으로 생성되어 디스플레이 장치와 연관된 화상 디코더에 신호가 보내질 수도 있고 화상 디코더에서 국부적으로 생성될 수도 있다. 신호에 의한 풀다운에서, 인코더는 풀다운 연산을 하여, 예를 들어 MPEG-2 화상 신텍스에서 '제 1 필드 반복' 플래그를 사용하여, 반복될 프레임에 특정적으로 신호를 보낸다. 디코더는 수신된 원격 생성 지시를 단순히 따른다.
또한, 국부 풀다운에서 인코더는 영화정보를 부호화하여 이것을 수신 장치에 전송한다.
전송된 신호에는 적정한 풀다운 변환(예를 들어, 상기 설명한 '2/3 풀다운')을 수행하는 방법을 수신 장치에 있는 디코더에 알리는 정보가 없다. 따라서, 디코더는 전송된 영화 프레임율로부터 디스플레이 필드율로의 적정한 변환을 수행하는 방법을 연산해야 한다.
24Hz 프레임율로부터 60Hz 필드율로의 풀다운 변환만이 요구된다면, 단일의 2/3 풀다운 변환은 상대적으로 실현하기가 용이할 것이다. 그러나, 다른 풀다운 방식들도 요구된다. 예를 들어, 24Hz 영화 프레임율은 PAL 텔레비전 포맷의 경우 50Hz 필드율로 변환될 필요가 있을 수도 있다.
또한, NTSC 텔레비전 시스템에서의 부가적인 복잡성은 실제 필드율이 60Hz가 아닌 60000/100Hz 라는 것이다. 따라서, 정규적으로 교대되는 2/3 풀다운은 실제로 매우 높은 필드율이 생기게 한다.
상기와 같은 문제점을 감안한 종래 기술에 대한 일실시예로서 대한특허공보 특1996-0009750(명칭 : 데이타율 변환 방법 및 장치)은 데이터율 변환, 특히 비록 제한되는 것은 아니지만, 화상 데이터 프레임/필드율 변환에 관한 것으로, 보다 느린 비율로 수신된 데이터 프레임을 보다 빠른 비율로 생성되는 데이터 필드로 변환하는 빙법에 있어서, 한 프레임 주기에서 필드의 기본 반복 정수를 결정하는 단계, 상기 보다 느린 비율에 대한 상기 보다 빠른 비율의 바와 상기 보다 느린 프레임 비율에 대한 상기 프레임 주기에서의 필드의 상기 기본 반복 정수의 비 사이의 차로부터 필드 반복율의 미분을 연산하는 단계, 필드 반복율의 미분이 상기 연산된 필드 반복율의 미분과 실질적으로 일치하지 않는 경우, 반복된 필드들 중 선택된 필드를 부가적으로 반복하거나 삭제하여 상기 보다 빠른 비율로 필드의 반복을 유지시키는 단계를 구비하는 것을 특징으로 한다.
또한, 보다 느린 비율로 수신된 데이터 프레임을 보다 빠른 비율로 생성되는 데이터 필드로 변환하는 장치에 있어서, 한 프레임 주기에서 필드의 기본 반복 정수를 결정하는 수단, 상기 보다 느린 비율에 대한 상기 보다 빠른 비율의 비와 보다 느린 프레임 비율에 대한 상기 프레임 주기에서의 필드의 상기 기본 반복 정수의 비 사이의 차로부터 필드 반복율의 미분을 연산하는 수단, 및 필드 반복율의 미분이 상기 연산된 필드 반복율의 미분과 실질적으로 일치하지 않는 경우, 반복된 필드들 중 선택된 필드를 부가적으로 반복하거나 삭제하여 상기 보다 빠른 비율로 필드의 반복을 유지시키는 수단을 구비하는 것을 특징으로 한다.
이와 같은 단계와 구성을 갖는 종래 기술은 23.98Hz, 24Hz 및 25Hz 프레임율의 데이터가 50Hz 필드율로 디스플레이되게 하고, 23.98Hz, 24Hz, 25Hz 및 29.97Hz 프레임율의 데이터가 59.94Hz 필드율로 디스플레이되게 하는 풀다운 연산에 대한 일반화된 해결책을 제공하였다.
그러나, 종래 프레임 비율 변환 장치 및 방법은 기 결정된 입력 대 출력비를 가지고 프레임 비율을 수행하기 때문에 다양한 프레임 비율 변환을 위해서는 여타의 부수적인 회로나 외부 프로세서 등의 도움이 필요한 문제점이 있었다.
따라서, 이와 같은 문제점을 감안한 본 발명은 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점까지 입력된 출력클럭 수(in_rem)를 비교하여 적절한 값(get_frame)을 출력함으로써, 다양한 프레임 비율 변환을 위해서 여타의 부수적인 회로나 외부 프로세서없이 자동으로 변환할 수 있는 디스플레이 장치의 프레임 비율 변환 장치 및 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 디스플레이 장치의 프레임 비율 변환 장치는 외부에서 입력된 입력수직동기(invsync)신호와 출력클럭(outclk)신호를 받아 그 입력수직동기(invsync)신호의 폴링에지(falling edge)신호(invsync_fall)를 출력하는 입력수직동기부와. 외부에서 입력된 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부에서 출력한 입력수직동기 신호의 폴링에지(invsync_fall)신호를 받아 프레임 비율 변환(Frame Rate Conversion)의 시작을 결정하는 프레임 비율 변환 신호(start_frc)를 출력하는 프레임비율변환(FRC)시작부와, 외부에서 입력된 출력수직동기(outvsync)신호와 출력클럭(outclk)신호를 받아 그 출력수직동기신호의 폴링에지(outvsync_fall)신호를 출력하는 출력수직동기부와, 상기 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부에서 출력한 입력수직동기신호의 폴링에지(invsync_fall)신호를 받아 출력클럭(outclk)에 의한 입력수직동기(invsync)신호 한 구간의 클럭 카운터(clock counter)를 구하여 출력하는 출력카운터부와, 상기 각부에서 출력한 신호들과 출력클럭(outclk)신호 그리고 출력클럭리셋(rst_outclk_n)신호를 받아 프레임 비율 변환 시 입력된 프레임에 대한 출력 프레임의 선택을 결정하는 값(get_frame)을 출력하는 메인프레임비율변환부로 구성한 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 디스플레이 장치의 프레임 비율 변환 방법은 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)를 획득하는 단계와, 첫번째 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)를 계산하는 단계와, 상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)의 대소관계에 따라 기 결정된 소정 값(get_frame)을 출력하는 단계와, 다음번 프레임 비율 변환시점에서 출력된 입력 프레임에 후속하여 입력된 출력클럭 수를 계산하고, 상기 소정 값을 출력하는 단계로 진행하는 단계로 이루어진 것을 특징으로 한다.
상기와 같은 특징을 갖는 본 발명의 디스플레이 장치의 프레임 비율 변환 장치 및 방법에 대한 바람직한 실시예를 도면을 참고하여 설명한다.
도 1은 본 발명의 디스플레이 장치의 프레임 비율 변환 장치의 구성을 보인 블록도로서, 입력수직동기부(10), 프레임비율변환(Frame Rate Conversion : FRC)시작부(20), 출력수직동기부(30), 클럭카운터부(40) 그리고 메인프레임비율변환부(50)로 구성된다.
상기 입력수직동기부(10)는 입력수직동기(invsync)신호와 출력클럭(outclk)신호를 받아 입력수직동기(invsync)신호의 폴링에지(falling edge)신호(invsync_fall)를 출력한다. 여기서, 출력클럭(outclk)신호는 출력 이미지의 픽셀 샘플링 클럭(pixel sampling clock)이고, 입력수직동기(invsync)신호는 입력 이미지에 대한 수직 동기(vertical sync) 신호이다.
또한, 상기 프레임비율변환(FRC)시작부(20)는 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부(10)에서 출력한 입력수직동기신호의 폴링에지(invsync_fall)신호를 받아 프레임 비율 변환(FRC)의 시작을 결정하는 프레임 비율 변환 신호(start_frc)를 출력한다. 여기서, 출력클럭리셋(rst_outclk_n)신호는 출력클럭(outclk)에 대한 리셋(reset) 신호이다.
또한, 상기 출력수직동기부(30)는 출력수직동기(outvsync)신호와 출력클럭(outclk)신호를 받아 출력수직동기신호의 폴링에지(outvsync_fall)신호를 출력한다.
또한, 출력카운터부(40)는 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부(10)에서 출력한 입력수직동기신호의 폴링에지(invsync_fall)신호를 받아 출력클럭(outclk)에 의한 입력수직동기(invsync)신호 한 구간의 클럭 카운터(clock counter)를 구하여 출력한다. 즉, 단위 입력 프레임간의 출력클럭(outclk)수를 구한다.
또한, 메인프레임비율변환부(50)는 상기 각부에서 출력한 신호, 즉, 입력수직동기의 폴링에지(invsync_fall)신호, 프레임 비율 변환 신호(start_frc), 출력수직동기의 폴링에지(outvsync_fall)신호, 클럭 카운터(clock counter)와 출력클럭(outclk)신호 그리고 출력클럭리셋(rst_outclk_n)신호를 받아 프레임 비율 변환 시 입력된 프레임에 대한 출력 프레임의 선택을 결정하는 값(get_frame)을 출력한다.
이와 같은 구성을 갖는 본 발명의 디스플레이 장치의 프레임 비율 변환 장치의 동작을 도 2와 도 3을 참고하여 설명하면 다음과 같다.
도 2는 본 발명의 디스플레이 장치의 프레임 비율 변환 방법에 대한 흐름을 도시한 순서도로서, 이에 도시된 바와 같이 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)를 획득하는 단계(S10)와, 첫번째 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)를 계산하는 단계(S30)와, 상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점에서 입 력된 출력클럭 수(in_rem)를 비교하여 소정 값(get_frame)을 출력하는 단계(S50)와, 다음번 프레임 비율 변환시점에서 출력된 입력 프레임에 후속하여 입력된 출력클럭 수를 계산하고, 상기 소정 값을 출력하는 단계로 진행하는 단계(S40)로 이루어지고, 이와 같은 단계로 이루어진 본 발명에 대해 도 3을 참고하여 설명하면 다음과 같다.
도 3a는 입력된 프레임에 대한 입력수직동기(invsync)신호의 폴링에지 검출을 위한 입력수직동기부(10)의 내부 신호 흐름을 도시한 것으로서, 이에 도시된 바와 같이 입력수직동기(invsync)신호는 출력클럭(outclk) 신호에 대해 비동기적이므로, 몇 개의 플립플롭(flip-flop)에 의해 출력클럭(outclk)에 대해 동기신호로 바꾼다. 즉, 플립플롭에 의해 출력클럭(outclk)과 동기되는 입력수직동기신호(invsync1p, invsync2p, invsync3p, invsync1d, invsync2d)를 출력하여, 입력 프레임의 시작점을 알 수 있는 입력수직동기신호의 폴링에지(invsync_fall)신호를 출력한다.
여기서, 상기 플립플롭에 의한 출력클럭(outclk)과 동기되는 입력수직동기신호(invsync1p, invsync2p, invsync3p, invsync1d, invsync2d)는 입력클럭(inclk)과 출력클럭(outclk)에 의한 오류를 방지하고, 확실한 입력수직동기신호의 폴링에지(invsync_fall)신호를 생성하기 위한 것이다.
도 3b는 프레임 비율 변환(FRC)을 시작하기 위한 플래그를 설정하는 프레임비율변환시작부(20)의 내부 신호 흐름을 도시한 것으로서, 이에 도시된 바와 같이 출력클럭(outclk)과 상기 입력수직동기부(10)에서 출력한 invsync_fall 신호를 받 아 리셋이후 최초 입력 프레임에 대해서 start_frc1p신호를 생성하고, 두번째 입력 프레임이 시작할 때, start_frc 신호를 생성하여 실제적인 프레임 비율 변환을 시작한다. 여기서, 상기 start_frc1p와 start_frc 신호는 invsync_fall 신호의 첫번째와 두번째 폴링에지에 동기되어 생성되는 신호이고, start_frc 신호가 출력되면 프레임 비율 변환이 시작된다.
또한, 상기 start_frc1p신호와 start_frc 신호가 invsync_fall 신호의 폴링에지와 동기될 때 로우(Low)에서 하이(High)로 바뀌지만, 리셋(rst_outclk_n)신호(미도시) 입력 시에는 모두 로우(Low)상태로 바뀌게 된다.
도 3c는 단위 입력 프레임의 길이를 출력클럭(outclk)으로 누적하여 길이를 측정하는 출력카운터부(40)의 내부 흐름을 도시한 것으로서, 이에 도시된 바와 같이 입력으로 출력클럭(outclk)신호와 입력수직동기부(10)에서 출력한 invsync_fall 신호를 받아 단위 입력 프레임간의 시간인 cnt_inv_fix1과 그 시간의 두배인 cnt_inv_fix2 신호를 출력한다(S10). 여기서, 단위 입력 프레임의 길이를 측정하는 것은 단위 프레임의 시간을 측정하는 것과 동일하다. 즉, 입력 프레임과 출력 프레임간의 시간 차 측정을 위해 동일한 클럭으로, 여기서는 출력클럭(outclk)으로 시간을 측정하는 것이다. 물론, 도 3c의 cnt_int_fix1에 도시된 바와 같이 출력클럭(outclk)에 대한 카운터 값이 M, N으로 서로 다르지만, 그 값은 거의 같다.
또한, 리셋(rst_outclk_n)신호(미도시) 입력 시에는 모든 출력 신호, 즉, cnt_invsync과 cnt_inv_fix1 그리고 cnt_inv_fix2는 모두 '0'이 된다.
도 3d는 출력 프레임의 시작점을 알기 위한 출력 수직동기신호의 폴링에지(outvsync_fall)신호를 추출하기 위한 출력수직동기부(30)의 내부 신호 흐름을 도시한 것으로서, 출력클럭(outclk)과 출력수직동기(outvsync)신호를 받아 그 출력수직동기(outvsync)신호와 그 출력수직 동기신호에 한 클럭 지연된 출력수직동기신호1(outvsync1d)에 의해 outvsync_fall 신호를 출력한다. 즉, 상기 두 신호의 서로 다른 값에 의해 outvsync_fall 신호가 출력된다.
도 3e는 메인프레임비율변환부(50)에서 현재까지의 입력 프레임의 양을 출력클럭(outclk) 수로 정량화하고, 입력 프레임의 진행 상황을 나타내는 신호인 in_rem(input reminder)값을 생성하는 과정을 도시한 것으로서, 이에 도시된 바와 같이 in_rem 값은 리셋이후 첫번째 입력 프레임 시작부터, 즉, start_frc1p가 로우(Low)에서 하이(High)로 변환된 시점부터 증가한다.
그리고, 두번째 입력 프레임 시작부터, 즉, start_frc가 로우(Low)에서 하이(High)로 변환된 시점부터 프레임 비율 변환을 시작하게 된다. 또한, outvsync_fall 신호의 ①시점에서는 프레임 비율 변환이 시작되기 전이므로 in_rem값에 영향을 미치지 않으나, ②시점에서는 프레임 비율이 시작되는 시점이므로 in_rem값에 영향을 주게 된다. 그리고, 프레임 비율이 시작된 시점인 ② 다음의 in_rem값(P)은 단위 입력 프레임이 출력되고 남은 값이기 때문에 P=N-(N-5) 즉, P=5가 된다. 여기서, in_rem값이란 첫번째 프레임 비율 변환 시점까지 입력된 입력 프레임에 대한 출력클럭(outclk) 수(S30) 또는 다음번 프레임 비율 변환시 출력된 입력 프레임에 후속하여 입력된 출력클럭(outclk) 수(S40)를 의미한다. 그리고, 이 에 대한 자세한 설명은 도 3f와 도 4를 이용하여 설명한다.
도 3f는 본 발명에 따른 프레임 비율 변환을 수행하기 위한 값(get_frame)을 출력하는 과정을 도시한 것으로서, 단위 입력 프레임의 출력클럭(outclk) 수를 나타내는 cnt_inv_fix1과 cnt_inv_fix2(2×cnt_inv_fix1) 그리고 in_rem값을 이용하여 프레임 비율 변환을 수행한다.
조금 더 상세히 설명하면, outvsync_fall 신호가 하이(High) 일 때, 즉, 입력프레임을 출력할 때의 입력 프레임에 대한 출력클럭(outclk)수인 cnt_inv_fix1 값과 그 때의 in_rem값을 비교하여 프레임 비율 변환 값(get_frame)을 출력한다(S50).
여기서, 프레임 비율 변환 시점에서 in_rem값이 cnt_inv_fix1 보다 작으면 이전 출력 프레임을 반복하여 출력하고, 이 때 get_frame 값은 '0'으로 한다.
그리고, 프레임 비율 변환 시점에서 in_rem값이 cnt_inv_fix2 보다 크거나 같으면 다음 입력 프레임을 무시하고 그 다음 입력 프레임을 출력 프레임으로 출력한다. 이 때 get_frame 값은 '2'로 한다.
또한, 그 이외의 경우 즉, in_rem값이 cnt_inv_fix1 보다 크거나 같고 cnt_inv_fix2보다 작으면 다음 입력 프레임을 출력 프레임으로 출력한다. 이 때 get_frame 값은 '1'로 한다.
또한, 프레임 비율 변환을 실행하지 않는 리셋 시에는 get_frame 값은 '3'으로 한다.
이와 같은 프레임 비율 변환을 도 4를 이용하여 설명하면 다음과 같다.
먼저, 입력 프레임의 출력클럭(outclk) 수를 즉, cnt_inv_fix1 값을 300이라고 가정하여 설명한다.
먼저, 출력 프레임의 시작을 알리기 위한 시점(①)에서는 프레임 비율 변환이 시작되지 않기 때문에, in_rem에 영향을 미치지 않고, 프레임 비율 변환이 시작되는 지점(②)에서의 in_rem값(in_rem1)은 500이 된다. 이 in_rem값(in_rem1)은 cnt_inv_fix1 값(300)보다 크고 cnt_inv_fix2 값(600)보다 작기 때문에 첫번째 출력 프레임(OUT1)에 첫번째 입력 프레임(IF1)을 출력한다.
그리고, 두번째 프레임 비율 변환이 시작되는 지점(③)에서의 in_rem값(in_rem2)은 600이고, 그 값은 cnt_inv_fix2 값(600)과 같기 때문에 두번째 출력 프레임(OUT2)에는 두번째 입력 프레임(IF2)을 무시하고, 세번째 입력 프레임(IF3)을 출력한다. 즉, 도 3f에서 in_rem의 M값이 BX2 값과 같기 때문에 get_frame의 Y 값은 2가 되고, N의 값은 M-BX2가 된다..
또한, 세번째 프레임 비율 변환이 시작되는 지점(④)에서의 in_rem값(in_rem3)은 400 이고, 그 값은 cnt_inv_fix1 값(300)보다 크고 cnt_inv_fix2 값(600)보다 작기 때문에 세번째 출력 프레임(OUT3)에 네번째 입력 프레임(IF4)을 출력한다. 즉, 도 3f에서 in_rem의 Q값이 B값보다 크고 BX2값보다 작기 때문에 get_frame의 Z값은 1이 되고, P의 값은 Q-C가 된다.
이와 같이 본 발명은 추가적인 장치를 구비하지 않고 다양한 프레임 비율 변환을 자동으로 수행할 수 있고, 또한, 입력과 출력 프레임율에 상관없이 적용할 수 있다는 것을 주목하기 바란다.
이상에서 상세히 설명한 바와 같이 본 발명은 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점까지 입력된 출력클럭 수(in_rem)를 비교하여 적절한 값(get_frame)을 출력함으로써, 다양한 프레임 비율 변환을 위해서 여타의 부수적인 회로나 외부 프로세서없이 자동으로 변환할 수 있는 효과가 있다.
또한, 본 발명은 프레임 입출력을 제어해야 하는 분야에 적용하여 간단히 구현할 수 있는 효과가 있다.

Claims (5)

  1. 외부에서 입력된 입력수직동기(invsync)신호와 출력클럭(outclk)신호를 받아 그 입력수직동기(invsync)신호의 폴링에지(falling edge)신호(invsync_fall)를 출력하는 입력수직동기부와;
    외부에서 입력된 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부에서 출력한 입력수직동기 신호의 폴링에지(invsync_fall)신호를 받아 프레임 비율 변환(Frame Rate Conversion)의 시작을 결정하는 프레임 비율 변환 신호(start_frc)를 출력하는 프레임비율변환(FRC)시작부와;
    외부에서 입력된 출력수직동기(outvsync)신호와 출력클럭(outclk)신호를 받아 그 출력수직동기신호의 폴링에지(outvsync_fall)신호를 출력하는 출력수직동기부와;
    상기 출력클럭리셋(rst_outclk_n)신호와 출력클럭(outclk)신호 그리고 상기 입력수직동기부에서 출력한 입력수직동기신호의 폴링에지(invsync_fall)신호를 받아 출력클럭(outclk)에 의한 입력수직동기(invsync)신호 한 구간의 클럭 카운터(clock counter)를 구하여 출력하는 출력카운터부와;
    상기 각부에서 출력한 신호들과 출력클럭(outclk)신호 그리고 출력클럭리셋(rst_outclk_n)신호를 받아 프레임 비율 변환 시 입력된 프레임에 대한 출력 프레임의 선택을 결정하는 값(get_frame)을 출력하는 메인프레임비율변환 부로 구성한 것을 특징으로 하는 디스플레이 장치의 프레임 비율 변환 장치.
  2. 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)를 획득하는 단계와;
    첫번째 프레임 비율 변환시점에서 입력된 출력클럭 수(in_rem)를 계산하는 단계와;
    상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)와 프레임 비율 변환시점에서 입력된 출력클럭(outclk) 수(in_rem)의 대소관계에 따라 기 결정된 소정 값(get_frame)을 출력하는 단계와;
    다음번 프레임 비율 변환시점에서 출력된 입력 프레임에 후속하여 입력된 출력클럭 수를 계산하고, 상기 소정 값을 출력하는 단계로 진행하는 단계로 이루어진 것을 특징으로 하는 디스플레이 장치의 프레임 비율 변환 방법.
  3. 제2항에 있어서, 상기 소정 값을 출력하는 단계에서 상기 프레임 비율 변환시점에서 입력된 출력클럭(outclk) 수(in_rem)가 상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)보다 작으면 이전 입력 프레임을 반복하여 출력 프레임으로 출력하는 것을 특징으로 하는 디스플레이 장치의 프레임 비율 변환 방법.
  4. 제2항에 있어서, 상기 소정 값을 출력하는 단계에서 상기 프레임 비율 변환시점에서 입력된 출력클럭(outclk) 수(in_rem)가 상기 단위 입력 프레임간의 출력 클럭(outclk) 수(cnt_inv_fix1)의 두배(cnt_inv_fix2)보다 크거나 같으면 다음 입력 프레임을 무시하고 그 다음 입력 프레임을 출력프레임으로 출력하는 것을 특징으로 하는 디스플레이 장치의 프레임 비율 변환 방법.
  5. 제2항에 있어서, 상기 소정 값을 출력하는 단계에서 상기 프레임 비율 변환시점에서 입력된 출력클럭(outclk) 수(in_rem)가 상기 단위 입력 프레임간의 출력클럭(outclk) 수(cnt_inv_fix1)보다 크거나 같고 상기 단위 입력 프레임간의 길이(cnt_inv_fix1)의 두배(cnt_inv_fix2)보다 작으면 다음 입력 프레임을 출력프레임으로 출력하는 것을 특징으로 하는 디스플레이 장치의 프레임 비율 변환 방법.
KR1020030001849A 2003-01-11 2003-01-11 디스플레이 장치의 프레임 비율 변환 장치 및 방법 KR100548242B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030001849A KR100548242B1 (ko) 2003-01-11 2003-01-11 디스플레이 장치의 프레임 비율 변환 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030001849A KR100548242B1 (ko) 2003-01-11 2003-01-11 디스플레이 장치의 프레임 비율 변환 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20040064943A KR20040064943A (ko) 2004-07-21
KR100548242B1 true KR100548242B1 (ko) 2006-02-02

Family

ID=37355327

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030001849A KR100548242B1 (ko) 2003-01-11 2003-01-11 디스플레이 장치의 프레임 비율 변환 장치 및 방법

Country Status (1)

Country Link
KR (1) KR100548242B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100747668B1 (ko) 2005-10-31 2007-08-08 삼성전자주식회사 디스플레이 동기 신호 생성 장치를 포함하는 영상 신호수신장치 및 그 제어방법

Also Published As

Publication number Publication date
KR20040064943A (ko) 2004-07-21

Similar Documents

Publication Publication Date Title
JP4182124B2 (ja) 画像表示装置、ドットクロック位相調整回路及びクロック位相調整方法
TWI462573B (zh) 顯示時序控制電路及其方法
JP4932517B2 (ja) 画像表示装置及びその周波数調整方法
US6385267B1 (en) System and method for locking disparate video formats
US7535982B2 (en) Method and apparatus for adjusting phase of sampling frequency of ADC
CN102376289A (zh) 显示时序控制电路及其方法
MXPA00007414A (es) Dispositivo de visualizacion de imagen fuera de rango y metodo de monitoreo.
KR100548242B1 (ko) 디스플레이 장치의 프레임 비율 변환 장치 및 방법
KR100835035B1 (ko) 신호 처리장치 및 방법
JP2004254007A (ja) ジッタ・キャンセルの方法および装置
JP4675992B2 (ja) 映像信号用同期信号生成装置
JP2007017864A (ja) 画像表示装置の制御方法及び画像表示装置
JP2002112067A (ja) 同期信号発生回路
CN111277725B (zh) 视讯自动侦测相位同步系统及方法
TW200901762A (en) Video-display device and method thereof
JP4239475B2 (ja) 走査線変換装置
JP2004080780A (ja) デジタルビデオシステムのａ／ｄ変換装置及びその方法
KR100797471B1 (ko) 비디오 디코더의 위상동기회로 제어장치 및 그 제어방법
US7397294B2 (en) Charge pump clock generating circuit and method thereof
JP3156862B2 (ja) ジッタ測定治具
JP5121164B2 (ja) 表示装置
JP5276151B2 (ja) 画像表示装置及びその周波数調整方法
JP4710117B2 (ja) 映像同期装置および映像同期方法
JP2561672Y2 (ja) Ｃｒｔ表示装置の複合同期信号発生回路
JP2002354288A (ja) 映像表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee