KR100468672B1

KR100468672B1 - 노이즈를최소화하기위한디코더클록보상회로

Info

Publication number: KR100468672B1
Application number: KR1019970033242A
Authority: KR
Inventors: 심인식
Original assignee: 삼성전자주식회사
Priority date: 1997-07-16
Filing date: 1997-07-16
Publication date: 2005-03-16
Also published as: KR19990010446A

Abstract

오디오 디지탈-아날로그 변환기가 자체적으로 디코더에 오디오 샘플을 요구하게 될 때 노이즈를 최소화 할 수 있는 오디오회로를 개시한다.

앰펙용 오디오회로에 있어서, 다상 필터 및 비율 채배기등을 포함하여 이루어진 디코더 클록 보상회로를 제공한다.

상기 디코더 클록 보상회로는 음성 디지탈-아날로그 변환기로의 출력 비율과 디코더로 입력되는 샘플 비율이 동기되지 않은 경우 전 프래임을 반복 또는 제거하는 것이 아니라 샘플의 위상을 쉬프트시킴으로써 입력 버퍼나 출력 버퍼의 언더플로우나 오버플로우를 방지하게 된다.

따라서, 본 발명의 앰펙용 오디오회로는 다상 필터, 비율 채배기등을 사용하여 입/출력 버퍼를 보상함으로써 노이즈를 최소화 할 수 있다.

Description

노이즈를 최소화하기 위한 디코더 클록 보상회로{Decoder clock recovery circuit for minimizing noise}

본 발명은 반도체 장치에 관한 것으로 특히, 노이즈를 최소화할 수 있는 오디오회로에 관한 것이다.

일반적으로, 데이타를 전송할 경우에 제한된 기억매체 용량 및 전송채널 용량을 극복하고 시간당 많은 데이타를 전송하기 위해서 전송할 데이타를 송신측에서 압축하고 압축된 데이타를 수신측에서 복원한다.

근래에 앰펙(MPEG:Motion Picture coding Experts Group) 규격에 의한 디지탈 방식으로 영상신호를 압축 및 복원하고 있다.

앰펙에 준거한 오디오 데이타 압축을 위한 인코더(Encoder)는 단 한개의 기준 클럭(Clock)을 사용하여 재생(play)되어야하는 정확한 시간과 샘플(Sample)간격마다의 동시적인(Instantaneous) 클럭의 값을 나타내는 시간표시(Time Stamp)를 발생하게 되어 있다. 앰펙표준에 의하면, 현재시간표시(Presentation Time Stamp:이하 "PTS"라 함)는 오디오 신호의 재생(Play)시각을 나타내며, 프로그램클럭기준(Program Clock Reference:이하 "PCR"라 함)은 전송흐름(Transport Stream)에 있어 시스템 클럭의 값을 나타낸다. 그러므로, PCR은 디코더 칩(Decoder Chip)의 외부 수정자(Crystal)을 동기하는데 사용된다. 물론 PTS는 오디오 신호를 디지탈-아날로그 변환기(DAC : Digital-to-Analog Converter)로 보내는 것을 제어하게 된다.

그러나 오디오 디지탈-아날로그 변환기가 자체의 외부 수정자로 동작을 하며 자체적으로 디코더에 오디오 샘플을 요구하게 되면, 디코더는 디지탈-아날로그 변환기의 샘플요구에 시간적으로 늦을수도 있고, 또 빠를수도 있게 된다. 이와같은 미스매치(Mismatch)로 입력버퍼(Input Buffer) 또는 출력버퍼(Output Buffer)가 언더플로우(Underflow) 또는 오버플러우(Overflow)될 수 있으며 이를 방지하기 위해 결국 한 프래임의 데이타가 반복되거나 또는 제거될 수 밖에 없게 된다. 그러나 샘플들을 갑자기 더하거나 빼게된다면 연속적인 오디오 흐름(Audio Stream)에서 노이즈가 발생될 소지가 많게되는 단점이 있다.

따라서, 본 발명의 목적은, 앰펙용 오디오회로에 있어서, 오디오 디지탈-아날로그 변환기가 자체적으로 디코더에 오디오 샘플을 요구하게 될 때 효율적으로 노이즈를 최소화 할 수 있는 오디오회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명은, 앰펙용 오디오회로에 있어서, 다상 필터 및 비율 채배기등을 포함하여 이루어진 디코더 클록 보상회로를 제공한다.

상기 디코더 클록 보상회로는 다상 필터를 사용하여 현재시간표시가 시스템시간클록보다 늦는 경우 발생할 버퍼의 언더플로우를 방지하게 된다.

상기 디코더 클록 보상회로는 다상필터를 사용하여 현재시간표시가 시스템시간클록보다 빠른 경우 발생할 버퍼의 오버플로우를 방지하게 된다.

바람직하게는, 상기 디코더 클록 보상회로는 해밍 윈도우를 기반으로 한 다상필터로 위상의 최소값은 128이며, 8접점 다상 필터를 이용한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

본 발명은 오디오 디지탈-아날로그 변환기가 자체의 외부 수정자로 동작을 하며 자체적으로 디코더에 오디오 샘플을 요구할 때 다상필터(Polyphase Filter)를 이용하여 샘플의 위상을 쉬프트시킴으로써 입력 버퍼나 출력 버퍼의 언더플로우나 오버플로우를 방지하는 것이다.

도 1은 본 발명에 의해 노이즈를 최소화 할 수 있는 입력버퍼 보상 회로이다. 도 1을 참조하면, 본 실시예는 시스템시간클럭(System Time Clock: 이하 "STC"라 함, 100)으로 54메가헤르츠(MHz)를 사용하여, 오디오 비트 흐름(Audio Bit Stream)으로부터 PCR 검출시 STC와 비교하는 단계(101)와, PTS 검출시 STC와 비교하는 단계(102)를 거친다. 이때, 오디오 비트 흐름은 오디오 디코더(104)를 거쳐 선입선출기(FIFO : First Input First Output,106)로 전달되고, PTS 검출시 STC와 비교한 값으로 16 비트 비율 채배기(Rate Multiplier:122)와 19비트 비율 채배기(Rate Multiplier:133)를 제어한다. 54메가헤르츠 시스템 클럭으로부터 디지탈-아날로그 변환기1, 2(142, 144)의 출력 샘플 비율(약 44.1킬로헤르츠(KHz))을 발생하기 위해 16비트 비율 채배기(122)를 사용하였다.

전체적으로 디지탈-아날로그 변환기 1, 2(142, 144)의 출력 샘플 비율과 음성 선입선출기(106)로 입력되는 샘플 비율이 정확히 같은 경우, 즉 푸쉬 모드(Push mode)를 가정한다면 다상필터가 필요없게 된다. 그러나 디지탈-아날로그 변환기 1, 2(142, 144)가 입력 비율와 상관없이 독자적으로 구동되는 풀 모드(Pull mode)시에는 다상필터(111)가 필요하게 된다.

한편, 분주기(Divider:124)는 상태 비트(Mode Bit) 선택에 따라 디지털-아날로그 변환기 1(142)로부터 클록 신호(daclk)를 받아 19비트 비율 채배기(133)를 제어한다. 다상필터(111)를 거친 신호는 P/S(140)로 변환되어 오디오 디지털-아날로그 변환기 2(144)에 데이터(data)를 전달하게 된다.

결국, 본 발명의 입력 버퍼 보상 회로는 오디오 디지털-아날로그 변환기 1,2(142, 144)가 자체적으로 오디오 디코더(104)에 오디오 샘플을 요구하는 회로에 다상필터(111) 및 19비트 비율 채배기(133)를 더 구비하여 입력버퍼를 보상하게 되는 것이다. 한편, 출력버퍼의 보상회로에도 같은 방법으로 구현을 할 수 있다. 19비트 비율 채배기(133)의 상세한 설명은 도 2에 나타내었다.

도 2는 도 1의 19비트 비율 채배기의 상세 회로도이다. 도 2를 참조하면, 본 발명에 따른 19비트 비율 채배기는, 처리기(Processor:201)와, 16비트 계수레지스터(Constant Register:202), 덧셈기(Adder:203) 및 19비트 누산기(Accumulator:204)를 구비한다.

도 2의 누산기에서 최상위비트(MSB) 4비트는 특정 샘플을 읽어내기 위한 지표로 작용을 하며, 디지탈-아날로그 변환기에서 지정하는 순간에서 디지탈-아날로그 변환기로 샘플을 보낸다. 누산기의 다음 6비트는 다상필터(211)의 64개의 위상중 하나를 선택하는데 사용된다. 계수 레지스터(Constatnt Register)의 최하위비트(LSB) 15비트는 “조각(Fraction)부”라고 명명을 하였다. STC와 PTS가 동기화되어 있다면 계수 레지스터에는 최하위비트에만 1이 되고 나머지 15비트는 모두 0이 된다. PTS가 STC보다 늦으면 이보다 작은 값이 고정되며, PTS가 STC보다 빠르면 이보다 큰 값이 고정된다. 좀더 상세히 설명을 하면 다음과 같다.

첫째, STC가 PTS와 같은 경우, 누산기(도 2의 204)의 상위 4비트는 1만큼 증가하게 되며 나머지는 0으로 채워진다. 이는 출력 선입선출기의 “0001”번지에 저장되어 있는 샘플이 디지탈-아날로그 변환기로 보내진다는 것을 의미한다. 누산기의 다음 6비트는 계속 0을 유지함으로써 위상이 고정되게 하며 또한 샘플은 위상 쉬프트가 되지않음을 뜻한다. 이경우 다상 필터는 위상 0을 사용하게 된다.

두번째로, STC가 PTS보다 작은 경우, 즉 PTS가 STC보다 늦는 경우에는, 디지탈-아날로그변환기는 계속해서 출력 선입선출기에 저장되어 있는 샘플들을 읽어내며 이때부터 입력 버퍼에는 PTS에 맞추어 들어오는 샘플이 부족하기 때문에 고갈(Drain-Out)되기 시작한다. 계수 래지스터의 조각부는 0보다 낮은 수를 갖게 된다. 10번째 비트에 대해 바로우(Borrow)가 발생되면 처음으로 다상필터(111, 211)가 작동을 하게 되며 이경우 63번째 위상 필터를 가리키게 된다. 이는 샘플이 복사되고 63/64 위상만큼 지연됨을 의미하며 다음번 바로우가 발생되어 62번째 위상필터로 변환하기 전까지 샘플들을 63번째 다상필터(211)를 거치도록 한다. 이런 식으로 진행을 해서 결국 필터는 1/64만큼 위상 쉬프트된 추가 샘플을 발생하게 되며 이것이 디지탈-아날로그 변환기의 출력 비율을 느리게 하는 요인이 되는 것이다. 따라서 입력 버퍼의 언더플로우를 방지하기 위해 전 프래임이나 샘플들을 모두 반복을 할 필요가 없어지는 것이다.

세번째로, STC가 PTS보다 큰 경우, 즉 PTS가 STC보다 빠른 경우, 디지탈-아날로그 변환기는 PTS에 의해 들어오는 샘플의 속도보다 느리게 디지탈-아날로그 변환기로 보내어지므로 입력 버퍼는 오버플로우가 나기 시작한다. 계수 레지스터의 조각부가 0보다 큰 값을 가지게 되며 9번째 비트에 캐리(Carry)가 처음으로 발생하면 다상필터(211)가 작동을 시작하여 첫번째 위상 필터를 가리키게 된다. 이는 샘플은 뛰어넘게 되며 1/64 위상만큼 지연됨을 의미한다. 두번째 캐리가 발생되어 두번째 위상 필터로 변경되기까지 샘플들은 첫번째 위상 필터를 거치게 된다. 결국, 1/64 위상만큼 쉬프트된 적은 수의 샘플을 발생하게 되어 디지탈-아날로그 변환기의 출력 비율을 높이는 효과를 가지게 된다. 따라서 입력 버퍼의 오버플로우를 막기위해 전 프래임이나 샘플들을 모두 버릴 필요가 없어지는 것이다.

다상 필터는 윈도우 종류, 접점수, 비샘플(Unsampling) 비율등의 계수들을 가지고 쉽게 구현을 할 수 있다. 또한 실제 동작의 질은 샘플들이 위상 쉬프트가 되어 있으므로 객관적인 실험(Objective Test)보다는 주관적으로 음질을 평가하는 주관적인 실험(Subjective Test)을 해야 한다. 여러가지 실험을 통해 주관적인 음질평가를 수행한 결과 최적의 다상 필터를 구할 수 있었다. 그 필터는 해밍 윈도우를 기반으로 한 다상필터(211)로 위상의 최소값은 128이며, 시제작(Prototype) 유한자극응답(Finite Impulse Response:FIR) 필터의 차수는 1024인 8접점 다상 필터이다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 앰펙용 오디오회로에 있어서, 다상 필터, 비율 채배기등을 사용하여 입/출력 버퍼를 보상함으로써 노이즈를 최소화 할 수 있다.

도 1은 본 발명에 의해 노이즈를 최소화 할 수 있는 입력버퍼 보상 회로도이다.

도 2는 도 1의 19비트 비율 채배기의 상세 회로도이다.

<도면의 주요 부분에 대한 부호의 설명>

111 . . . 다상필터 122 . . . 16비트 비율채배기

133 . . . 19비트 비율 채배기

Claims

54 MHz(Mega Hertz)의 클럭을 사용하여 시스템의 기준클록신호를 발생시키는 STC(System Time Clock);

오디오 신호 스트림(Audio Bit Stream)으로부터 PCR(Program Clock Reference, 프로그램클럭기준)의 검출 시 상기 STC의 상기 기준클록신호와 비교하는 제1비교기;

상기 오디오 신호 스트림 또는 상기 제1비교기의 출력신호로부터 PTC(Presentation Time Stamp, 현재시간표시) 검출 시 상기 STC의 출력인 상기 기준클록신호 비교하여 제1제어신호 및 제2제어신호를 출력하는 제2비교기;

상기 오디오 신호 스트림을 디코딩하는 오디오 디코더;

상기 오디오 디코터의 출력을 수신하여 먼저 입력된 데이터를 먼저 출력하는 선입 선출기;

상기 제2비교기의 제1제어신호에 응답하여 54 MHz의 신호에 대하여 16 비트 비율 채배(Rate Multiply)를 수행하는 16비트 비율 채배기; 및

상태비트의 값에 응답하여 소정의 클록 신호(daclk)를 수신하거나 상기 16비트 비율 채배기의 출력신호를 수신하여 제3제어신호 및 클록신호(aclk)를 출력하는 분주기를 구비하며, 오디오 디지털-아날로그 변환기가 오디오 디코더에 오디오 샘플을 요구하는 앰펙(MPEG)용 오디오 회로의 디코더 클록 보상회로에 있어서,

제5제어신호에 응답하여 상기 선입 선출기의 출력에 대한 다상 필터링(Multiphase Filtering)을 수행하는 다상 필터(Multiphase filter); 및

상기 분주기의 제3제어신호 및 상기 제2비교기의 제2제어신호에 응답하여 상기 제4제어신호 및 상기 제5제어신호를 출력하는 19비트 비율 채배기를 더 구비하며,

상기 선입 선출기는 상기 제4제어신호에 의하여 제어되는 것을 특징으로 하는 디코더 클록 보상회로.
제1항에 있어서, 상기 앰펙용 오디오 회로가 음성 디지탈-아날로그 변환기로의 출력 비율과 디코더로 입력되는 샘플 비율이 동기되지 않은 경우 전 프래임을 반복 또는 제거하는 것이 아니라 샘플의 위상을 쉬프트시킴으로써 입력 버퍼나 출력 버퍼의 언더플로우나 오버플로우를 방지하는 것을 특징으로 하는 디코더 클록 보상회로.
제1항에 있어서, 상기 앰펙용 오디오회로는 다상 필터를 사용하여 현재시간표시가 시스템시간클록보다 늦는 경우 발생할 버퍼의 언더플로우를 방지하는 것을 특징으로 하는 디코더 클록 보상회로.
제1항에 있어서, 상기 앰펙용 오디오회로는 다상필터를 사용하여 현재시간표시가 시스템시간클록보다 빠른 경우 발생할 버퍼의 오버플로우를 방지하는 것을 특징으로 하는 디코더 클록 보상회로.
제1항 또는 제2항에 있어서, 상기 다상필터는 해밍 윈도우를 기반으로 한 다상필터로 위상의 최소값은 128이며, 시제작 유한자극응답 필터의 차수는 1024인 8접점인 것을 특징으로 하는 디코더 클록 보상회로.