JPH07254895A - ビットストリーム同期方法及び装置 - Google Patents

ビットストリーム同期方法及び装置

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JPH07254895A
JPH07254895A JP6123704A JP12370494A JPH07254895A JP H07254895 A JPH07254895 A JP H07254895A JP 6123704 A JP6123704 A JP 6123704A JP 12370494 A JP12370494 A JP 12370494A JP H07254895 A JPH07254895 A JP H07254895A
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JP
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circuit
error signal
clock
signal
rate
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JP6123704A
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Sr Frank L Laczko
エル．ラックズコ，シニア フランク
Karen L Walker
エル．ウオーカー カレン
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Abstract

(57)【要約】 【目的】 符号化されたビットストリームから正確なビ
ットレートを探知する。 【構成】 入力バッファ（１４）及びエラー生成回路
（１８）とを有する集積デコーダ回路（１２）を有する
データ処理システム（１０）を開示する。エラー信号生
成回路（１８）は、クロック処理回路（２０）にパルス
幅変調されたエラー信号を出力を生成する。クロック処
理回路（２０）は、ローパスフィルタ（２４）及び可変
発振器（２６）とを有し得る。クロック処理回路（２
０）は、クロック信号をディジタル−アナログ変換回路
（１６）に供給する。ディジタル−アナログ変換回路
（１６）はクロック信号を用いて、デコーダシステム
（１２）によって受信される符号化されたビットストリ
ームのビットレートを正確に探知する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に電子システムの
分野に関し、具体的にはビットストリ−ム同期装置及び
その動作方法に関する。
【０００２】
【従来の技術】動画像専門グループ（Motion Picture E
xperts Group : MPEG ）は、ISO-11172 で音響及びビデ
オ放送のディジタル送信及び受信に使用する圧縮及び圧
縮解除アルゴリズムのためのMPEG音響及びビデオ標準を
公表した。MPEG音響標準は、確立されている音響心理学
モデルに従ってデータを効率的に圧縮し、ＣＤ品質の音
の実時間転送、圧縮解除、及び放送を可能にする。MPEG
音響標準には、３つのデータ転送モードが考え得る。第
１のモードは、音響及び視覚データのほかに、音響及び
ビデオ部分の放送を同期させるために使用する情報を含
む。考え得るデータ転送の第２のモードは、音響情報、
及び音響情報をビデオシステムと同期させるために使用
できる情報とを含む。考え得るデータ転送の第３の、そ
して最後のモードは、音響データだけからなる。
【０００３】MPEGデータ転送の最初の２つのモードはビ
ットストリームに情報を提供し、ビットストリームを同
期し、復合されたビットストリームが聴覚者に示される
レ−トを特定する。MPEG標準は様々なビットレート及び
参考レートとを提供する。データが復号され、データが
符号化されたレートと異なるレートで表される場合、復
号されたデータのアンダーフロー又はオーバーフローの
いずれかが成される。これらの状況のいずれも、出力音
響信号でエラーとなり得る。
【０００４】
【課題を解決するための手段及び作用】従って、ビット
ストリームが符号化される正確なレートを特別に識別す
る情報を含まない符号化されたビットストリームから、
適当なビットレートを再現し得るシステムを実現する要
望がある。
【０００５】本発明の教示によれば、符号化されたビッ
トストリームを復号する従来のシステム及び方法に伴う
欠陥を実質的に減少又は排除する音響復号システムが開
示される。
【０００６】本発明の一実施例によるデータ処理システ
ムは、符号化されたビットストリームを受信して、その
ビットストリームを復号し、パルス符号変調されたデー
タをディジタル−アナログ変換器ヘ出力するように動作
可能なビットストリームデコーダ回路を有する。ビット
ストリームデコーダ回路は、符号化されたビットストリ
ームで受信した情報の平均ビットレートを決定する回路
を有する。ビットストリームデコーダ回路は更に、決め
られた平均値を示すエラー信号を変調したパルス幅を提
供する回路を有する。システムは、パルス幅変調された
エラー信号をディジタル−アナログ変換回路へ出力する
クロック信号に変換する回路を有する。
【０００７】
【実施例】図１に示すデータ処理システム１０は、符合
化されたビットストリームを受信し、それを入力バッフ
ァ１４に配置するビットストリームデコーダ回路１２を
有する。デコーダ回路１２が集積音響デコーダシステム
を有し得ることは、1993年2 月22日に出願され、本発明
の譲渡人に譲渡された、米国特許出願番号08/021,007の
「集積オーディオデコーダ装置及び動作方法」に記載さ
れており、必要があればこの開示事項を参照されたい。
デコーダシステム１２によって受信された符合化された
ビットストリームは、幅広く変化する瞬間ビットレート
を有し得る。前述の出願で述べられているように、符合
化されたビットストリームは、様々なビットレート及び
サンプルレートを用いて符合化された音響データを表し
得る。ビットストリームのフォーマットの幾つかは符合
化工程の正確なレートを直接指示する情報を有する。し
かし、MPEG標準においては、ビットストリームの正確な
レートを直接特定する情報を持たない、符合化されたビ
ットストリームを有することも可能である。システム１
０は、システム１０内の情報がオーバーフロー又はアン
ダーフローしないような適当なレートで、ディジタルー
アナログ変換回路１６へパルス符号変調されたデータを
供給する様に動作可能である。情報のオーバーフロー及
びアンダーフローのいずれもディジタル−アナログ変換
器１６による音響データ出力において欠陥となり得る。
【０００８】本発明の教示によれば、ディジタル−アナ
ログ変換器１６に供給されるパルス符号変調されたクロ
ック信号は、符号化されたビットストリームからビット
レートを回復させることにより、オーバーフロー又はア
ンダーフローの問題を回避するよう生成される。これは
瞬間ビットレートを無視し、復合されたビットレートを
示す長期間平均ビットレートを計算することによって成
される。この長期間平均は、デコーダシステム１２に関
連付けられるエラー信号生成器１８によって計算され
る。エラー信号生成器１８は、クロック処理回路２０に
パルス幅変調されたエラー信号を出力する。クロック処
理回路は、パルス幅変調されたエラー信号を受信し、任
意のクロック分割回路２２を介してディジタル−アナロ
グ変換器１６へ出力されるＰＣＭクロック信号を生成す
る。
【０００９】本発明の一実施例によれば、クロック処理
システム２０は、図１に示すように直列に接続されたロ
ーパスフィルタ２４及び可変水晶発振器２６を有し得
る。
【００１０】図２は、エラー信号生成回路１８の一実施
例の略図を示す。エラー信号生成システム１８は、入力
バッファ１４を満たす（fill）のに用いられるポインタ
値を検索することによって動作する。入力バッファの大
きさと共にポインタ値は、バッファに記憶される未処理
データの語数と、所定時間でのバッファにおける既処理
済のデータの語数又は空スペースとを決定するように用
いられる。エラー信号生成回路１８は、例えば２４ミリ
秒毎に、バッファの未処理語の平均と処理済データの語
又は空スペースの平均値を計算する。その後この平均数
は、平均化の間のバッファの未処理語数及び平均化の間
のバッファの処理済又はスペースの数の長期間平均値を
計算するように用いられる。平均化期間は、例えば２分
の１秒から３秒の範囲の長さのように可変である。バッ
ファの未処理語の長期間平均数は、図２に示すように、
第１レジスタ２４へ１２ビットとして供給される。処理
語またはスペースの長期間平均数は、第２レジスタ２６
へ供給される。レジスタ２４及びレジスタ２６は、状態
装置３０によってドライブされるマルチプレクサ２８に
各々接続される。マルチプレクサ２８は、レジスタ２４
に記憶された数と、レジスタ２６に記憶された数のいず
れかを、クロック信号CLK を用いてクロックするカウン
タ回路３０へ転送する。カウンタ３０は状態装置３０に
よって供給されるLOAD信号に応じてロードされる。カウ
ンタ回路３２は、レジスタ２４又はレジスタ２６のいず
れかから受信した値がゼロに届きゼロ信号が活性化され
るまで、減少させる。ゼロ信号は、ラッチ回路３４のク
ロック入力に出力される。ラッチ回路３４のＤ入力及び
変換出力は共に状態装置３０に接続される。ラッチ回路
３４の非変換出力は状態装置３０に接続され、クロック
処理回路２０へパルス幅変調されたエラー信号出力を供
給する。
【００１１】状態装置３０は、第１レジスタ２４と第２
レジスタ２６とに記憶されている数を選択的にカウンタ
回路３２にロードするように機能する。従って、パルス
幅変調出力は、第１レジスタ２４に記憶された数値に比
例した正のデューティーサイクル、及び第２レジスタに
記憶された数値に比例した負のデューティーサイクルと
を有する方形波信号を含む。そのため、パルス幅変調さ
れたエラー信号は、所定時間にアンダーフロー又はオー
バーフローに向かっているという入力バッファ１４の傾
向を示す。このような傾向は、データ処理システム１０
の処理及び出力スピードがデコーダシステム１２によっ
て受信される符合化ビットストリームの平均ビットレー
トに同期するかどうかを示す。
【００１２】パルス幅変調されたエラー信号が、方形波
信号をDC電圧信号へ変換するローパスフィルタ２４へ供
給され、その値は、パルス幅変調されたエラー信号の正
及び負のデューティーサイクルの関係を示す。DC電圧
は、可変水晶発振器２６へ供給され、ディジタル−アナ
ログ変換器１６ヘPCM クロック信号を供給する。そのた
めフィードバックループが設置され、それにより符合化
されたビットストリームの平均ビットレートをPCM クロ
ック信号が探知（track)する。
【００１３】本発明の代替実施例によれば、クロック分
割回路２２は、クロック処理システム２０とディジタル
−アナログ変換器１６との間に介在配置される。クロッ
ク分割回路２２はシステム１０内に、異なるディジタル
−アナログ変換器１６の異なる要求に応えることを可能
とする適応性を供給し得る。例えばディジタル−アナロ
グ変換器の幾つかは比例するPCM クロック入力を必要と
するオーバーサンプル用に供給される。
【００１４】本発明の一実施例によれば、クロック分割
回路２２は、デコーダシステム１２の残余として同じチ
ップ上に形成され得る。この実施例によると、可変水晶
発振器２６の出力は、集積デコーダシステム１２上のク
ロック分割入力ピンに戻り、PCM クロック信号は集積デ
コーダシステム１２からの出力である。
【００１５】本発明の他の実施例によると、エラー信号
生成システム１８は、バッファの平均語数の変化率また
はバッファ（無論リニア型に関連のある）のスペースの
数の平均変化率を監視できる。エラー信号生成システム
１８はこの情報を用いて、システム１０の動作を最適化
するよう長期平均化期間を調節する。例えば、変化率が
増加すると、エラー信号生成システムの長期平均の計算
頻度が増え、長期平均化期間が、例えば２分の１秒から
１秒に、または１秒から２秒にステップし得る。
【００１６】本発明の他の実施例によると、調節可能な
平均化期間動作内のステップの大きさはそれ自体非均一
になり得る。例えば、２分の１秒から１秒の基本ステッ
プが、平均値の変化の割合に十分クワィエットしない場
合、エラー信号生成器は、正しい平均化期間を得るよう
まる１秒ジャンプし得る。
【００１７】本発明の他の代替実施例によると、クロッ
ク分割回路２２が除去され、PCM クロック信号がディジ
タル−アナログ変換器１６に供給される。ディジタル−
アナログ変換器の多くは、入力バッファを幾つか有し、
ワードクロック信号を供給してディジタルデータの他の
グループを受信する用意をする。この方法で、デコーダ
システム１２によるPCM 出力は、ディジタル音響変換器
１６から出力するワードクロック信号を用いて、一度に
一ワードを出力して、デコーダシステム１２に戻る信号
を出力可能にする。
【００１８】本発明が詳細に説明されたが、特許請求の
範囲によって定められた本発明の範囲内で、この実施例
に種々の変更を加えることができることはいうまでもな
い。
【００１９】以上の説明の関して更に次の項を開示す
る。 （１）符合化されたビットストリームを処理し、復号デ
ータを出力するデータ処理システムにおいて、符合化さ
れたビットストリームを受信するように動作可能なデコ
ーダ回路と、前記デコーダ回路に関連づけられ、システ
ムの処理システムレートと符合化されたビットストリー
ムの平均ビット転送レートとの間の差異を示す情報を周
期的に決定するよう動作可能な平均化回路と、前記差異
の値に応じてエラー信号を生成及び出力するように動作
可能なエラー信号生成回路とを有するデータ処理システ
ム。
【００２０】（２）第１項に記載のシステムにおいて、
さらに前記エラー信号を受信し、符合化されたビットス
トリームの前記平均ビット転送レートに比例した出力ク
ロック信号を生成するよう接続されたクロック処理回路
を含むシステム。
【００２１】（３）第２項に記載のシステムにおいて、
前記エラー信号は、パルス幅変調したエラー信号を有
し、クロック処理回路が、前記パルス幅変調したエラー
信号をDC電圧レベルに変換する様に動作可能なローパス
フィルタと、前記ローパスフィルタに接続され、前記DC
電圧レベルを受信して前記DC電圧レベルの値に応じて前
記出力クロック信号を生成するように動作可能な可変水
晶発振器とを有するシステム。
【００２２】（４）第３項に記載のシステムにおいて、
更に、前記可変水晶発振器に接続され、前記出力クロッ
ク信号を受信して、前記調節されたクロック信号に比例
した周期を有する分割されたクロック信号を生成するよ
う動作可能なクロック分割回路を有するシステム。
【００２３】（５）第２項に記載のシステムにおいて、
更に、ディジタル−アナログ変換回路を有し、該回路
は、前記デコーダ回路と前記クロック信号処理回路とに
接続され、前記デコーダ回路から復合されたデータを、
前記クロック処理回路から前記出力クロック信号を受信
するように動作可能であり、前記ディジタル−アナログ
変換回路は前記出力クロック信号に応じたレートで前記
復号されたデータを変換及び出力するよう動作可能であ
るシステム。
【００２４】（６）第１項に記載のデータ処理システム
において、更に前記デコーダ回路に関連づけられた入力
バッファ回路を有し、前記平均化回路は、前記入力バッ
ファ内の処理済データ及び空スペースの量及び前記入力
バッファ内の未処理データの量を周期的に決定し、前記
量の値の比較値が前記差異を示すデータ処理システム。
【００２５】（７）第６項に記載のデータ処理システム
において、前記信号生成回路は、パルス幅変調された信
号を生成可能であり、前記信号は、前記入力バッファの
処理済データ又は空スペースの前記量に比例する期間を
有する正のデューティーサイクルと、前記入力バッファ
の未処理データの前記量に比例する期間を有する負のデ
ューティーサイクルとを有するデータ処理システム。
【００２６】（８）第７項に記載のシステムにおいて、
前記信号生成回路は、前記入力バッファの処理済データ
又は空スペースの前記量を示す第１の値を受信及び記憶
可能な第１レジスタと、前記入力バッファの、未処理デ
ータの前記量を示す第２の値を受信及び記憶可能な第２
レジスタと、マルチプレクサ出力及びそれぞれ第１及び
第２のレジスタに接続された２つの入力を有し、前記第
１及び第２の値を前記マルチプレクサ出力に選択的に転
送するマルチプレクサと、前記マルチプレクサ出力に接
続され、前記マルチプレクサからの値を受信及び減少さ
せるように動作可能なカウンタ回路であって、前記カウ
ンタ回路は更に、受信した値がゼロまで減少するとき、
ゼロ信号を生成及び出力するよう動作可能なカウンタ回
路と、前記ゼロ信号を受信し、パルス幅変調された出力
信号を生成するように動作可能なラッチ回路であって、
前記ラッチ回路は前記ゼロ信号に応じて前記パルス幅変
調された出力信号を転送するよう動作可能なラッチ回路
と、前記マルチプレクサ回路と前記カウンタ回路とに接
続され、前記パルス幅変調された出力信号の正のデュー
ティーサイクルが前記第２の値に比例するよう、前記カ
ウンタ回路の前記第１および第２の値を選択的にロード
する状態装置とを有するシステム。
【００２７】（９) 第１項に記載のデータ処理システム
において、符合化されたビットストリームは、MPEG標準
音響符合化シンタックスを用いて符合化されるシステ
ム。
【００２８】（１０）第１項に記載のデータ処理システ
ムにおいて、前記平均化回路は、更に前記差異を示す前
記情報の変化レートを決定し、前記決定されたレートに
応じて計算される前記情報を越えるよう期間を調整する
ように動作可能であるシステム。
【００２９】（１１）前記第１０項に記載のデータ処理
システムにおいて、前記平均化回路が更に、前記決定さ
れたレートに応じた非統一インクリメントにする前記期
間を調節可能なシステム。
【００３０】（１２）符合化された音響ビットストリー
ムを処理するデータ処理システムであって、MPEG標準シ
ンタックスを用いて符合化された音響データを有し、復
合音響データを出力し、符合化されたビットストリーム
を受信するよう動作可能なデコーダ回路と、前記デコー
ダ回路に関連づけられ、システムの処理レートと符合化
されたビットストリームの平均ビット転送レートとの間
の差異を示す情報を周期的に決定するように動作可能な
平均化回路と、前記差異の値に応じてパルス幅変調され
たエラー信号を生成及び出力可能な信号生成回路と、前
記パルス幅変調されたエラー信号をDC電圧レベルに変換
可能なローパスフィルタと、前記ローパスフィルタに接
続され、前記DC電圧レベルを受信し前記DC電圧レベルの
値に応じて出力クロック信号を生成可能な可変発振器
と、前記デコーダ回路に関連づけられ、前記入力バッフ
ァ内の処理済データ及び空スペースの量及び前記入力バ
ッファ内の未処理データの量を周期的に決定し、前記量
の値の比較値が前記差異を示すデータ処理システム。
【００３１】（１３）第１２項に記載のシステムにおい
て、前記信号生成回路は、前記入力バッファの前記処理
済データまたは空スペースの前記量を示す第１の値を受
信し、記憶するように動作可能な第１レジスタと、前記
入力バッファの前記未処理データの前記量を示す第２の
値を受信し、記憶するように動作可能な第２レジスタ
と、マルチプレクサ出力と、前記第１及び第２レジスタ
にそれぞれ接続された２つの入力とを有し、前記第１及
び第２の値を前記マルチプレクサ出力に選択的に転送す
るよう動作可能なマルチプレクサと、前記マルチプレク
サに接続され、前記マルチプレクサからの値を受信及び
減少させるよう動作可能なカウンタ回路であって、前記
カウンタ回路は更に、受信値がゼロまで減少したときゼ
ロ信号を生成及び出力可能な回路であり、前記ゼロ信号
を受信し、パルス幅変調された出力信号を生成するよう
動作可能なラッチ回路であって、前記ラッチ回路は前記
ゼロ信号に応じて前記パルス幅変調された出力信号を転
送可能な回路と、前記マルチプレクサ回路と前記カウン
タ回路に接続され、前記パルス幅変調された出力信号の
正のデューティーサイクルが前記第２の値に比例するよ
うに、前記カウンタ回路で前記第１及び第２の値を選択
的にロード可能な状態装置とを含むシステム。
【００３２】（１４）第１２項に記載のシステムは更
に、前記可変発振器に接続され、前記出力信号を受信し
前記調節されたクロック信号に比例した期間を有する分
割されたクロック信号を生成するよう動作可能なシステ
ム。
【００３３】（１５）符合化されたビットストリームを
処理し、復号データを出力する処理方法において、デコ
ーダ回路で符合化されたビットストリームを受信し、デ
コーダ回路に関連づけられた平均化回路を用いてシステ
ムの処理レートと符合化されたビットストリームの平均
ビット転送レートとの間の差異を示す情報を周期的に決
定し、差異の値に応じてエラー信号を生成及び出力する
工程を含む方法。
【００３４】（１６）第１５項に記載の方法は更に、エ
ラー信号を受信し、符合化されたビットストリームの平
均ビット転送レートに比例した出力信号を生成する工程
を含む方法。
【００３５】（１７）第１６項に記載の方法において、
エラー信号は、パルス幅変調されたエラー信号を有し、
出力クロック信号を生成する前記工程は、ローパスフィ
ルタを用いて、パルス幅変調されたエラー信号をDC電圧
レベルに変換し、DC電圧レベルを受信し、ローパスフィ
ルタに接続された可変発振器を用いてDC電圧の値に応じ
た出力信号を生成する工程を含む方法。
【００３６】（１８）第１５項に記載の方法において、
周期的に決定する工程は、入力バッファの処理済データ
または空スペースの量と、入力バッファのみ処理データ
の量を周期的に決定し、前記量の値の比較値が前記差異
を示すデータ処理システム。
【００３７】（１９）第１８項に記載の方法において、
生成及び出力工程は、パルス幅変調された信号を生成可
能および出力可能であり、前記信号は、前記入力バッフ
ァの処理済データ又は空スペースの前記量に比例する期
間を有する正のデューティーサイクルと、前記入力バッ
ファの未処理データの前記量に比例する期間を有する負
のデューティーサイクルとを有するデータ処理システ
ム。
【００３８】（２０）第１５項に記載の方法は更に、差
異を示す情報の変化率を決定し、決定されたレートに応
じて計算された情報を越える単位期間を調整することを
含む方法。
【００３９】（２１）入力バッファ（１４）及びエラー
生成回路（１８）とを有する集積デコーダ回路（１２）
を有するデータ処理システム（１０）を開示する。エラ
ー信号生成回路（１８）は、クロック処理回路（２０）
にパルス幅変調されたエラー信号を出力を生成する。ク
ロック処理回路（２０）は、ローパスフィルタ（２４）
及び可変発振器（２６）とを有し得る。クロック処理回
路（２０）は、クロック信号をディジタル−アナログ変
換回路（１６）に供給する。ディジタル−アナログ変換
回路（１６）はクロック信号を用いて、デコーダシステ
ム（１２）によって受信される符号化されたビットスト
リームのビットレートを正確に探知する。
【図面の簡単な説明】
【図１】本発明のデータ処理システムの略ブロック図
【図２】本発明のエラー信号生成回路の一実施例の略図
【符号の簡単な説明】
１０ データ処理システム １２ 集積デコーダ回路 １４ 入力バッファ １８ エラー生成回路 ２０ クロック処理回路 ２４ ローパスフィルタ ２６ 可変発振器

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】符合化されたビットストリームを処理し、
    復号データを出力するデータ処理システムにおいて、 符合化されたビットストリームを受信するように動作可
    能なデコーダ回路と、前記デコーダ回路に関連づけら
    れ、システムの処理システムレートと符合化されたビッ
    トストリームの平均ビット転送レートとの間の差異を示
    す情報を周期的に決定するよう動作可能な平均化回路
    と、 前記差異の値に応じてエラー信号を生成及び出力するよ
    うに動作可能なエラー信号生成回路とを有するデータ処
    理システム。
  2. 【請求項２】符合化されたビットストリームを処理し、
    復号データを出力する処理方法において、 デコーダ回路で符合化されたビットストリームを受信
    し、 デコーダ回路に関連づけられた平均化回路を用いてシス
    テムの処理レートと符合化されたビットストリームの平
    均ビット転送レートとの間の差異を示す情報を周期的に
    決定し、 差異の値に応じてエラー信号を生成及び出力する工程を
    含む方法。
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