CZ2010226A3 - Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí - Google Patents

Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí Download PDF

Info

Publication number
CZ2010226A3
CZ2010226A3 CZ20100226A CZ2010226A CZ2010226A3 CZ 2010226 A3 CZ2010226 A3 CZ 2010226A3 CZ 20100226 A CZ20100226 A CZ 20100226A CZ 2010226 A CZ2010226 A CZ 2010226A CZ 2010226 A3 CZ2010226 A3 CZ 2010226A3
Authority
CZ
Czechia
Prior art keywords
output
input
image
video
board
Prior art date
Application number
CZ20100226A
Other languages
English (en)
Other versions
CZ302423B6 (cs
Inventor
Halák@Jirí
Ubik@Sven
Žejdl@Petr
Original Assignee
CESNET, zájmové sdružení právnických osob
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CESNET, zájmové sdružení právnických osob filed Critical CESNET, zájmové sdružení právnických osob
Priority to CZ20100226A priority Critical patent/CZ302423B6/cs
Priority to PCT/CZ2011/000024 priority patent/WO2011116735A2/en
Priority to US13/582,836 priority patent/US8792484B2/en
Priority to EP11728173.3A priority patent/EP2553936B1/en
Publication of CZ2010226A3 publication Critical patent/CZ2010226A3/cs
Publication of CZ302423B6 publication Critical patent/CZ302423B6/cs

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H04L65/61—Network streaming of media packets for supporting one-way streaming services, e.g. Internet radio
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
    • H04L65/60—Network streaming of media packets
    • H04L65/61—Network streaming of media packets for supporting one-way streaming services, e.g. Internet radio
    • H04L65/611—Network streaming of media packets for supporting one-way streaming services, e.g. Internet radio for multicast or broadcast
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video or multiplex stream to a specific local network, e.g. a IEEE 1394 or Bluetooth® network
    • H04N21/43632—Adapting the video or multiplex stream to a specific local network, e.g. a IEEE 1394 or Bluetooth® network involving a wired protocol, e.g. IEEE 1394
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving MPEG packets from an IP network
    • H04N21/4381—Recovering the multiplex stream from a specific network, e.g. recovering MPEG packets from ATM cells
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving MPEG packets from an IP network
    • H04N21/4383—Accessing a communication channel

Abstract

Predkládané rešení umožnuje prenos obrazového signálu s vysokým rozlišením asynchronní paketovou pocítacovou sítí typu Ethernet s malým zpoždením. Vysílac i prijímac jsou tvoreny deskou (1) obrazových vstupu nebo výstupu, deskou FPGA (3) a optickým transceiverem (5) pro vysílání a príjem signálu pres sít typu Ethernet. Podstatou nového rešení je, že prijímac obsahuje jeden nebo více laditelných oscilátoru (9) pripojených k desce FPGA (3) obsahující modul (7) príjmu paketu a jednu nebo více soustav (4) modulu pro zpracování obrazových dat. Tyto soustavy (4) modulu prizpusobují rychlost posílení dat na obrazové výstupy (2) rychlosti generování techto dat na strane vysílace a umožnují zobrazení pocátku snímku ve správné pozici i presto, že vysílac a prijímac jsou propojeny pres asynchronní paketovou pocítacovou sít typu Ethernet, kterou není možné využít pro obnovení hodinového kmitoctu prijímace podle rychlosti vysílání dat, pricemž není nutné použití rozsáhlé snímkové pameti zvyšující zpoždení.

Description

Zařízení pro příjem obrazového signálu s vysokým rozlišením přenášeného s malým zpožděním asynchronní paketovou počítačovou sítí
Oblast techniky
Technické řešeni se týká přenosu obrazového signálu s vysokým rozlišením (HD, 2K, 4K a více, dále jen vysoké rozlišení) paketovou počítačovou sítí. Patří do oblasti telekomunikační techniky a služeb.
Dosavadní stav techniky
Stávající řešení pro přenos obrazového signálu po počítačové síti lze přibližně rozdělit do několika kategorií.
V první kategorii jde o jednoúčelová zařízení, která převádějí elektrický signál z obrazových vstupů přímo na elektrický nebo optický signál vhodný pro přenos počítačovou sítí a současně provádějí obrácený převod na druhé straně přenosu. Protože obrazový signál není vkládán do rámců nebo paketů, je možné ho přenášet pouze po k tomu účelu vyhrazeném síťovém spojení omezené délky, nikoliv přes síť Internet.
V druhé kategorii jde o zařízení, která vkládají obrazová data do rámců pro přenos synchronní počítačovou sítí typu SONET/SDH. Při tomto řešení je hodinový kmitočet obrazového přijímače odvozen od hodinového kmitočtu synchronní počítačové sítě. Toto řešení není proto vhodné pro přenos přes asynchronní počítačovou síť typu Ethernet
Ve třetí kategorii jde o zařízení, která vkládají obrazová data do paketů pro přenos asynchronní počítačovou sítí typu Ethernet. Jde buď o systémy postavené na bázi PC s vhodnými kartami pro vstup a výstup obrazového signálu (grabovací karty, video adaptéry, kompresní karty) a kartou pro přenos přes síť (síťové karty), umístěnými ve slotech PC nebo o specializovaná zařízení. Vyrovnávaní rozdílů v rychlosti vysílače a přijímače je řešeno dostatečně velikou vyrovnávací pamětí na straně přijímače, která ale výrazně zvětšuje zpoždění obrazového přenosu.
V případě systému na bázi PC je pro přenos obrazu s vysokým rozlišením potřeba rozsáhlý systém s více kartami a případně více PC, který je obtížně přenositelný.
Z výše uvedeného vyplývá, že systém pro přenos obrazového signálu s vysokým rozlišením asynchronní paketovou počítačovou sítí typu Ethernet s malým zpožděním, je se stávající technikou obtížně realizovatelný.
Podstata vynálezu
Výše uvedené nedostatky odstraňuje zařízení pro přenos obrazu s vysokým rozlišením počítačovou sítí podle předkládaného řešení. Vysílač i přijímač jsou tvořeny deskou obrazových vstupů nebo výstupů pro vstup nebo výstup obrazových dat přes jeden nebo více obrazových vstupů nebo výstupů, deskou FPGA a optickým transceiverem pro vysíláni a příjem signálu přes síť typu Ethernet. Podstatou nového řešení je, že přijímač obsahuje jeden nebo více laditelných oscilátorů připojených k desce FPGA obsahující modul příjmu paketů a jednu nebo více soustav modulů pro zpracování obrazových dat. Počet laditelných oscilátorů odpovídá počtu soustav modulů pro zpracování obrazových dat. Každá soustava modulů pro zpracování obrazových dat na desce FPGA v přijímači je tvořena vyrovnávací pamětí, jejíž datový vstup a hodinový vstup vstupní části jsou připojeny přes modul příjmu paketů na elektrický výstup optického transceiveru a jejíž datový výstup je spojen se vstupem obrazového procesoru. Výstup obrazového procesoru vede přes modul synchronizace kanálů na desku obrazových výstupů přijímače. Soustava modulů dále obsahuje čítač, jehož jeden vstup je přes první detektor zvoleného řádku ve snímku propojen s datovým vstupem vyrovnávací paměti a druhý vstup je přes druhý detektor zvoleného řádku ve snímku propojen s výstupem obrazového procesoru. Výstup čítače je spojen s invertujícím vstupem diferenciálního členu, na jehož pozitivní vstup je přivedena paměť požadované hodnoty regulace a jehož výstup je odchylkou od požadované hodnoty přivedenou na vstup regulátoru PID, který svým výstupem řídi kmitočet laditelného oscilátoru, který je připojen na hodinový vstup obrazového procesoru a na hodinový vstup výstupní části vyrovnávací paměti.
Obrazové výstupy mohou být tvořena jedním nebo více kanály standardu SMPTE 259M (SDI) a/nebo SMPTE 292M (HD-SDI) a/nebo SMPTE424 (3G-SDI) a/nebo SMPTE 372 (dual-link HD-SDI).
V dalším provedeni může být modul regulátoru PID implementován jako program pro procesor zabudovaný v obvodu FPGA na desce FPGA.
Podstatnou vlastností předkládaného řešení je schopnost přijímače přizpůsobit rychlost posílání dat na obrazové výstupy rychlosti generování těchto dat na straně vysílače a zobrazit počátek snímku ve správné pozici i přesto, že vysílač a přijímač jsou propojeny přes asynchronní paketovou počítačovou síť typu Ethernet, kterou není možné využít pro obnovení hodinového kmitočtu přijímače podle rychlosti vysílání dat, přičemž není nutné použití rozsáhlé snímkové paměti zvyšující zpoždění.
Okamžitý objem obrazových dat ve vyrovnávací paměti typu FIFO závisí na změně zpoždění při přenosu dat počítačovou sítí. Pokud se liší hodinové kmitočty vysílače a přijímače, dochází k systematickému vyprazdňování nebo přeplňování vyrovnávací paměti a následné k výpadku přenášených obrazových dat. Tento problém odstraňuje předkládané řešení.
Y • / 1 i.. / ,
Příklady provedení vynálezu
Zařízení pro příjem obrazu s vysokým rozlišením přenášeného paketovou počítačovou síti, jehož blokové schéma je na obr. 3, je možné popsat těmito funkčními bloky: deska 1 obrazových výstupů, obrazové výstupy 2, deska FPGA 3, modul 7 příjmu paketů, jedna nebo více soustav 4 modulů pro zpracování obrazových dat, optický transceiver 5, rozhraní 6 sítě Ethernet, jeden nebo více laditelných oscilátorů 9. Každou soustavu 4 modulů pro zpracování obrazových dat dále tvoři: regulátor PID 8, obrazový procesor 10, vyrovnávací paměť H. P™ní detektor 12 zvoleného řádku ve snímku, druhý detektor 13 zvoleného řádku ve snímku, čítač 14, diferenciální člen 15, paměť 16 požadované hodnoty regulace a modul 17 synchronizace kanálů.
Elektrický výstup optického transceiver 5 je spojen se vstupem desky FPGA 3, jejíž výstup je spojen se vstupem desky £ obrazových výstupů vedoucí na obrazové výstupy 2. Řídící vstup každého laditelného oscilátoru 9 i jeho kmitočtový výstup jsou přes desku FPGA 3 připojeny k příslušné soustavě 4 modulů pro zpracování obrazových dat. Datový vstup a hodinový vstup vstupní části vyrovnávací paměti 11 jsou připojeny přes modul 7 příjmu paketů na elektrický výstup optického transceiver &. Datový výstup vyrovnávací paměti 11 je spojen se vstupem obrazového procesoru 10, jehož výstup vede přes modul 17 synchronizace kanálů na desku £ obrazových výstupů. První vstup čítače 14 je přes první detektor 1,2 zvoleného řádku ve snímku propojen s datovým vstupem vyrovnávací paměti 11 a druhý vstup čítače 14 je přes druhý detektor 13 zvoleného řádku ve snímku propojen s výstupem obrazového procesoru JO. Výstup čítače 14 je spojen s invertujícím vstupem diferenciálního členu 15, na jehož pozitivní vstup je připojena paměť 16 požadované hodnoty regulace a jehož výstup je přiveden na vstup regulátoru PID 8. Výstup regulátoru PID 8 spojen s řídícím vstupem laditelného oscilátoru 9, jehož kmitočtový výstup je připojen na hodinový vstup obrazového procesoru 10 a na hodinový vstup výstupní části vyrovnávací paměti 11.
Optický transceiver^ převádí signál mezi rozhraním 6 sítě Ethernet a svým elektrickým výstupem. Modul 7 příjmu paketů rozbaluje obrazová data z paketů přicházejících po síti typu Ethernet, implementuje tedy zpravidla přenosové protokoly linkové, síťové a transportní vrstvě sítě. Modul 7 příjmu paketů dále rozděluje obrazová data do jednotlivých soustav 4 pro zpracováni obrazových dat podle obrazových výstupů, pro které jsou určeny. Obrazový procesor 10 převádí obrazová data do formátu obrazových výstupů. Modul 17 synchronizace kanálů snímkově synchronizuje skupiny obrazových výstupů. Deska J obrazových výstupů provádí napěťové a impedanční přizpůsobení mezi deskou FPGA 3 a obrazovými výstupy 2.
Čítač 14 může být spuštěn příchodem řádku zvoleného čísla do vyrovnávací paměti 11 podle údaje z prvního detektoru 12 zvoleného řádku ve snímku a zastaven při výstupu řádku tohoto čísla z obrazového procesoru 10 podle údaje z druhého detektoru 13 zvoleného řádku ve snímku, v tomto případě nabývá čítač 14 kladné hodnoty. Alternativně, čítač 14 může být spuštěn při výstupu řádku zvoleného čísla z obrazového procesoru 10 podle údaje z druhého detektoru 13 zvoleného řádku ve snímku a zastaven při příchodu řádku tohoto čísla do vyrovnávací paměti 11 podle údaje z prvního detektoru 12 zvoleného řádku ve snímku, v tomto případě nabývá čítač 14 záporné hodnoty. Pokud výstup řádku do obrazových výstupů 2 předbíhá jeho příchod do vyrovnávací paměti 11, obrazový procesor 10 pošle na obrazové výstupy 2 alternativní řádek, například kopii předcházejícího řádku.
Pokud se průměrné zpoždění zvoleného řádku mezi vstupem do vyrovnávací paměti H a výstupem z obrazového procesoru 10 zjištěného čítačem 14 liší v diferenciálním členu 15 od obsahu paměti 16 požadované hodnoty regulace, změní regulátor PID 8 kmitočet laditelného oscilátoru 9 tak, aby došlo k vyrovnání zpoždění na požadovanou hodnotu. Regulace může používat libovolnou řádku v rámci snímku, zpravidla první viditelnou řádku.
Tento způsob určování odchylky regulované hodnoty umožňuje spolu s volbou požadované hodnoty regulace i stabilizaci pozice snímku, tedy zobrazení počátku snímku ve správné pozici. Regulaci lze použít pro každý digitální přenos obrazových dat, ve kterém je možné určit pořadí řádků ve snímku. Požadovaná hodnota regulace závisí na typu obrazových výstupů a formátu snímku a je třeba jí nastavit empiricky pro nejvyšší stabilitu obrazu. Použitím kladné požadované hodnoty regulace je možné nastavit předstih mezi příchodem zvoleného řádku do vyrovnávací paměti a jeho zobrazením a optimalizovat tak zaplněni vyrovnávací paměti 11.
Obrazové výstupy mohou být tvořeny například jedním nebo více kanály standardu SMPTE 259M (SDI) a/nebo SMPTE 292M (HD-SDI) a/nebo SMPTE 424 (3G-SDI) a/nebo SMPTE 372 (duaMink HD-SDI).
Užitečnou vlastností rozdělení obrazových výstupů 2 do skupin po jednom nebo více členech, kde je každá skupina připojena přes desku 1 obrazových výstupů k samostatné soustavě 4 modulů pro zpracování obrazových dat se samostatným laditelným oscilátorem 9 je možnost použití každé skupiny obrazových výstupů 2 pro přenos obrazového signálu ze samostatného obrazového zdroje na straně vysílače. Může jit například o samostatné obrazové signály s rozlišením HD nebo 2K.
Další užitečnou vlastností je možnost snímkové synchronizace v rámci každé skupiny obrazových výstupů 2 v modulu 17 synchronizace kanálů. Synchronizované obrazové výstupy 2 mohou být použity pro přenos obrazu s vyšším rozlišením (4K nebo více) rozděleného na části nebo pro stereoskopické přenosy (3D).
V jednom možném výhodném provedeni jsou obrazové výstupy 2 tvořeny jedním nebo více kanály standardu SMPTE 259M (SDI) a/nebo SMPTE 292M (HDSDI) a/nebo SMPTE424 (3G-SDI) a/nebo SMPTE 372 (dual-link HD-SDI). Datový signál na těchto konektorech může obsahovat i přidružené zvukové kanály.
Kromě obrazového signálu může zařízení zpracovávat a přenášet počítačovou sítí i jeden nebo více zvukových kanálů. Formát dat přenášených sítí typicky odpovídá buď formátu na obrazových vstupech a výstupech, obvykle s vynecháním zatemněných částí snímků neobsahujících zvukový signál, nebo doporučením pro přenos obrazových dat, například dle RFC 4175.
Průmyslová využitelnost
Toto technické řešení je průmyslově dobře využitelné v privátních, místních, národních i mezinárodních počítačových sítích, pro přenosy obrazových signálů s vysokým rozlišením a to i v reálném čase a s malým zpožděním, například pro vzdálený interaktivní přístup k přednáškám, lékařským zákrokům a filmovým záznamům při jejich zpracováni během post-produkce a pro jejich prezentaci.

Claims (3)

  1. PATENTOVÉ NÁROKY
    1, Zařízení pro příjem obrazového signálu s vysokým rozlišením přenášeného s malým zpožděním asynchronní paketovou počítačovou sítí tvořené deskou (1) obrazových výstupů pro výstup obrazových dat přes jeden nebo více obrazových výstupů (2), deskou FPGA (3) a optickým transceiverem (5) pro příjem signálu přes rozhraní (6) sítě typu Ethernet, vyznačující se tím, že deska FPGA (3) obsahuje modul (7) příjmu paketů a jednu nebo více soustav (4) modulů pro zpracování obrazových dat, kde ke každé soustavě (4) modulů je pres desku FPGA (3) připojen svým řídícím vstupem a kmitočtovým výstupem samostatný laditelný oscilátor (9), přičemž každá soustava (4) modulů je tvořena vyrovnávací pamětí (11), jejíž datový vstup a hodinový vstup vstupní části jsou přes modul (7) příjmu paketů připojeny na elektrický výstup optického transceiveru (5) a jejíž datový výstup je spojen se vstupem obrazového procesoru (10), jehož výstup vede přes modul (17) synchronizace kanálů na desku (1) obrazových výstupů, přičemž soustava (4) modulů dále obsahuje čítač (14), jehož první vstup je přes první detektor (12) zvoleného řádku ve snímku propojen s datovým vstupem vyrovnávací paměti (11), druhý vstup čítače (14) je přes druhý detektor (13) zvoleného řádku ve snímku propojen s výstupem obrazového procesoru (10) a výstup čítače (14) je spojen s invertujícím vstupem diferenciálního členu (15), na jehož pozitivní vstup je připojena paměť (16) požadované hodnoty regulace a jehož výstup je připojen na vstup regulátoru PID (8), který je svým výstupem spojen s řídícím vstupem laditelného oscilátoru (9), jehož kmitočtový výstup je připojen na hodinový vstup obrazového procesoru (10) a na hodinový vstup výstupní části vyrovnávací paměti (11).
  2. 2. Zařízení podle nároku 1, vyznačující se tím, že obrazové výstupy (2) jsou tvořeny jedním nebo více kanály standardu SMPTE 259M (SDI)· a/nebo SMPTE 292M (HD-SDI) a/nebo SMPTE424 (3G-SDI> a/nebo SMPTE 372 (dual-link HD-SDI):
  3. 3. Zařízení podle nároku 1 nebo 2, vyznačující se tím, že modul regulátoru PID (8) je implementován jako program pro procesor zabudovaný v obvodu FPGA na desce FPGA (3).
CZ20100226A 2010-03-26 2010-03-26 Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí CZ302423B6 (cs)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CZ20100226A CZ302423B6 (cs) 2010-03-26 2010-03-26 Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí
PCT/CZ2011/000024 WO2011116735A2 (en) 2010-03-26 2011-03-21 A device for receiving of high-definition video signal with low-latency transmission over an asynchronous packet network
US13/582,836 US8792484B2 (en) 2010-03-26 2011-03-21 Device for receiving of high-definition video signal with low-latency transmission over an asynchronous packet network
EP11728173.3A EP2553936B1 (en) 2010-03-26 2011-03-21 A device for receiving of high-definition video signal with low-latency transmission over an asynchronous packet network

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CZ20100226A CZ302423B6 (cs) 2010-03-26 2010-03-26 Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí

Publications (2)

Publication Number Publication Date
CZ2010226A3 true CZ2010226A3 (cs) 2011-05-11
CZ302423B6 CZ302423B6 (cs) 2011-05-11

Family

ID=43969295

Family Applications (1)

Application Number Title Priority Date Filing Date
CZ20100226A CZ302423B6 (cs) 2010-03-26 2010-03-26 Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí

Country Status (4)

Country Link
US (1) US8792484B2 (cs)
EP (1) EP2553936B1 (cs)
CZ (1) CZ302423B6 (cs)
WO (1) WO2011116735A2 (cs)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102857745B (zh) * 2012-09-14 2014-12-31 福建星网视易信息系统有限公司 基于fpga的双千兆网口传输高清视频及多媒体信号的发送装置
CZ304388B6 (cs) * 2012-12-28 2014-04-09 CESNET, zájmové sdružení právnických osob Zařízení pro příjem obrazových signálů přenášených přes paketovou počítačovou síť
JP6221606B2 (ja) * 2013-10-08 2017-11-01 ソニー株式会社 信号処理装置、信号処理方法、プログラム、及び、信号伝送システム
CN112511848B (zh) * 2020-11-09 2023-06-20 网宿科技股份有限公司 直播方法、服务端及计算机可读存储介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381145A (en) * 1993-02-10 1995-01-10 Ricoh Corporation Method and apparatus for parallel decoding and encoding of data
US5425061A (en) * 1993-06-07 1995-06-13 Texas Instruments Incorporated Method and apparatus for bit stream synchronization
JP3463460B2 (ja) * 1996-05-20 2003-11-05 ヤマハ株式会社 データ伝送方式
TW376629B (en) * 1997-12-19 1999-12-11 Toshiba Corp Digital image decoding method and device
GB2385684A (en) * 2002-02-22 2003-08-27 Sony Uk Ltd Frequency synchronisation of clocks
JP4228613B2 (ja) * 2002-07-31 2009-02-25 日本電気株式会社 シリアルディジタル信号伝送方式
GB2400255A (en) * 2003-03-31 2004-10-06 Sony Uk Ltd Video synchronisation
US7881546B2 (en) * 2004-09-08 2011-02-01 Inlet Technologies, Inc. Slab-based processing engine for motion video
CZ18271U1 (cs) * 2007-12-04 2008-02-11 Cesnet Modulární programovatelná platforma pro vysokorychlostní hardwarové zpracování paketů
US8639046B2 (en) * 2009-05-04 2014-01-28 Mamigo Inc Method and system for scalable multi-user interactive visualization
US20110032996A1 (en) * 2009-08-04 2011-02-10 Polycom, Inc. Using dual hdvicp coprocessor to accelerate dm6467 h.264 decoder

Also Published As

Publication number Publication date
US20120327302A1 (en) 2012-12-27
US8792484B2 (en) 2014-07-29
CZ302423B6 (cs) 2011-05-11
WO2011116735A2 (en) 2011-09-29
WO2011116735A3 (en) 2011-12-29
EP2553936A2 (en) 2013-02-06
EP2553936B1 (en) 2015-11-25

Similar Documents

Publication Publication Date Title
EP2420013B1 (en) Embedded clock recovery
US8547995B2 (en) High definition video/audio data over IP networks
US20130021530A1 (en) Transmitting device, receiving system, communication system, transmission method, reception method, and program
JP2016509425A (ja) スプライススクリーンの立体表示の同期信号処理方法及び装置、スプライススクリーン
CN113365127A (zh) 局域网多屏显示同步方法及装置
CZ2010226A3 (cs) Zarízení pro príjem obrazového signálu s vysokým rozlišením prenášeného s malým zpoždením asynchronní paketovou pocítacovou sítí
US7817765B2 (en) Digital transmission apparatus and methods
EP2939416B1 (en) Device for receiving video signals transmitted over a packet computer network
CN110572532B (zh) 用于拼接器的同步装置、拼接处理系统
KR101795350B1 (ko) 데이터 처리 장치 및 데이터 처리 방법 및 기록 매체에 저장된 데이터 처리 프로그램
JP5068282B2 (ja) 映像伝送装置及び方法
CZ20878U1 (cs) Zařízení pro příjem obrazového signálu s vysokým rozlišením přenášeného s malým zpožděním asynchronní paketovou počítačovou sítí
JP2015046708A (ja) 通信システム、通信方法、送信側同期信号配信装置、送信側同期制御装置、受信側同期信号配信装置、受信側同期制御装置及びプログラム
GB2492749A (en) Synchronising Wireless Video Data Nodes
EP4310662A1 (en) Serialised video transmission
US20220360845A1 (en) Reception apparatus, reception method, and transmission and reception system
EP4310661A1 (en) Serialised video transmission
US7440476B1 (en) Method and apparatus for video capture
CZ25181U1 (cs) Zařízení pro příjem obrazových signálů přenášených přes paketovou počítačovou síť
Halák et al. Receiver synchronization in video streaming with short latency over asynchronous networks
KR101414684B1 (ko) 멀티미디어 시스템에서 멀티미디어 데이터 수신 장치 및 방법
CN117278778A (zh) 一种图像处理方法、装置、拼接控制器及图像处理系统
CN112911346A (zh) 视频源同步方法及装置
JP2020088755A (ja) 送受信装置、その制御方法、プログラム、記憶媒体
EP1691497A2 (en) Method and apparatus for transmitting terrestrial digital signal

Legal Events

Date Code Title Description
MM4A Patent lapsed due to non-payment of fee

Effective date: 20230326