JP4228613B2 - シリアルディジタル信号伝送方式 - Google Patents
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Description
【発明の属する技術分野】
本発明はシリアルディジタル信号伝送方式に係り、特に高精細度テレビ(HDTV)方式のシリアルディジタル信号(HD−SDI:High Definition Television Serial Digital Interface)を伝送する伝送方式に関する。
【0002】
【従来の技術】
同期ディジタルハイアラーキ(SDH:Synchronous Digital Hierarchy)ネットワークでネットワーククロックと非同期の固定ビットレート(CBR:Continuous Bit Rate)信号を伝送する方式として、スタッフ同期方式が知られている。このスタッフ同期方式は、余分なビット(スタッフビット)を挿入することによりビット間隔を一定に調整する方式である。
【0003】
また、非同期転送モード(ATM:Asynchronous Transfer Mode)ネットワークでネットワーククロックと非同期の固定ビットレート(CBR)信号を伝送する方式は、国際電気通信連合電気通信標準化部門(ITU−T)勧告I.363.1(B-ISDN ATM Adaptation Layer Specification:Type 1 AAL)に規定されている。この規格書の14頁の2.5.2.2.2(Synchronous Residual Time Stamp (SRTS)method)には、送信側で網クロックの周波数に一致していない信号を送信する非同期転送では、受信側で同期のため送信側クロック周波数再生が必要なため、CBRのクロックがある回数カウントされる間に、システムクロックが何回カウントされるかを測定し、伝送する情報量を減らすために、予測されるカウント値と実際のカウント数の下位4ビットの差である補正タイムスタンプ値(RTS値)を送信側から受信側に転送する同期型余剰タイムスタンプ(SRTS)法が、CBR信号について規定されている。
【0004】
【発明が解決しようとする課題】
しかし、前記スタッフ同期方式では、固定ビットレート(CBR)信号が、1.485GbpsのHDTVシリアルディジタル信号(HD−SDI)のように高速な信号であるときには適用できない。また、前述したATMネットワークでネットワーククロックと非同期のCBR信号を伝送することを規定した、同期型余剰タイムスタンプ(SRTS)法は、155.52MHzのネットワーククロックに対して規定されているため、ビットレートが1.485GbpsであるHDTVシリアルディジタル信号(HD−SDI)のように高速な固定ビットレート(CBR)信号にはそのまま適用できない。
【0005】
また、SRTS法には、任意に決定できる多くのパラメータがあり、最適なパラメータを選ばないと出力側の信号のジッタが大きくなり、出力信号は実用に適さない信号となってしまうという問題もある。
【0006】
本発明は以上の点に鑑みなされたもので、SRTS法を用いて小さなジッタでHDTVシリアルディジタル信号(HD−SDI)のクロックを伝送し得るシリアルディジタル信号伝送方式を提供することを目的とする。
【0007】
また、本発明の他の目的は、SRTS法を用いてHDTVシリアルディジタル信号を伝送する際に、データとRTSを効率的にATMセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【0008】
更に、本発明の他の目的は、ATMでSRTS法を用いてHDTVシリアルディジタル信号を伝送する際に、HDTVシリアルディジタル信号のライン構造と同期をとり、データとRTS(Residual Time Stamp)を効率的にATMセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【0009】
また、更に本発明の他の目的は、ATMでSRTS法を用いてHDTVシリアルディジタル信号を伝送する際に、HDTVシリアルディジタル信号のフレーム構造と同期をとり、データとRTSを効率的にATMセルにマッピングし得るシリアルディジタル信号伝送方式を提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するため、第1の発明は、伝送するHDTVシリアルディジタル信号をパラレルデータと時間情報RTSとに分離して送信するRTS生成回路と、伝送されたパラレルデータと時間情報RTSとを受信し、元のHDTVシリアルディジタル信号を得るRTS受信回路とからなるシリアルディジタル信号伝送方式であって、
RTS生成回路は、ネットワーククロックを所定の第1の周波数に分周する第1の分周手段と、伝送するHDTVシリアルディジタル信号をシリアルパラレル変換して、パラレル信号のデータを送信すると共に、第2の周波数に分周したクロックを出力するシリアルパラレル変換器と、シリアルパラレル変換器から出力された分周クロックを1/Nの周波数に分周する第1のカウンタと、第1のカウンタの出力タイミングで、第1の分周手段により分周されたクロックをラッチして時間情報RTSを出力するラッチ回路とを有し、
RTS受信回路は、ネットワーククロックを所定の第1の周波数に分周する第2の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたRTSを一時蓄積するメモリ手段と、第2の分周手段により分周されたクロックと、メモリ手段から読み出したRTSを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、N倍の周波数に逓倍して第2の周波数のクロックを再生する周波数逓倍手段と、周波数逓倍手段から出力された第2の周波数の再生クロックと、伝送されてきたパラレル信号のデータとを入力として受け、これらをパラレルシリアル変換してHDTVシリアルディジタル信号を得るパラレルシリアル変換器とよりなり、Nの値を8、15又は16に選定したことを特徴とする。
【0011】
この発明では、HDTVシリアルディジタル信号という高速な固定ビットレート(CBR)信号を伝送する際に、SRTS法を用いてHDTVシリアルディジタル信号のクロックを伝送することができる。
【0012】
また、上記の目的を達成するため、第2の発明は、第1の発明の第1の分周手段を、ネットワーククロックを1/32倍の周波数に分周する第1の分周回路と、第1の分周回路から出力されるクロックをカウントして所定の第1の周波数の信号を得る第1のpビットカウンタとよりなり、第2の分周手段を、ネットワーククロックを1/32倍の周波数に分周する第2の分周回路と、第2の分周回路から出力されるクロックをカウントして所定の第1の周波数の信号を得る第2のpビットカウンタとよりなり、ゲートパルス発生手段を、第2の分周回路から出力されるクロックをカウントしてゲートパルスを出力するMq−2(p−1)カウンタ(ただし、MqはHDTVシリアルディジタル信号のシリアルクロックのN周期中のネットワーククロックの32分周クロックのカウント数の平均Mを越えない最大の整数)であり、周波数逓倍手段を、ゲート回路の出力信号の周波数を、N倍の周波数に逓倍するPLL回路で構成したことを特徴とする。
【0013】
また、上記の目的を達成するため、第3の発明は、第1の発明のメモリ手段をゲート回路の出力信号により読み出しタイミングが定められるFIFOに限定し、Mq−2(p−1)カウンタをゲート回路の出力信号によりリセットされる構成としたことを特徴とする。
【0014】
また、上記の目的を達成するため、第4の発明は、伝送するHDTVシリアルディジタル信号をパラレルデータと第1のクロックに分離するシリアルパラレル変換器と、第1のクロックとネットワーククロックに基づいて時間情報RTSを生成するRTS生成回路と、RTS及びパラレルデータを所定の構造のATMセルに組み立てて送信すると共に、受信した所定の構造のATMセルをRTS及びパラレルデータに分離するATMセル処理部と、分離された時間情報RTSとネットワーククロックに基づいて元の第1のクロックを再生するRTS受信回路と、分離されたパラレルデータとRTS受信回路からの再生された第1のクロックとからHDTVシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
RTS生成回路は、ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、第1のクロックを1/Nの周波数に分周する第1のカウンタと、第1のカウンタの出力タイミングで、第1の分周手段により分周された第2のクロックをラッチして時間情報RTSを出力するラッチ回路とを有し、
RTS受信回路は、ネットワーククロックを所定の周波数に分周する第2の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたRTSを一時蓄積するメモリ手段と、第2の分周手段により分周されたクロックと、メモリ手段から読み出したRTSを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、N倍の周波数に逓倍して第1のクロックを再生する周波数逓倍手段とよりなり、Nの値を8に選定すると共に、ATMセル処理部は、ATMセル4個に対して、HDTVシリアルディジタル信号180バイトを多重し、ペイロードの余りにHDTVシリアルディジタル信号180バイトに対応する9個の時間情報RTSを多重したATMセルを生成することを特徴とする。
【0015】
この発明では、HDTVシリアルディジタル信号という高速な固定ビットレート(CBR)信号をATMセルで伝送する際に、SRTS法を用いてHDTVシリアルディジタル信号とRTSをATMセルに多重して伝送することができる。
【0016】
また、上記の目的を達成するため、第5の発明は、第4の発明と同様にRTS生成回路は、ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、第1のクロックを1/Nの周波数に分周する第1のカウンタと、第1のカウンタの出力タイミングで、第1の分周手段により分周された第2のクロックをラッチして時間情報RTSを出力するラッチ回路とを有し、RTS受信回路は、ネットワーククロックを所定の周波数に分周する第2の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたRTSを一時蓄積するメモリ手段と、第2の分周手段により分周されたクロックと、メモリ手段から読み出したRTSを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、N倍の周波数に逓倍して第1のクロックを再生する周波数逓倍手段とよりなるが、第4の発明と異なり、Nの値を8に選定すると共に、ATMセル処理部は、ATMセル123個に対して、HDTVシリアルディジタル信号5500バイトを多重し、ペイロードの余りにHDTVシリアルディジタル信号5500バイトに対応する275個の時間情報RTSを多重したATMセルを生成することを特徴とする。
【0017】
この発明では、HDTVシリアルディジタル信号という高速な固定ビットレート(CBR)信号をATMセルで伝送する際に、HDTVシリアルディジタル信号の1ライン分の5500バイトをATMセル123個に多重して伝送でき、HDTVシリアルディジタル信号のライン構造と同期をとることができる。
【0018】
また、上記の目的を達成するため、第6の発明は、第4の発明と同様にRTS生成回路は、ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、第1のクロックを1/Nの周波数に分周する第1のカウンタと、第1のカウンタの出力タイミングで、第1の分周手段により分周された第2のクロックをラッチして時間情報RTSを出力するラッチ回路とを有し、RTS受信回路は、ネットワーククロックを所定の周波数に分周する第2の分周手段と、ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、伝送されてきたRTSを一時蓄積するメモリ手段と、第2の分周手段により分周されたクロックと、メモリ手段から読み出したRTSを比較するコンパレータと、コンパレータの出力信号をゲートパルス発生手段からのゲートパルスに基づいてゲート出力するゲート回路と、ゲート回路の出力信号の周波数を、N倍の周波数に逓倍して第1のクロックを再生する周波数逓倍手段とよりなるが、第4の発明と異なり、Nの値を15に選定すると共に、ATMセル処理部は、ATMセル8個に対して、HDTVシリアルディジタル信号375バイトを多重し、ペイロードの余りとSAR−PDUヘッダのRTS領域にHDTVシリアルディジタル信号375バイトに対応する10個の時間情報RTSを多重したATMセルを生成することを特徴とする。
【0019】
この発明では、HDTVシリアルディジタル信号という高速な固定ビットレート(CBR)信号をATMセルで伝送する際に、HDTVシリアルディジタル信号の1フレーム分の49500000ビットを、132000個のATMセルで伝送することができ、HDTVシリアルディジタル信号のフレーム構造と同期をとることができる。
【0020】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図1は本発明になるシリアルディジタル信号伝送方式の第1の実施の形態のブロック図で、同図(a)はRTS生成回路のブロック図、同図(b)はRTS受信回路のブロック図を示す。
【0021】
図1(a)に示すRTS生成回路は、HDTVシリアルディジタル信号を直並列変換するシリアルパラレル(SP)変換器1と、Nカウンタ2と、ラッチ回路3と、周波数2.48832MHzのネットワーククロックを1/32の周波数に分周する1/32分周回路4と、1/32分周回路4の出力信号をカウントするpビットカウンタ5とより構成されている。HDTVシリアルディジタル信号(HD−SDI)のビットレートは、1.485Gbps又は1.485/1.001Gbpsである。
【0022】
図1(b)に示すRTS受信回路は、周波数2.48832MHzのネットワーククロックを1/32の周波数に分周する1/32分周回路7と、pビットカウンタ8と、Mq−2(p−1)カウンタ9と、伝送されてきたRTSが入力されて一次蓄積するメモリ手段としてのファーストインファーストアウト(FIFO)10と、FIFO10の出力信号とpビットカウンタ8の出力信号とを比較するコンパレータ11と、コンパレータ11の出力信号をMq−2(p−1)カウンタ9の出力信号に基づいてゲートするゲート回路12と、ゲート回路12の出力信号をN逓倍するPLL(Phase Locked Loop)回路13と、PLL回路13から出力される伝送されてきたデータ及びパラレルクロック74.25MHz又は74.25/1.001MHzを入力されて並直列変換するパラレルシリアル(PS)変換器14とから構成されている。
【0023】
ここで、MqはHDTVシリアルディジタル信号(HD−SDI)のシリアルクロックのN周期中のネットワーククロックの32分周クロックのカウント数の平均Mを超えない最大の整数である。第1の実施の形態のRTS生成回路とRTS受信回路において、Nカウンタ2及びPLL回路13によるN逓倍の各「N」の値は、「8」、「15」又は「16」としているが、この場合、Mqは「8」、「15」又は「16」となる。なお、pビットカウンタ5、8のpの値は任意であるが、例えばp=1とすると、Mq−2(p−1)カウンタ9は、7ビットカウンタ(N=Mq=8の場合)、14ビットカウンタ(N=Mq=15の場合)、15ビットカウンタ(N=Mq=16の場合)となる。
【0024】
次に、図1の本実施の形態の動作について図2のタイミングチャーチを併せ参照して説明する。なお、RTS生成回路において、77.76MHzのクロックが8回カウントされる場合と、7回カウントされる場合とがあり、これに対応してRTSは1の場合と0の場合がある。後述する図2(E)〜(J)に示すRTSの受信回路のタイミングチャートは、RTSが1の場合と0の場合の例を示す。
【0025】
RTS生成回路において、まず、図1(a)のRTS生成回路の動作について説明するに、ネットワーククロック2.48832GHzは周波数が高すぎ、そのままでは使用し難いため、1/32分周回路4により周波数が1/32倍の77.76MHzに分周された後、pビットカウンタ5に供給されてカウントされる。
【0026】
一方、ビットレート1.485Gbps又は1.485/1.001GbpsのHDTVシリアルディジタル信号(HD−SDI)は、シリアルパラレル(SP)変換器1により20ビットパラレル信号に変換されてデータとして送信されると共に、20分周された74.25MHz又は74.25/1.001MHzのパラレルクロックが抽出される。パラレルクロックはNカウンタ2によりカウントされてNカウント毎にラッチ回路3にラッチパルスとして出力され、ここでpビットカウンタ5の出力カウント値をラッチする。これにより、ラッチ回路3からRTSが出力される。
【0027】
図2(A)は上記の74.25MHzのパラレルクロック、同図(B)はNビットカウンタ2の出力ラッチパルス、同図(C)は1/32分周回路4から出力される77.76MHzのクロック、同図(D)はpビットカウンタ5の出力信号を示す。
【0028】
次に、図1(b)のRTS受信回路の動作について説明する。RTS生成回路と同様に、ネットワーククロック2.48832GHzが1/32分周回路7により周波数が1/32倍の77.76MHzに分周された後、pビットカウンタ8に供給されてカウントされると共に、Mq−2(p−1)カウンタ9に供給されてカウントされる。図2(E)は上記の1/32分周回路7から出力される77.76MHzのクロックを、同図(F)はpビットカウンタ8の出力信号、同図(I)はMq−2(p−1)カウンタ9の出力信号をそれぞれ示す。
【0029】
一方、伝送されてきたRTSは、一度FIFO10に供給されて蓄積された後、図2(G)に示すように読み出され、コンパレータ11に入力されて、pビットカウンタ8のカウント値と比較され、その比較結果がゲート回路12へ出力される。図2(H)は上記のコンパレータ11から出力される比較結果であるパルスを示す。ゲート回路12は、Mq−2(p−1)カウンタ9からのゲートパルスに基づいてゲート動作する。ここで、Mqは、HDTVシリアルディジタル信号(HD−SDI)のシリアルクロックのN周期中のネットワーククロックの32分周クロックのカウント数の平均Mを越えない最大の整数である。
【0030】
ゲート回路12から上記の図2(I)に示すゲートパルスによりゲート出力された上記比較結果(パルス)は、図2(J)に示すパルスとなり、RTS生成回路のNカウンタ2の出力信号を再生した信号になるため、この比較結果を更にPLL回路13に供給してN逓倍することにより、Nカウンタ2の入力信号である74.25MHz又は74.25/1.001MHzのパラレルクロックが再生される。
【0031】
このパラレルクロックで、伝送されてきた20ビットパラレル信号のデータをパラレルシリアル(PS)変換器14でパラレルシリアル変換(並直列変換)することにより、HDTVシリアルディジタル信号(SD−HDI)が再生される。また、ゲート回路12の出力パルスは、Mq−2(p−1)カウンタ9のリセットと、FIFO10からRTSを読み出すタイミング信号に用いられる。
【0032】
なお、図1(b)に示したRTS受信回路においては、コンパレータ11の出力パルス(比較結果)は、RTS生成回路のNカウンタ2の出力信号を再生したものであるが、ネットワーククロックの32分周クロックを基準として再生するため、原理的にジッタが生じる。高い周波数成分を持つジッタは、PLL回路13で抑圧されるが、低い周波数成分のジッタは抑圧できないため、低い周波数成分のジッタが大きくならないようなパラメータを決める必要がある。
【0033】
図7は図1(a)に示したRTS生成回路のNカウンタ2の「N」の値を、「8」、「9」、「15」としたときの、図1(b)に示したRTS受信回路のコンパレータ11出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示し、図8は上記のNカウンタ2の「N」の値を、「16」、「150」としたときの、上記のコンパレータ11出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す。ただし、HDTVシリアルディジタル信号(SD−HDI)は、1.485/1.001Gbpsとした。
【0034】
図7及び図8から分かるように、Nカウンタ2の「N」の値を「9」や「150」とした場合は、ジッタの低周波数成分は比較的大きいが、Nカウンタ2の「N」の値を「8」、「15」、「16」とした場合は、ジッタ低周波数成分が比較的小さい。そこで、本実施の形態では、Nカウンタ2の「N」の値を「8」、「15」又は「16」とすることにより、SRTS法を用いてHDTVディジタルシリアル信号(SD−HDI)を小さいジッタで伝送するものである。
【0035】
次に、本発明の第2の実施の形態について説明する。図3は本発明になるシリアルディジタル信号伝送方式の他の実施の形態の概略システム構成図を示す。同図中、図1と同一構成部分には同一符号を付してある。図3において、RTS生成回路21は、図1(a)に示したSP変換器1以外の回路構成で、また、RTS受信回路23は図1(b)に示したPS変換器14以外の回路構成で、本発明の第2の実施の形態では、RTS生成回路21内のNカウンタ2の「N」の値と、RTS受信回路23のPLL回路13の逓倍数「N」の値をそれぞれ「8」とすると共に、ATMアダプテーションレイヤ(AAL)がタイプ1であるAAL1回路(ATMセル処理部)22により図4に示すATMセル構造とするようにしたものである。
【0036】
すなわち、図3のAAL1回路22は、RTS生成回路21から入力されるRTSとSP変換器1から入力されるクロック及びデータとに基づいて、図4に示す構造のATMセルを生成して出力し、また外部から入力された図4に示す構造のATMセルを受信し、そのATMセルからデータとRTSを分離してデータはPS変換器14に、RTSはRTS受信回路23に供給してクロックを再生させる。
【0037】
1個のATMセルは、5バイトのATMヘッダと48バイトの情報フィールド(ペイロード)からなるが、この実施の形態では、図4に示すように、1個のATMセルには48バイトのペイロードにHDTVシリアルディジタル信号45バイトが多重され、RTSが残りの2バイトにのせられる。図4中のATMセル中の数字は、RTSの数を示す。45バイトは、HDTVシリアルディジタル信号の18サンプルに相当するため、HDTVシリアルディジタル信号をATMセルに多重し易い。
【0038】
このとき、HDTVシリアルディジタル信号の20ビットパラレルクロックに対する前記Nの値は「8」とし、RTSはHDTVシリアルディジタル信号20バイト毎に1個つく。また、ATMセルの6バイト目にセル分割・組立プロトコルデータユニット(SAR−PDU:Segmentation And Reassembly Protocol Data Unit)の1バイトがのせられる(後述の図5、図6も同様)。
【0039】
この実施の形態では、ATMセル4個に対して、HDTVシリアルディジタル信号180バイトを多重し、ペイロードの余りにHDTVシリアルディジタル信号180バイトに対応する9個のRTSを多重している。これにより、データとRTSを効率的にATMセルにマッピングすることができる。
【0040】
次に、本発明の第3の実施の形態について説明する。本発明の第3の実施の形態も第2の実施の形態と同様に図3の構成によるATM伝送方式に適用されるものであるが、この第3の実施の形態では、図3のRTS生成回路21内のNカウンタ2の「N」の値と、RTS受信回路23のPLL回路13の逓倍数「N」の値をそれぞれ「8」とすると共に、ATMアダプテーションレイヤ(AAL)がタイプ1であるAAL1回路22により図5に示すATMセル構造とするようにしたものである。
【0041】
図5に示すように、1個のATMセルにはATMヘッダ5バイトとSAR−PDU1バイトを除く、47バイトのペイロードのうち、HDTVシリアルディジタル信号が45バイトにのせられ、RTSが残りの2バイトにのせられる。図5中のATMセル中の数字は、RTSの数を示す。本実施の形態では更に123個のATMセル(=15+3/8サイクル)に1ライン分のHDTVシリアルディジタル信号5500バイトをのせる。123セル目のHDTVシリアルディジタル信号は、10バイトとなる。このとき、HDTVシリアルディジタル信号の20ビットパラレルクロックに対する前記Nの値は「8」とする。この実施の形態では、4個のATMセルに180バイトのHDTVシリアルディジタル信号がのるので、4個のATMセル毎に9個のRTSをのせる。ただし、123セル目には、1個のRTSをのせる。
【0042】
この実施の形態では、1個のATMセルにのせるHDTVシリアルディジタル信号を45バイトとしているが、45バイト(=360ビット)は、HDTVシリアルディジタル信号の18(=360/20)サンプルに相当するため、HDTVシリアルディジタル信号をATMセルに多重し易い。RTSはHDTVシリアルディジタル信号20バイト毎に1個つく。
【0043】
この実施の形態では、ATMセル4個に対して、HDTVシリアルディジタル信号180バイトをのせるので、4個のATMセル毎に9個のRTSをのせる。121、122及び123セル目には、合計100バイトのHDTVシリアルディジタル信号をのせるので、121、122及び123セル目には合計5個のRTSをのせる。これにより、データとRTSを効率的にATMセルにマッピングすることができる。
【0044】
次に、本発明の第4の実施の形態について説明する。本発明の第4の実施の形態も第2及び第3の実施の形態と同様に図3の構成によるATM伝送方式に適用されるものであるが、この第4の実施の形態では、図3のRTS生成回路21内のNカウンタ2の「N」の値と、RTS受信回路23のPLL回路13の逓倍数「N」の値をそれぞれ「15」とすると共に、ATMアダプテーションレイヤ(AAL)がタイプ1であるAAL1回路22により図6に示すATMセル構造とするようにしたものである。また、この実施の形態では、図1に示したpビットカウンタ5、8のpの値は「1」である。
【0045】
図6に示すように、8個のATMセルにHDTVシリアルディジタル信号375バイト(=3000ビット)がのせられ、ペイロードの余り1バイトとSAR−PDU(Segmentation And Reassembly Protocol Data Unit)ヘッダのRTS領域に、RTSが10個(1ビット/個として10ビット)多重されている。このとき、HDTVシリアルディジタル信号の20ビットパラレルクロックに対する図3のRTS生成回路21内のNカウンタ2の「N」の値と、RTS受信回路23のPLL回路13の逓倍数「N」の値は、それぞれ「15」となる。また、132000セル(=165000サイクル)でHDTVシリアルディジタル信号の1フレーム(49500000ビット)となる。
【0046】
この実施の形態では、1サイクルあたりATMセルに多重されるHDTVシリアルディジタル信号の375バイト(=3000ビット)は、HDTVシリアルディジタル信号の150(=3000/20)サンプルに相当するため、HDTVシリアルディジタル信号をATMセルに多重し易い。RTSは、HDTVシリアルディジタル信号300ビット毎に1個付く。この実施の形態は、HDTVシリアルディジタル信号のフレーム構造と同期をとり、更にペイロードの利用効率良く、データとRTSとを効率的にATMセルにマッピングすることができる。
【0047】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図1ではネットワーククロック2.48832MHzを32分周しているが、将来、高速回路が容易に実現できるようになれば、16分周等にするなど、分周比を小さくすることができる。
【0048】
また、図3では、RTSをATMセル毎に2個、2個、2個、3個、・・・のように多重しているが、データをATMセルのペイロードに多重した余りの2バイトを使用した別の多重も可能である。例えばRTSを、1ビット/個とすると、4個目のATMセルにまとめて多重することもできる。
【0049】
更に、図4では、RTSをATMセル毎に2個、2個、2個、3個、・・・のように多重しているが、データをATMセルのペイロードに多重した余りの2バイト、又は123セル目のデータをATMセルのペイロードに多重した余りの37バイトを使った別の多重もできる。例えば、RTSを1ビット/個とすると、123セル目のデータをATMセルのペイロードに多重した余りの37バイトに1ライン分のRTS275個をまとめて多重することもできる。
【0050】
【発明の効果】
以上説明したように、第1乃至第3の発明によれば、HDTVシリアルディジタル信号という高速な固定ビットレート(CBR)信号を伝送する際に、SRTS法を用いてHDTVシリアルディジタル信号のクロックを、小さなジッタで伝送することができる。
【0051】
また、第4の発明によれば、ATMセルでSRTS法を用いて、HDTVシリアルディジタル信号を伝送する際に、データと時間情報RTSを効率的にATMセルにマッピングして伝送できる。
【0052】
また、第5の発明によれば、ATMセルでSRTS法を用いて、HDTVシリアルディジタル信号を伝送する際に、HDTVシリアルディジタル信号の1ライン分の5500バイトを時間情報RTSと共にATMセル123個に多重して伝送するようにしたため、HDTVシリアルディジタル信号のライン構造と同期をとり、データと時間情報RTSを効率的にATMセルにマッピングして伝送することができる。
【0053】
更に、第6の発明によれば、ATMセルでSRTS法を用いて、HDTVシリアルディジタル信号を伝送する際に、HDTVシリアルディジタル信号の1フレーム分の49500000ビットを、時間情報RTSと共に132000個のATMセルに多重して伝送するようにしたため、HDTVシリアルディジタル信号のフレーム構造と同期をとり、データと時間情報RTSを効率的にATMセルにマッピングして伝送することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態のブロック図である。
【図2】図1の動作説明用タイミングチャートである。
【図3】本発明の第2、第3及び第4の実施の形態の概略構成図である。
【図4】本発明の第2の実施の形態のATMセル構造の説明図である。
【図5】本発明の第3の実施の形態のATMセル構造の説明図である。
【図6】本発明の第4の実施の形態のATMセル構造の説明図である。
【図7】図1(b)のRTS受信回路のコンパレータ出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す図(その1)である。
【図8】図1(b)のRTS受信回路のコンパレータ出力でのジッタの時間波形と、時間波形から離散的フーリエ変換により求めた周波数特性を示す図(その2)である。
【符号の説明】
1 シリアルパラレル(SP)変換器
2 Nカウンタ
3 ラッチ回路
4、7 1/32分周回路
5、8 pビットカウンタ
9 Mq−2(p−1)カウンタ
10 FIFO
11 コンパレータ
12 ゲート回路
13 PLL回路
14 パラレルシリアル(PS)変換器
21 RTS生成回路
22 AAL1回路(ATMセル処理部)
23 RTS受信回路
Claims (6)
- 伝送するHDTVシリアルディジタル信号をパラレルデータと時間情報RTSとに分離して送信するRTS生成回路と、伝送された前記パラレルデータと前記時間情報RTSとを受信し、元の前記HDTVシリアルディジタル信号を得るRTS受信回路とからなるシリアルディジタル信号伝送方式であって、
前記RTS生成回路は、
ネットワーククロックを所定の第1の周波数に分周する第1の分周手段と、
伝送する前記HDTVシリアルディジタル信号をシリアルパラレル変換して、パラレル信号のデータを送信すると共に、第2の周波数に分周したクロックを出力するシリアルパラレル変換器と、
前記シリアルパラレル変換器から出力された前記分周クロックを1/Nの周波数に分周する第1のカウンタと、
前記第1のカウンタの出力タイミングで、前記第1の分周手段により分周されたクロックをラッチして前記時間情報RTSを出力するラッチ回路とを有し、
前記RTS受信回路は、
前記ネットワーククロックを前記所定の第1の周波数に分周する第2の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記RTSを一時蓄積するメモリ手段と、
前記第2の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記RTSを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記N倍の周波数に逓倍して前記第2の周波数のクロックを再生する周波数逓倍手段と、
前記周波数逓倍手段から出力された前記第2の周波数の再生クロックと、伝送されてきた前記パラレル信号のデータとを入力として受け、これらをパラレルシリアル変換して前記HDTVシリアルディジタル信号を得るパラレルシリアル変換器とよりなり、前記Nの値を8、15又は16に選定したことを特徴とするシリアルディジタル信号伝送方式。 - 前記第1の分周手段は、前記ネットワーククロックを1/32倍の周波数に分周する第1の分周回路と、前記第1の分周回路から出力されるクロックをカウントして前記所定の第1の周波数の信号を得る第1のpビットカウンタとよりなり、前記第2の分周手段は、前記ネットワーククロックを1/32倍の周波数に分周する第2の分周回路と、前記第2の分周回路から出力されるクロックをカウントして前記所定の第1の周波数の信号を得る第2のpビットカウンタとよりなり、前記ゲートパルス発生手段は、前記第2の分周回路から出力されるクロックをカウントして前記ゲートパルスを出力するMq−2(p−1)カウンタ(ただし、Mqは前記HDTVシリアルディジタル信号のシリアルクロックのN周期中のネットワーククロックの32分周クロックのカウント数の平均Mを越えない最大の整数)であり、前記周波数逓倍手段は、前記ゲート回路の出力信号の周波数を、前記N倍の周波数に逓倍するPLL回路であることを特徴とする請求項1記載のシリアルディジタル信号伝送方式。
- 前記メモリ手段は前記ゲート回路の出力信号により読み出しタイミングが定められるFIFOであり、前記Mq−2(p−1)カウンタは前記ゲート回路の出力信号によりリセットされることを特徴とする請求項2記載のシリアルディジタル信号伝送方式。
- 伝送するHDTVシリアルディジタル信号をパラレルデータと第1のクロックに分離するシリアルパラレル変換器と、前記第1のクロックとネットワーククロックに基づいて時間情報RTSを生成するRTS生成回路と、前記RTS及びパラレルデータを所定の構造のATMセルに組み立てて送信すると共に、受信した前記所定の構造のATMセルを前記RTS及びパラレルデータに分離するATMセル処理部と、前記分離された時間情報RTSとネットワーククロックに基づいて元の前記第1のクロックを再生するRTS受信回路と、前記分離されたパラレルデータと前記RTS受信回路からの再生された前記第1のクロックとから前記HDTVシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記RTS生成回路は、
前記ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、
前記第1のクロックを1/Nの周波数に分周する第1のカウンタと、
前記第1のカウンタの出力タイミングで、前記第1の分周手段により分周された第2のクロックをラッチして前記時間情報RTSを出力するラッチ回路とを有し、
前記RTS受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第2の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記RTSを一時蓄積するメモリ手段と、
前記第2の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記RTSを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記N倍の周波数に逓倍して前記第1のクロックを再生する周波数逓倍手段とよりなり、
前記Nの値を8に選定すると共に、前記ATMセル処理部は、前記ATMセル4個に対して、前記HDTVシリアルディジタル信号180バイトを多重し、ペイロードの余りに該HDTVシリアルディジタル信号180バイトに対応する9個の前記時間情報RTSを多重したATMセルを生成することを特徴とするシリアルディジタル信号伝送方式。 - 伝送するHDTVシリアルディジタル信号をパラレルデータと第1のクロックに分離するシリアルパラレル変換器と、前記第1のクロックとネットワーククロックに基づいて時間情報RTSを生成するRTS生成回路と、前記RTS及びパラレルデータを所定の構造のATMセルに組み立てて送信すると共に、受信した前記所定の構造のATMセルを前記RTS及びパラレルデータに分離するATMセル処理部と、前記分離された時間情報RTSとネットワーククロックに基づいて元の前記第1のクロックを再生するRTS受信回路と、前記分離されたパラレルデータと前記RTS受信回路からの再生された前記第1のクロックとから前記HDTVシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記RTS生成回路は、
前記ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、
前記第1のクロックを1/Nの周波数に分周する第1のカウンタと、
前記第1のカウンタの出力タイミングで、前記第1の分周手段により分周された第2のクロックをラッチして前記時間情報RTSを出力するラッチ回路とを有し、
前記RTS受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第2の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記RTSを一時蓄積するメモリ手段と、
前記第2の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記RTSを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記N倍の周波数に逓倍して前記第1のクロックを再生する周波数逓倍手段とよりなり、
前記Nの値を8に選定すると共に、前記ATMセル処理部は、前記ATMセル123個に対して、前記HDTVシリアルディジタル信号5500バイトを多重し、ペイロードの余りに該HDTVシリアルディジタル信号5500バイトに対応する275個の前記時間情報RTSを多重したATMセルを生成することを特徴とするシリアルディジタル信号伝送方式。 - 伝送するHDTVシリアルディジタル信号をパラレルデータと第1のクロックに分離するシリアルパラレル変換器と、前記第1のクロックとネットワーククロックに基づいて時間情報RTSを生成するRTS生成回路と、前記RTS及びパラレルデータを所定の構造のATMセルに組み立てて送信すると共に、受信した前記所定の構造のATMセルを前記RTS及びパラレルデータに分離するATMセル処理部と、前記分離された時間情報RTSとネットワーククロックに基づいて元の前記第1のクロックを再生するRTS受信回路と、前記分離されたパラレルデータと前記RTS受信回路からの再生された前記第1のクロックとから前記HDTVシリアルディジタル信号を得るパラレルシリアル変換器とからなるシリアルディジタル信号伝送方式であって、
前記RTS生成回路は、
前記ネットワーククロックを所定の周波数の第2のクロックに分周する第1の分周手段と、
前記第1のクロックを1/Nの周波数に分周する第1のカウンタと、
前記第1のカウンタの出力タイミングで、前記第1の分周手段により分周された第2のクロックをラッチして前記時間情報RTSを出力するラッチ回路とを有し、
前記RTS受信回路は、
前記ネットワーククロックを前記所定の周波数に分周する第2の分周手段と、
前記ネットワーククロックに基づいてゲートパルスを発生するゲートパルス発生手段と、
伝送されてきた前記RTSを一時蓄積するメモリ手段と、
前記第2の分周手段により分周されたクロックと、前記メモリ手段から読み出した前記RTSを比較するコンパレータと、
前記コンパレータの出力信号を前記ゲートパルス発生手段からの前記ゲートパルスに基づいてゲート出力するゲート回路と、
前記ゲート回路の出力信号の周波数を、前記N倍の周波数に逓倍して前記第1のクロックを再生する周波数逓倍手段とよりなり、
前記Nの値を15に選定すると共に、前記ATMセル処理部は、前記ATMセル8個に対して、前記HDTVシリアルディジタル信号375バイトを多重し、ペイロードの余りとSAR−PDUヘッダのRTS領域に該HDTVシリアルディジタル信号375バイトに対応する10個の前記時間情報RTSを多重したATMセルを生成することを特徴とするシリアルディジタル信号伝送方式。
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