JPH06291675A - 圧縮伸張回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】信号の圧縮伸張にＡ／Ｄコンバータ、Ｄ／Ａコ
ンバータを使用せずにこれを実現するもので、これによ
り回路の集積化が容易になりコストダウン、小型化が図
れるものである。 【構成】圧縮回路は信号入力部にＰＷＭ変換器３を設け
る。そしてパルス幅の長さをカウントするカウンタ５を
設け、相前後するパルス幅の差分を計算するためのラッ
チ部７と減算器１０を備え、得られたデータを記録する
メモリ部１２を備える。また伸張回路はデータが記録さ
れたメモリ部とひとつ前の復元されたパルス幅データに
差分データを加えるためのラッチ部と加算器を設け、得
られた復元データをもとにパルスを生成するパルス発生
器を備える。出力部には付加されている高周波成分を除
去するローパスフィルタを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータ、音
響、映像機器などマルチメディア分野に関するものであ
る。

【０００２】

【従来の技術】従来の圧縮伸張回路は「図３」および
「図４」に示すようなＡ／Ｄコンバータ（２３）、Ｄ／
Ａコンバータ（２７）を使用していた。「図３」は従来
の圧縮回路で以下のように使用する。入力された信号
（１）はＡ／Ｄコンバータ（２３）でディジタル化され
る。これにより得られたディジタルデータ（２４）はサ
ンプリングタイミングに応じた時系列のディジタルデー
タで、ビット精度幅のデータ幅をもつ。しかしこのまま
のデータ幅での記録ではデータの圧縮にはならない。こ
のためひとつ前のデータをラッチ部（２６）で記憶して
おき、このデータと次に得られたデータとの差分を減算
器（１０）で計算し、ビット数が減ったこの差分データ
を圧縮データ（１１）としてメモリ（１２）に記録する
ことをおこなっている。反対に伸張の場合は伸張回路で
ある「図４」にしめすように、メモリ（１２）より圧縮
データ（１３）を読み出し、ひとつ前の復元されたデー
タ（１４）に次のデータとの差分データである前記圧縮
データ（１３）を加算器（１５）で加え、次のデータを
算出する。このようにしてビット精度幅のディジタルデ
ータ（１７）を復元し、きめられたタイミングに応じて
Ｄ／Ａコンバータ（２７）に前記ディジタルデータ（１
７）を入力して復元信号（２２）を得ることをおこなっ
ている。

【０００３】

【発明が解決しようとする課題】これには次のような欠
点があった。Ａ／Ｄコンバータ、Ｄ／Ａコンバータを使
用しているため回路の集積化に制約があり、コストダウ
ン、小型化が困難であった。本発明は、これらの欠点を
除くためになされたものである。

【０００４】

【課題を解決するための手段】これらの課題を解決する
ために圧縮回路は「図１」に示すように信号入力部にＰ
ＷＭ変換器（３）を設ける。そしてパルス幅の長さをカ
ウントするカウンタ（５）を設け、相前後するパルス幅
の差分を計算するためのラッチ部（７）と減算器（１
０）を備え、得られたデータを記録するメモリ部（１
２）を備える。また伸張回路は「図２」に示すようにデ
ータが記録されたメモリ部（１２）とひとつ前の復元さ
れたパルス幅データに差分データを加えるためのラッチ
部（１６）と加算器（１５）を設け、得られた復元デー
タをもとにパルスを生成するパルス発生器（１８）を備
える。出力部には付加されている高周波成分を除去する
ローパスフィルタ（２１）を設ける。本発明は以上のよ
うな構成よりなる圧縮伸張回路である。

【０００５】

【作用】「図１」は圧縮回路を示すもので、入力信号
（１）がＰＷＭ変換器（３）によりＰＷＭ信号（４）に
変換される。カウンタ（５）はパルス幅の長さを時系列
にディジタルデータに変換する。このままのデータでの
記録ではデータの圧縮にはならないので、ひとつ前のパ
ルス幅との差分を算出し、ビット数を減らすことにす
る。それにはまず、ラッチ部（７）でひとつ前のデータ
を記憶、保持する。さらに、減算器（１０）は前記ひと
つ前のデータと新たに得られた信号パルス幅の長さデー
タとの差分を算出する。得られたデータはビット数が減
った差分データであり、これをメモリ（１２）に記録す
る。「図２」は伸張回路を示したもので、相前後するパ
ルス幅の差分データが記録されてあるメモリ（１２）か
ら圧縮データ（１３）を読み出し、加算器（１５）に入
力する。加算器（１５）のもう一方の入力はラッチ部
（１６）で記憶、保持されていたひとつ前の復元ディジ
タルデータで、これと加算することで次の復元ディジタ
ルデータを復元する。ここで得られたデータを決められ
た一定タイミングでパルス発生器（１８）に入力される
と、パルス発生器（１８）はそのディジタルデータに応
じてパルス幅の異なるパルスを出力する。そしてここで
得られた信号が復元されたＰＷＭ信号（１９）であり、
ＰＷＭ信号（１９）の高周波成分が不要な場合はローパ
スフィルタ（２１）を通して高周波成分を除去し、もと
の入力信号（１）を復元することができる。

【０００６】

【実施例】以下、本発明の実施例について説明する。圧
縮回路は「図１」に示すように信号入力部にＰＷＭ変換
器（３）を設ける。そしてパルス幅の長さをカウントす
るカウンタ（５）を設け、相前後するパルス幅の差分を
計算するためのラッチ部（７）と減算器（１０）を備
え、得られたデータを記録するメモリ部（１２）を備え
る。また信号伸張回路は「図２」に示すようにデータが
記録されたメモリ部（１２）とひとつ前の復元されたパ
ルス幅に差分を加えるためのラッチ部（１６）と加算器
（１５）を設け、得られたデータをもとにパルスを生成
するパルス発生器（１８）を備える。出力部には付加さ
れている高周波成分を除去するローパスフィルタ（２
１）を設ける。

【０００７】本発明は以上のような構造で、以下のよう
に使用する。「図１」の圧縮回路はＰＷＭ変換器（３）
にコンパレータを用いており、入力信号（１）と比較基
準信号（２）とのレベルの差異でＰＷＭ信号（４）を生
成する。カウンタ（５）はＰＷＭ信号（４）のパルス
が”Ｈ”の状態の間のみカウントを０からスタートする
ようにしておき、パルスが”Ｌ”になったときカウント
をストップさせる。カウント方法はＰＷＭ信号（４）の
周波数より速いクロック（６）を用いて行う。カウンタ
の出力のビット精度はクロック（６）の周期とＰＷＭ信
号（４）の周期によって決まることになる。カウンタ
（５）によって得られたディジタルデータ（８）は一部
はラッチ部（７）へ記憶、保持され次の演算の入力デー
タとなる。もう一部はひとつ前のデータ（９）との差分
データ（１１）を算出するため減算器（１０）に入力さ
れる。減算器（１０）から得らるデータはビット数が減
ったデータでこれをメモリ（１２）に記録する。「図
２」は伸張回路でメモリ（１２）から圧縮データとして
の相前後するパルス幅の差分データ（１３）を取り出
し、加算器（１５）に入力する。もう一方の入力は復元
されたひとつ前のパルス幅データでラッチ部（１６）か
ら供給される。加算器（１５）は差分データを加えるこ
とで次のパルス幅データを算出し、パルス発生器（１
８）に入力する。これと同時にこのデータをラッチ部
（１６）に記憶、保持させ次の演算に備える。パルス発
生器（１８）では得られたパルス幅データとクロック
（２０）のカウントでパルスを出力する。パルス発生器
（１８）は入力データとカウント数が一致するまで”
Ｈ”を出力するパルス発生器であり、カウント開始は一
定のタイミング間隔でおこなわれる。このため入力され
るデータによってパルス幅が異なり、周期も一定とな
る。このように出力はＰＷＭ信号（１９）となって出力
され、出力はＰＷＭ信号（４）の復元信号となって現わ
れる。さらに必要に応じてローパスフィルタ（２１）を
通すことによって付加された高周波成分を取り除くこと
によって入力信号（１）を復元した出力信号（２２）を
得ることもできる。なお、圧縮データの扱いを記録する
ことに限定しているが、このデータを通信データとして
送ることもデータ転送時間の節約になり有効である。

【発明の効果】Ａ／Ｄコンバータ、Ｄ／Ａコンバータを
使用しないため回路の集積化が容易であり、コストダウ
ン、小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明の圧縮回路の実施例である。

【図２】本発明の伸張回路の実施例である。

【図３】従来の技術の圧縮回路である。

【図４】従来の技術の伸張回路である。

【符号の説明】

１ 入力信号 ２ 比較基準信号 ３ Ｐ
ＷＭ変換器 ４，１９ ＰＷＭ信号 ５ カウンタ ６，２
０ クロック ７，１６，２６ ラッチ部 ８ カウンタ出力（ディ
ジタル信号） ９，１４，２５ ラッチ出力データ（ひとつ前データ） １０ 減算器 １１，１３ 差分データ １２メ
モリ １５ 加算器 １７ 復元されたディジタルデータ １８ パルス発生器 ２１ ローパスフィルタ ２２ 復元信号 ２３ Ａ／Ｄコンバータ ２４ Ａ／Ｄ変換によるディジタルデータ ２７ Ｄ／Ａコンバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】変換されたＰＷＭ信号のデューティ変化分
   を記録する信号圧縮回路と記録されたデューティ変化分
   を一つ前のパルスに付加してＰＷＭ信号を復元させる信
   号伸張回路をもつ圧縮伸張回路。