JPS61232725A - データ圧縮回路 - Google Patents
データ圧縮回路Info
- Publication number
- JPS61232725A JPS61232725A JP61075674A JP7567486A JPS61232725A JP S61232725 A JPS61232725 A JP S61232725A JP 61075674 A JP61075674 A JP 61075674A JP 7567486 A JP7567486 A JP 7567486A JP S61232725 A JPS61232725 A JP S61232725A
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- JP
- Japan
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- delay element
- output
- delay
- adder
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- Pending
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/593—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving spatial prediction techniques
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、差分パルス符号化変調を利用してディジタ
ルビデオ信号のビットの数を圧縮するデータ圧縮回路に
関する。
ルビデオ信号のビットの数を圧縮するデータ圧縮回路に
関する。
［発明の技術的背景コ
この形式のデータ圧縮回路の一例は、雑誌“電気通信”
（Ｅ ＋ｅｃｔｒｔｓｃｈｅｓ Ｎ ａｃｈｒｔｃｈ
ｔｅｎｗｅｓｅｎ ”）１９８４年号、第５８巻、４４
７頁〜４４９頁に記載されている。この論文の著者は、
従来の回路構成で約１０ＭＨｚのクロック速度が可能で
あり、２μｍの０ＭＯ８技術を使用すれば単一の集積回
路でそれを実行できると算定している。２μｍの寸法の
０ＭＯ８の製造工程は、現在のところ研究・開発実験室
でだけ行われており、半導体素子の六層生産には至って
いない。クロック周波数の最大可能周波数的１０ＭＨｚ
は、このようなデータ圧縮回路をテレビ画像のフリッカ
除去用回路に使用する場合においては低く過ぎる値であ
る。この場合には、約１７ＭＨｚから２０Ｍ１−１ｚの
範囲のクロック速度が必要とされる。
（Ｅ ＋ｅｃｔｒｔｓｃｈｅｓ Ｎ ａｃｈｒｔｃｈ
ｔｅｎｗｅｓｅｎ ”）１９８４年号、第５８巻、４４
７頁〜４４９頁に記載されている。この論文の著者は、
従来の回路構成で約１０ＭＨｚのクロック速度が可能で
あり、２μｍの０ＭＯ８技術を使用すれば単一の集積回
路でそれを実行できると算定している。２μｍの寸法の
０ＭＯ８の製造工程は、現在のところ研究・開発実験室
でだけ行われており、半導体素子の六層生産には至って
いない。クロック周波数の最大可能周波数的１０ＭＨｚ
は、このようなデータ圧縮回路をテレビ画像のフリッカ
除去用回路に使用する場合においては低く過ぎる値であ
る。この場合には、約１７ＭＨｚから２０Ｍ１−１ｚの
範囲のクロック速度が必要とされる。
従来の回路構成においては、減算器、加算器、制限器、
および量子化器から成る時間臨界（タイムクリティカル
）ループが最大クロック速度を制限している。このルー
プは、クロック信号の１周期の期間内で必要な演算を実
行しなければならない。この１周期は、処理の速い加算
／減算ステージが使用されるならば従来の回路構成にお
いては約１００ナノ秒となる。
および量子化器から成る時間臨界（タイムクリティカル
）ループが最大クロック速度を制限している。このルー
プは、クロック信号の１周期の期間内で必要な演算を実
行しなければならない。この１周期は、処理の速い加算
／減算ステージが使用されるならば従来の回路構成にお
いては約１００ナノ秒となる。
［発明の概要］
この発明の目的は、従来の回路構成よりも簡単な構成に
して時間臨界ループを改良し、約１７ＭＨｚから２０Ｍ
Ｈ２のクロック速度を可能にする短い演算時間を達成す
ることである。
して時間臨界ループを改良し、約１７ＭＨｚから２０Ｍ
Ｈ２のクロック速度を可能にする短い演算時間を達成す
ることである。
この発明によれば、この目的は、時間臨界ループ内の加
算器および制限器の必要性を除去し、その制限器を量子
化器および減算器だけで構成して、処理速度を従来の２
倍にすることによって達成される。
算器および制限器の必要性を除去し、その制限器を量子
化器および減算器だけで構成して、処理速度を従来の２
倍にすることによって達成される。
第１図はこの発明の一実施例に係るデータ圧縮回路を示
すブロック図であって、この回路は、入力データすなわ
ちディジタルビデオ信号のための入力ｅを有している。
すブロック図であって、この回路は、入力データすなわ
ちディジタルビデオ信号のための入力ｅを有している。
このディジタルビデオ信号のビット数は、例えば８ビツ
トから４ビツトに圧縮される。従来の回路構成において
は、入力データはまず第１の遅延素子ｖ１に供給される
。この第１の遅延素子■１の出力は、第１の減算器ｓ１
の被減数入力に接続されている。この第１の減算器Ｓ１
からの出力は、第２の遅延素子■２を介して、第２の減
算器Ｓ２の被減数入力に供給される。
トから４ビツトに圧縮される。従来の回路構成において
は、入力データはまず第１の遅延素子ｖ１に供給される
。この第１の遅延素子■１の出力は、第１の減算器ｓ１
の被減数入力に接続されている。この第１の減算器Ｓ１
からの出力は、第２の遅延素子■２を介して、第２の減
算器Ｓ２の被減数入力に供給される。
この発明にあっては、クロック信号速度で変化する入力
データは、第１図に示すように、まず第３の減算器Ｓ３
の被減数入力に供給され、このＭ３の減算器Ｓ３からの
出力が第１の遅延素子■１に供給される。
データは、第１図に示すように、まず第３の減算器Ｓ３
の被減数入力に供給され、このＭ３の減算器Ｓ３からの
出力が第１の遅延素子■１に供給される。
第２の減算器Ｓ２の出力は、量子化器ｑの入力に接続さ
れている。この量子化器ｑは、例えば従来の構成、すな
わち量子化テーブルを１６有する読みだし専用メモリで
あることが好ましい。この量子化器ｑの出力は、コード
変換器ＣＷを介して、圧縮されたデータ出力信号ｒｖと
して出力される。
れている。この量子化器ｑは、例えば従来の構成、すな
わち量子化テーブルを１６有する読みだし専用メモリで
あることが好ましい。この量子化器ｑの出力は、コード
変換器ＣＷを介して、圧縮されたデータ出力信号ｒｖと
して出力される。
また、量子化器ｑの出力は、第３の遅延素子３の入力に
直接接続されている。この発明の基本的な特徴は、量子
化器ｑと第３の遅延素子Ｖ３との間の直列接続にある。
直接接続されている。この発明の基本的な特徴は、量子
化器ｑと第３の遅延素子Ｖ３との間の直列接続にある。
なぜならば、これによって、従来の構成において必要で
あった加算器と制限器をそこに設ける必要がなくなるか
らである。この結果、多くの演算時間を時間臨界ループ
において節約することができる。第３の遅延素子■３の
出力は、乗数が２“１である第１の２°１乗算器ｍｌｌ
を介して、第２の減算器＄２の減数入力にも接続されて
いる。
あった加算器と制限器をそこに設ける必要がなくなるか
らである。この結果、多くの演算時間を時間臨界ループ
において節約することができる。第３の遅延素子■３の
出力は、乗数が２“１である第１の２°１乗算器ｍｌｌ
を介して、第２の減算器＄２の減数入力にも接続されて
いる。
第１の加算器ａ１の出力は、乗数が２−２である第１の
２−２乗算器ｍ２１を介して第１の減算器Ｓ１の減数入
力に、および第４の遅延素子Ｖ４と第２の２゛１乗算器
ｒ１２を介して第１の加算器ａ１の第２の入力に接続さ
れている。またさらに、第１の加算器ａ１の出力は、第
５の遅延素子ｖ５を介して、第２の加算器ａ２の第１の
入力にも接続されている。
２−２乗算器ｍ２１を介して第１の減算器Ｓ１の減数入
力に、および第４の遅延素子Ｖ４と第２の２゛１乗算器
ｒ１２を介して第１の加算器ａ１の第２の入力に接続さ
れている。またさらに、第１の加算器ａ１の出力は、第
５の遅延素子ｖ５を介して、第２の加算器ａ２の第１の
入力にも接続されている。
この第２の加算器ａ２の出力は、垂直予測器ｖｐと第６
の遅延素子ｖ６を介して、第３の加算器ａ３の第１の入
力に接続されている。この加算器ａ３の出力は、第７の
遅延素子■７および第３の２′１乗算器ｍ１３を介して
、この加算器ａ３の第２の入力に接続されている。また
、この第３の加算器ａ３の出力は、第３の減算器Ｓ３の
減数入力に直接接続され、ざらに、第８の遅延素子ｖ８
を介して第２の加算器ａ２の第２の入力にも接続されて
いる。
の遅延素子ｖ６を介して、第３の加算器ａ３の第１の入
力に接続されている。この加算器ａ３の出力は、第７の
遅延素子■７および第３の２′１乗算器ｍ１３を介して
、この加算器ａ３の第２の入力に接続されている。また
、この第３の加算器ａ３の出力は、第３の減算器Ｓ３の
減数入力に直接接続され、ざらに、第８の遅延素子ｖ８
を介して第２の加算器ａ２の第２の入力にも接続されて
いる。
第１から第７までの遅延素子■１〜■７の各々により発
生される各遅延は、クロック信号の周期に等しい。一方
、第８の遅延素子Ｖ８による遅延は、クロック周期の４
倍である。
生される各遅延は、クロック信号の周期に等しい。一方
、第８の遅延素子Ｖ８による遅延は、クロック周期の４
倍である。
垂直予測器ｖｐは、テレビ画像のある走査線の考慮すべ
きデータワードに先行するデータワードに対する重み係
数として２のベキ乗を使用し、前の走査線におけるそれ
と対応するデータワード、および考慮すべきデータワー
ドに対応した前の走査線のデータワードに基づいて垂直
予測を行なうものである。
きデータワードに先行するデータワードに対する重み係
数として２のベキ乗を使用し、前の走査線におけるそれ
と対応するデータワード、および考慮すべきデータワー
ドに対応した前の走査線のデータワードに基づいて垂直
予測を行なうものである。
第２図は第１図に示した垂直予測器ｖｐの一実施例を示
すものであって、信号の流れる方向沿って、第９の遅延
素子■９、第４の加算器ａ４および第２の２゛２乗算器
ｍ２２が設けられている。第９の遅延素子ｖ９による遅
延はクロック信号の５周期であり、これはテレビ画像の
走査線の１周期よりも短いものである。第９の遅延素子
ｖ９の出力はまた、第１０の遅延素子を介して、第４の
加算器ａ４の第２の入力にも接続されている。この第１
０の遅延素子Ｖ１０による遅延は、クロック信号の周期
に等しい。
すものであって、信号の流れる方向沿って、第９の遅延
素子■９、第４の加算器ａ４および第２の２゛２乗算器
ｍ２２が設けられている。第９の遅延素子ｖ９による遅
延はクロック信号の５周期であり、これはテレビ画像の
走査線の１周期よりも短いものである。第９の遅延素子
ｖ９の出力はまた、第１０の遅延素子を介して、第４の
加算器ａ４の第２の入力にも接続されている。この第１
０の遅延素子Ｖ１０による遅延は、クロック信号の周期
に等しい。
各サブ回路間の信号伝達線は、信号の伝達方向を示す線
として図示されていが、この線はパスを意味するもので
ある。なぜなら、この発明のデータ圧縮回路の上記した
動作速度かられかるように、各サブ回路は、データワー
ドを並列に処理するからである。用語“並列データ処理
″は、いわゆるバイブライン技術による並列信号処理の
意味も含んでいる。このパイプライン技術による並列信
号処理においては、クロック信号によって形成されるク
ロックシステム内のディジタルワードの各ビットは、他
のビットに比べて少なくとも１クロック周期遅延されて
処理される。
として図示されていが、この線はパスを意味するもので
ある。なぜなら、この発明のデータ圧縮回路の上記した
動作速度かられかるように、各サブ回路は、データワー
ドを並列に処理するからである。用語“並列データ処理
″は、いわゆるバイブライン技術による並列信号処理の
意味も含んでいる。このパイプライン技術による並列信
号処理においては、クロック信号によって形成されるク
ロックシステム内のディジタルワードの各ビットは、他
のビットに比べて少なくとも１クロック周期遅延されて
処理される。
この発明に係るデータ圧縮回路は、上記した０ＭＯ８技
術を使用するばかりでなく、寸法が２μｍのＮチャンネ
ルＭＯ８技術を使用することも可能である。
術を使用するばかりでなく、寸法が２μｍのＮチャンネ
ルＭＯ８技術を使用することも可能である。
第１図はこの発明の一実施例を説明するブロック図、第
２図は第１図に示した垂直予測器の一実施例を示す図で
ある。 ５１〜Ｓ３・・・減算器、■１〜ｖｌ（１・・・遅延素
子、ｍ １１〜ｍ １３・２°１乗算器、ｍ２１． ｍ
２２−２°２乗算器、ｑ・・・量子化器、ＣＷ・・・コ
ード変換器、ｖｐ・・・垂直予測器。
２図は第１図に示した垂直予測器の一実施例を示す図で
ある。 ５１〜Ｓ３・・・減算器、■１〜ｖｌ（１・・・遅延素
子、ｍ １１〜ｍ １３・２°１乗算器、ｍ２１． ｍ
２２−２°２乗算器、ｑ・・・量子化器、ＣＷ・・・コ
ード変換器、ｖｐ・・・垂直予測器。
Claims (2)
- （１）差分パルス符号化変調を利用してディジタルビデ
オ信号のビット数を圧縮するデータ圧縮回路において、 垂直予測器と、 量子化器と、 上記量子化器の出力データをビット数が圧縮された出力
に変換するコード変換器とを具備し、クロック信号速度
で変化する入力データは第１の遅延素子に供給され、 上記第１の遅延素子の出力は第１の減算器の被減数入力
に接続され、 上記第１の減算器の出力は、第２の遅延素子を介して、
出力が上記量子化器の入力に接続されている第２の減算
器の被減数入力に接続され、上記量子化器の出力は、第
３の遅延素子を介して第１の加算器の第１の入力と、乗
数が２＾−＾１である第１の２＾−＾１乗算器を介して
第２の減算器の減数入力とに接続され、 上記各第１、第２および第３の遅延素子によって生じる
遅延は上記クロック信号の周期に等しく、 上記量子化器の出力は上記第３の遅延素子の入力に直接
に接続され、 上記第１の遅延素子の前段には第３の減算器の被減数入
力−出力パスが設けられ、 上記第１の加算器の出力は、乗数が２＾−＾２である第
１の２＾−＾２乗算器を介して上記第１の減算器の減数
入力と、第４の遅延素子および第２の２＾−＾１乗算器
を介して上記第１の加算器の第２の入力と、第５の遅延
素子を介して、出力が上記垂直予測器の入力に接続され
ている第２の加算器の第１の入力とに接続され、 上記垂直予測器の出力は第６の遅延素子を介して第３の
加算器の第１の入力に接続され、この第３の加算器の出
力は、上記第３の減算器の減数入力と、第７の遅延素子
および第３の２＾−＾乗算器を介して上記第３の加算器
の第２の入力と、第８の遅延素子を介して上記第２の加
算器の第２の入力とに接続され、 上記各第４、第５、第６および第７の遅延素子によって
生じる遅延は上記第１の遅延素子による遅延と等しく、
上記第８の遅延素子によって生じる遅延は上記第１の遅
延素子による遅延の４倍であることを特徴とするデータ
圧縮回路。 - （２）上記垂直予測器は、第９の遅延素子と、それに後
続する第４の加算器および第２の２＾−＾２乗算器と、
第１０の遅延素子とを具備し、上記第９の遅延素子の出
力は、上記第１０の遅延素子を介して上記第４の加算器
の第２の入力とに接続され、上記第９の遅延素子によっ
て生じる遅延は１本の走査線の周期よりは短いが上記ク
ロック信号の周期の５倍であり、第１０の遅延素子によ
って生じる遅延は上記第１の遅延素子による遅延に等し
い特許請求の範囲第１項記載のデータ圧縮回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85104051A EP0197165B1 (de) | 1985-04-03 | 1985-04-03 | Datenreduzierschaltung für digitale Videosignale mit einem Differenz-Pulscodemodulator |
| EP85104051.9 | 1985-04-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232725A true JPS61232725A (ja) | 1986-10-17 |
Family
ID=8193423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61075674A Pending JPS61232725A (ja) | 1985-04-03 | 1986-04-03 | データ圧縮回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4713828A (ja) |
| EP (1) | EP0197165B1 (ja) |
| JP (1) | JPS61232725A (ja) |
| CN (1) | CN1004533B (ja) |
| DE (1) | DE3571731D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3417139A1 (de) * | 1984-05-09 | 1985-11-14 | Standard Elektrik Lorenz Ag, 7000 Stuttgart | Digitaler dpcm-codierer/decodierer fuer hohe verarbeitungsgeschwindigkeiten, insbesondere fuer fernsehbildsignale |
| FR2602936B1 (fr) * | 1986-08-13 | 1988-12-02 | Trt Telecom Radio Electr | Dispositif de codage a modulation differentielle par impulsions codees, dispositif de decodage associe et systeme de transmission comportant au moins un tel dispositif de codage ou de decodage |
| EP0278012A1 (de) * | 1987-02-06 | 1988-08-17 | Deutsche ITT Industries GmbH | Steuerschaltung fur eine Speicheranordnung |
| US5357278A (en) * | 1993-01-14 | 1994-10-18 | Sony Electronics, Inc. | Integrated linear/non-linear static and controllable dynamic companding |
| US7372692B2 (en) * | 2006-10-09 | 2008-05-13 | Eaton Corporation | Electrical enclosure and interior assembly therefor |
| WO2012059124A1 (en) * | 2010-11-02 | 2012-05-10 | I-CES (Innovative Compression Engineering Solutions) | Method for compressing digital values of image, audio and/or video files |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1085044A (en) * | 1975-04-03 | 1980-09-02 | Yukihiko Iijima | Composite feedback predictive code communication system for a color tv signal including a carrier chrominance signal |
| FR2463549A1 (fr) * | 1979-08-10 | 1981-02-20 | Telecommunications Sa | Dispositif de reduction du debit numerique d'informations codees |
| US4255763A (en) * | 1979-12-26 | 1981-03-10 | Bell Telephone Laboratories, Incorporated | Technique for reducing transmission error propagation in an adaptively predicted DPCM video encoder |
| US4460923A (en) * | 1981-06-01 | 1984-07-17 | Nippon Electric Co., Ltd. | Predictive coding system for television signals |
| JPS58197984A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | テレビジヨン信号の適応予測符号化装置 |
| DE3232516A1 (de) * | 1982-09-01 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Schneller dpcm-kodierer |
-
1985
- 1985-04-03 DE DE8585104051T patent/DE3571731D1/de not_active Expired
- 1985-04-03 EP EP85104051A patent/EP0197165B1/de not_active Expired
-
1986
- 1986-03-13 CN CN86101610.6A patent/CN1004533B/zh not_active Expired
- 1986-04-03 JP JP61075674A patent/JPS61232725A/ja active Pending
- 1986-04-03 US US06/847,646 patent/US4713828A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0197165A1 (de) | 1986-10-15 |
| DE3571731D1 (en) | 1989-08-24 |
| US4713828A (en) | 1987-12-15 |
| CN86101610A (zh) | 1986-10-01 |
| EP0197165B1 (de) | 1989-07-19 |
| CN1004533B (zh) | 1989-06-14 |
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