DE3417139A1

DE3417139A1 - Digitaler dpcm-codierer/decodierer fuer hohe verarbeitungsgeschwindigkeiten, insbesondere fuer fernsehbildsignale

Info

Publication number: DE3417139A1
Application number: DE19843417139
Authority: DE
Inventors: Peter Dr.-Ing. 7140 Ludwigsburg Pirsch; Klaus Dipl.-Ing. 7000 Stuttgart Schaper
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1984-05-09
Filing date: 1984-05-09
Publication date: 1985-11-14
Also published as: AU581432B2; DE3417139C2; AU4175085A

Description

Digitaler DPCM-Codierer/Decodierer für hohe Verarbeitungs-
geschwindigkeiten, insbesondere für Fernsehbildsignale Die Erfindung betrifft einen digitalen DPCM-Codierer, bei dem ein aus mehreren Summanden additiv zusammengesetzter Schätzwert berechnet und dieser vom Eingangswert subtrahiert wird, wobei die Summanden mit verschiedenen Präditoren getrennt voneinander berechnet werden. Ein derartiqer DPCM-Codierer ist aus der DE-OS 25 53 269 bekannt.
Wie die Fig. 2b dieser Druckschrift zeigt, besteht der Schätzwert, auch Prädi ktionswert genannt, aus mehreren Summanden, z. B. aus dem Summanden Y; 1 und dem Summanden y; - ei 1. Diese beiden Summanden werden in zwei parallelen Prädiktoren getrennt berechnet und in einem Addierer (141) zusammenaddiert, um den Schätzwert zu bilden. Das Prinzip dieses bekannten Codierers zeigt die Fig. 1, in der die beiden Prädiktoren mit Pr1 und Pr2 und der Schätzwert mit P bezeichnet sind.
Bei diesem bekannten Codierer enthält die zeitkritische Schleife zusätzlich zu dem am Eingang der beiden Prädiktoren vorhandenen Addierer noch einen Addierer am Ausgang der beiden Prädiktoren, der eine weitere Verzögerung der Signalverarbeitung in der zeit- kritischen Schleife bedeutet, so daß dadurch die maximale Verarbeitungsgeschwindigkeit des Codierer beeinträchtigt ist.
Es ist daher die Aufgabe der Erfindung, einen Codierer der genannten Art anzugeben, der eine höhere Verarbeitungsgeschwindigkeit als der bekannte Codierer und damit die Codierung nach einer Folge von Abtastwerten mit einer erhöhten Abtastfrequenz zuläßt.
Die Aufgabe wird wie in Patentanspruch 1 angegeben gelöst.
Weiterbildungen ergeben sich aus den Unteransprüchen, wobei sich der Patentanspruch 2 auf eine Weiterbildung bezieht, welche die Verwendung des Codierers als Decodierer ermöglicht.
Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert.
Es zeigen: Fig. 1 das Prinzip des bekannten DPCM-Codierers und Fig. 2 den erfindungsgemäßen DPCM-Codierer, der auch als DPCM-Decodierer verwendbar ist.
Das Prinzip des bekannten DPCM-Codierers ist bereits im vorstehenden kurz erläutert und im übrigen in der zum Stand der Technik angegebenen Druckschrift beschrieben.
Hierzu wird nur noch zusätzlich erläutert, warum es zweckmäßig ist, die Summanden des Prädikticnswertes P in verschiedenen Prädiktoren getrennt voneinander zu berechnen.
Dies ist zweckmäßig bei der sogenannten Intraframe-DPCM- Codierung von Fernsehsignalen mit sogenannter zweidimensionaler Prädiktion. Diese Prädiktion bedeutet, daß zur Bildung des Schätzwertes nicht nur Repräsentativwerte der aktuellen Bildzeile, sondern auch Repräsentativwerte der vorhergehenden Bildzeile verwendet werden. Es ist daher zweckmäßig, die Verarbeitung der Repräsentativwerte der aktuellen Bildzeile zu einem ersten Summanden des Prädiktionswertes in einem ersten Prädiktor (hier Pr1) und die Verarbeitung von Repräsentativwerten aus der vorhergehenden Zeile zu einem zweiten Summanden des Prädiktionswertes in einem zweiten Prädiktor (Pr2) vorzunehmen.
Dieses Prinzip wird auch bei der erfindungsgemäßen Lösung beibehalten.
Die erfindungsgemäße Lösung nach Fig. 2 unterscheidet sich vom angegebenen Stand der Technik in erster Linie dadurch, daß die Ausgangswerte P1 und P2, die als Summanden des Prädiktionswertes getrennt voneinander in Prädiktoren Pr1 und Pr2' berechnet werden, verschiedenen Subtrahierern 1 und 2 zugeführt werden, wogegen sie beim Stand der Technik zunächst in einem Addierer zusammenaddiert und die Summe einem einzigen Subtrahierer zugeführt wird. Im ersten Subtrahierer 1 wird der Summand P2 vom digitalen Eingangswert xi, der am Codierer-Eingang EC erscheint, subtrahiert, und im zweiten Subtrahierer 2 wird vom Ergebnis der Summand P1 subtrahiert. Die Differenz, die am Ausgang des zweiten Subtrahierers 2 erscheint, wird in der üblichen Weise in einem Quantisierer 3 quantisiert. Der Ausgangswert des Quantisierers 3 gelangt zum Ausgang AC des DPCM-Codierers und in der üblichen Weise auf den einen Eingang eines Addierers 4, dessen anderem Eingang ebenso wie beim Stand der Technik der Prädiktionswert D, dessen Summanden P1 und P2 in einem Addierer 5 zueinander addiert werden, zugeführt wird. In bekannter Weise gelangen die am Ausgang des Addierers 4 erscheinenden Repräsentativwerte yj auf die Eingänge der parallelen Prädiktoren.
Der wesentliche Vorteil,den diese Schaltung gegenüber der nach dem Stand der Technik hat, besteht darin, daß die zeitkritische Schleife des Codierers, die vom Subtrahierer 2 über den Quantisierer 3, den Addierer 4 und den Prädiktor Pr1 führt, einen Addierer weniger als beim bekannten DPCM-Codierer hat.
Um diese zeitkritische innere Schleife von der äußeren, über den Prädiktor Pr2' und den Subtrahierer 1 führenden Schleife zeitlich zu entkoppeln, ist zwischen die beiden Subtrahierer 1 und 2 ein Verzögerungsglied 6 geschaltet, dessen Verzögerungszeit gleich einer Abtastperiode der am Eingang erscheinenden digitalen Werte x. ist. Diese zusätzliche Verzögerung ist im Prädiktor Pr2 und bei der Rückführung des Summanden P2 über den Addierer 5 auf den Addierer 4 berücksichtigt, indem die in diesem Prädiktor stattfindende Verzögerung um eine Abtastperiode, die gegenüber dem Stand der Technik verkürzt ist, und indem der Summand P2 über ein weiteres Verzögerungsglied, das um eine Abtastperiode verzögert, dem Addierer 5 zugeführt wird. Wenn beispielsweise der Prädiktor Pr2 beim Stand der Technik als Summand P2 den Wert y; z ~ Yi-z-l liefert, so liefert der entsprechende Prädiktor Pr 2' beim erfindungsgemäßen DCPM-Codierer den Wert y; . Am einfachsten läßt sich diese geänderte Verzöge- rung im Prädiktor durch eine Verschiebung in der Taktsteuerung des dort verwendeten Zeilenspeichers erreichen.
Ein weiterer Unterschied gegenüber dem Stand der Technik besteht darin, daß der neue DPCM-Codierer nach Fig. 2 einen weiteren Eingang ED und einen weiteren, mit dem Ausgang des Addierers 4 verbundenen Ausgang AD sowie einen Betriebsartenwahlschalter S aufweist. In der gezeigten Schalterstellung C funktioniert die gezeigte Schaltung wie beschrieben als DPCM-Codierer mit dem Eingang EC und dem Ausgang AC. Wird dagegen der Betriebsartenwahlschalter S in die andere Stellung D gebracht, so wird zu dem am Eingang ED erscheinenden Eingangswert genau wie beim Stand der Technik der Schätzwert oder Prädiktionswert P addiert, und der Ausgangswert Yi gelangt auf die Eingänge der Prädiktoren und zum Ausgang AD. Dies bedeutet, daß in dieser Betriebsart der Addierer 4, die Prädiktoren, das VerzögerungsgLied 7 und der Addierer 5 als DPCM-Decodierer mit dem Eingang ED und dem Ausgang AD verwendet ist. Der Ausgang des Quantisierers 3 wird in dieser Betriebsart nicht verwendet, so daß es gleichgültig ist, ob die beiden Subtrahierer 1 und 2 arbeiten oder nicht. Es ist selbstverständlich, daß der Betriebsartenwahlschalter S ein elektronischer Schalter ist, an den ein binäres Steuersignal anzulegen ist.
Durch diese Ausgestaltung des erfindungsgemäßen Codierers nach Fig. 2, ist es möglich,den Codierer und den Decodierer in Form einer einheitlichen integrierten Schaltung aufzubauen, die wahlweise entweder als DPCM-Codierer oder als DPCM-Decodierer betrieben werden kann. Der einheitliche Schaltungstyp bietet die Gewähr dafür, daß im Codierer und in dem damit zusammenarbeitenden Decodierer tatsächlich die zueinander inversen Operationen ablaufen.
Es ist noch darauf hinzuweisen, daß am Ausgang AC des Codierers ein übertragungscodierer vorhanden ist, der die Bitanzahl der am Ausgang des Quantisierers 3 erscheinenden Werte von neun auf vier reduziert und damit die Bitfolgefrequenz für die übertragungsstrecke gegenüber der Bitfolgefrequenz am Eingang EC (8Bits pro Abtastwert) auf die Hälfte reduziert. Entsprechend befindet sich am Eingang ED des Decodierers ein übertragungsdecodierer, der die Bitanzahl der aufeinanderfolgend empfangenen Werte von 4 auf 9 Bits (Verarbeitungs-WortLänge) erhöht. Ebenso wie beim Stand der Technik sind der Ubertragungscodierer und der übertragungsdecodierer aus Gründen der Vereinfachung in der Zeichnung nicht dargestellt.
Zur Vereinfachung ist auch ein am Ausgang des Addierers 4 vorhandener Begrenzer nicht dargestellt.
Schließlich sei noch erwähnt, daß die Summanden P1 und P2 auch in irgendeiner anderen als der angegebenen Weise aus den Repräsentativwerten yi berechnet werden können. Abgesehen davon, daß es sich um eine zweidimensionale Prädiktion handelt, ist die Art der Prädiktion selbst ohne Bedeutung für die Erfindung.

Claims

Patentansprüche Digitaler DPCM-Codierer, bei dem ein aus mehreren Summanden additiv zusammengesetzter Schätzwert berechnet und dieser vom Eingangswert subtrahiert wird, wobei die Summanden in verschiedenen Prädiktoren getrennt voneinander berechnet werden, d a d u r c h g e k e n n -z e i c h n e t, daß vom Eingangswert (x.) zunächst der eine Summand (P2) subtrahiert (1) und vom Ergebnis der andere Summand (P1) subtrahiert (2) wird.
2. Codierer nach Anspruch 1, dadurch gekennzeichnet, daß er einen Betriebsartenwahlschalter (S) sowie einen zweiten Eingang (ED) und einen mit dem Ausgang des dem Prädiktor (Pr1, Pr2') vorgeschalteten Addierers (4) verbundenen zweiten Ausgang (AD) aufweist, wobei der Betriebsartenwahischalter (S) in einer ersten Stellung (C) den Codierer-Ausgangswert und in einer zweiten StelLung stattdessen den Eingangswert vom zweiten Eingang Eingang (ED) zum Eingang des Addierers (4) durchschaltet und daß bei der zweiten Stellung (D) und bei Verwendung des zweiten Eingangs (ED) und des zweiten Ausgangs (AD) die Prädikatoren (Pr1, Pr2') der Addierer (4) des Codierers als DPCM-Decodierer verwendbar sind.
3. Codierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen dem ersten Subtrahierer (1), der vom Eingangswert (Xj) den einen Summanden (P2) subtrahiert, und dem zweiten Subtrahierer (2), der vom Ergebnis den anderen Summanden (P1) subtrahiert, ein Verzögerungsglied (6) mit einer der Abtastperiode der Eingangswerte gleichen Verzögerungszeit geschaltet ist,und daß diese Verzögerung in dem Prädikator (pur2'), der den Summanden (P2) für den ersten Subtahierer (1) liefert, sowie bei der Rückführung dieses Summanden (P2) auf den den Prädikatoren (Pr1, Pr21) vorgeschalteten Addierer (4) berücksichtigt ist.