DE2411561C3 - Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer - Google Patents

Description

Das Hauptpatent DE-PS 23 15 986.6-31 bezieht sich auf einen Digital-Analog-Umsetzer zur Umsetzung von jeweils n+m+\ Bits umfassenden Digitalsignalen in Analogsignale mit einer nichtlinearen Knickkennlinie, die aus 2^m+I linearen Abschnitten mit jeweils 2" Amplitudenstufen besteht, insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer, unter Verwendung eines ersten Decoderschaltungsteils, eines zweiten Decoderschaltungsteils und eines dritten Decoderschaltungsteils, wobei der erste Decoderschaltungsteil die π Bits des jeweiligen Digitalsignals in einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den zweiten Decoderschaltungsteil umsetzt, wobei in dem Widerstandsnetzwerk des ersten Decoderschaltungsteils ein weiterer Widerstand in dem Fall wirksam schaltbar ist, daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist, wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk mit einer binj'.ren Wertstufung genügenden Widerständen besteht, welche entsprechend dem Wert der jeweils durch eine binäre »1« gebildeten m-Bits des jeweiligen Di^italsignals wirksam schaltbar sind und das genannte Steuersignal entspre chend beeinflussen, und wobei in dem dritten Decoder schaltungsteil die Polarität eines an einem Decoderausgang von dem zweiten Decoderschaltungsteil abzugebenden Ausgangssignal durch das übrige eine Bit in dem jeweiligen Digitalsignal festgelegt wird, wobei der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil ein gemeinsames Widerstands-Leiternetzwerk enthalten, dessen sämtliche Querwiderstände und dessen an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstands wert besitzen, während alle übrigen Widerstände den doppelten Widerstandswert besitzen, und wobei das eine Ende des Widerstands-Leiternetzwerks mit dem

Decoderausgang verbunden ist. Kennzeichnend für den eingangs genannten Umset-

zer ist, daß jedem Verbindungspunkt einer Gruppe von η benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands selektiv ein Konstantstrotn einer Konstantstromquelle von π Konstantstromquellen entsprechend den

*ⁿ jeweils durch eine binäre »1« gebildeten /i-Bits des jeweiligen Digitalsignals zuführbar sind, daß der dem genannten einen Ende des Widerstands-Leiternetzwerks zugewandte eine Verbindungspunkt der Gruppe der η benachbarten Verbindungspunkte von dem

h5 betreffenden Ende einen Abstand entsprechend 1 bis 2^m-' Verbindungspunkten gemäß dem Wert der jeweils durch eine binäre »1« gebildeten /η-Bits des jeweiligen Digitalsignals hat und daß dem in Richtung zu dem

genannten einen Ende des Widerstands-Leiternetzwerks den η benachbarten Verbindungspunkten benachbarten Verbindungspunkt eines Ableitwiderstands und wenigstens eines Querwiderstands in dem Fall ein Konstantslrom von einer gesonderten Konstantstromquelle zugeführt wird, daß wenigstens eines der m-Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist

Bei der Umsetzung von Analogsignalen in Digitalsignale wird der zur Übertragung kommende Amplituden- bereich in eine Anzahl von Amplitudenintervallen unterteilt. Die Grenzen der Amplitudenintervalle sind durch die Lage von Entsrrheiderschwellwerten festgelegt, die durch Addition von in ihrer Größe nach der geometrischen Reihe 1, 2,4, 8,... gestuften normierten Amplitudenwerten erzeugt werden. Für jede in ein bestimmtes Amplitudenintervall fallende Analogsignal-Abtastprobe wird ein dem die untere (oder die obere) Grenze dieses Amplitudenintervalls bildenden Entscheider-schwellwert entsprechendes Digitalsignal abgegeben. So kann beispielsweise für die von Null aus innerhalb des ersten Amplitudenintervalls auftretenden Analogsignale der Entscheiderschwellwert Null festgelegt sein; auf die innerhalb des sich vom Nullpunkt der benutzten Umsetzkennlinie aus erstreckenden ersten positiven Amplitudenintervalls auftretenden positiven Analogsignal-Abtastproben hin wird dann jeweils ein der Analogsignalamplitude Null entsprechendes Digitalsignal abgegeben, von dem sich gegebenenfalls ein einer entsprechenden negativen Analogsignal-Abtastprobe entsprechendes Digitalsignal lediglich durch das Vorzeichenbit unterscheidet.

Bei der Umsetzung von Digitalsignalen in Analogsignale wird aus dem jeweiligen Digitalsignal ein Analogsignal reproduziert, das mit dem ursprünglichen J5 Analogsignal im Mittel am besten dann übereinstimmt, wenn auf das einem bestimmten Amplitudenintervall entsprechende Digitalsignal hin jeweils der arithmetische Mittelwert des betreffenden Amplitudenintervalls als reproduziertes Analogsignal ausgegeben wird. Dem ίο steht jedoch im allgemeinen aus Gründen des schaltungstechnischen Aufwandes die Forderung entgegen, zur Umsetzung von Digitalsignalen in Analogsignale die gleichen normierten Amplitudenwerte zu benutzen, die auch zur Umsetzung von Analogsignalen in Digitalsignale benutzt werden. Dann ergibt sich aber eine im Falle der üblichen nichtlinearen Umsetzkennlinie von der Aussteuerung abhängige zusätzliche Abweichung zwischen dem reproduzierten Analogsignal und dem ursprünglichen Analogsignal, die bei so kleinen Aussteuerungen relativ am größten ist,

Bei der Umsetzung von Digitalsignalen in Analogsignale ist es außerdem in der Praxis (aufgrund von Null verschiedener Offsetspannungen) vielfach nicht ohne weiteres möglich, unmittelbar Analogsignale der Ampli tude Null auf die Zuführung eines an sich einer Analogsignalamplitude Null entsprechenden Digitalsignais hin abzugeben. Bei der bei der Digital-Analog-Umsetzung benutzten nichtlinearen Knickkennlinie, die an eine logarithmische Knickkennlinie angenähert ist, so beginnt dann die erste positive bzw. negative Amplitudenstufe nicht bei Null, sondern bei einem davon versetzten bestimmten Mindest-Analogsignalamplitudenwert; mit anderen Worten ausgedrückt heißt dies, daß bei der Digital-Analog-Umsetzung Analogsignale t>-> der Amplitude Null trotz in sich exakter Codierung und Decodierung nicht exakt reproduziert werden können.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie ein Digital-Analog-Umsetzer gemäß dem Hauptpatent auszubilden ist, um die mit der Auswertung von sehr kleinen Analogsignalamplituden bzw. von bei Null liegenden Analogsignalamplituden entsprechenden Digitalsignalen verknüpften Probleme der vorstehend aufgezeigten Art zu umgehen.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Digital-Analog-Umsetzer gemäß dem Hauptpatent DE-PS 23 15 986.6-31 erfindungsgemäß dadurch, daß das Widerstands-Leiternetzwerk an einem auf der der mit dem Decoderausgang verbundenen Seile der η benachbarten Verbindungspunkte jeweils eines Ableitwiderstandes und zweier Querwiderstände abgewandten Seite liegenden Verbindungspunkt eines Ableitwiderstands und wenigstens eines Querwiderstands zusätzlich mit einem Konstantstrom beaufschlagbar ist Die Erfindung bringt den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen Aufwand bei dem Digital-Anaiog-Umsetzer gemäß dem Hauptpatent erreicht werden kann, daß auch sehr feinen Analogamplituden entsprechende Digitalsignale be; einer Umsetzung für die Abgabe entsprechender Analogsignale berücksichtigt werden können.

Anhand von Zeichnungen wird die Erfindung nachstehend an Ausführungsbeispielen näher erläutert.

F i g. 1 zeigt in einem Blockschaltbild einen nach dem Iteratiwerfahren arbeitenden Codierer, in welchem der Digital-Analog-Umsetzer gemäß der Erfindung verwendbar ist;

Fig.2 zeigt eine erste Ausführungsform des Digital-Analog-Umsetzers gemäß der Erfindung;

Fig.3 zeigt eine zweite Ausführungsform des Digital-Analog-Umsetzers gemäß der Erfindung.

Der in Fig. 1 dargestellte, nach dem Iterativverfahren arbeitende Codierer enthält eine durch einen Vergleicher Vgl gebildete Eingangsstufe, der an einem Eingang EV jeweils in ein Digitalsignal umzusetzende Analogsignale zugeführt werden. Der Vergleicher Vgl ist ein analog arbeitender Vergleicher, der das am Eingang EVjeweils vorhandene analoge Eingangssignal mit einem weiteren Analogsignal vergleicht, das ihm an einem weiteren, nicht näher bezeichneten Eingang zugeführt wird. An dem Ausgang des Vergleichen Vgl sind acht UND-Glieder GU1, GU2, GU3, GU4, GUS, GU6, GUl und GUS mit ihrem jeweils einen Eingang angeschlossen. Die anderen Eingänge dieser UND-Glieder GUX bis GU8 sind an Ausgänge A 2, A 3, A 4, A 5, A 6, A 7, AS bzw. A9 eines Ringzählers RZ angeschlossen, der von einem TaktgeneratOi TG her derart gesteuert wird, daß er an seinen Ausgängen nacheinander jeweils ein Signal abgibt. Die Ausgang? der UND-Glieder GU1 bis GU% sind an Rückstelleingängei von ein Register Reg bildenden bistabilen Kippschaltungen FFl, FF2, FF3, FF4, FFS, FF6, FFl bzw. FF8 angeschlossen. Die Setzeingänge dieser Flipflops FFl bis FF8 sind an den Ausgängen A 1 bis A 8 des Ringzähiers RZ angeschlossen. An die den Setzeingängen zugehörigen Ausgänge der bistabilen Kippschaltungen FFi bis FF8 ist ein Digital-Analog-Umsetzer DAD mit Eingängen s, ml,m2, m\n\, η2, π3 und η 4 angeschlossen. Ein Ausgang AO des Digital-Analug-Umsetzers DAD ist mit dem genannten weiteren Eingang des Vergleichers Vgl verbunden. An die Ausgänge der bi-tabilen Kippschaltungen FFl bis FF8 ist noch ein Parallel-Serien-Wandler PSW mit Eingängen Ar\ bis ArS angeschlossen. An den betreffenden Eingängen Ar 1 bis ArS treten, wie nachstehend noch ersichtlich werden wird, nach jeweils

einem Umlaufzyklus des Ringzählers /fZdie Bits eines dem am Eingang EV auftretenden analogen Eingangssignal entsprechenden Digitalsignals auf. Der Parallel-Serien-Wandler PSW vermag die ihm gewissermaßen parallel zugeführten Bits von einem Ausgang As als Serien-Bits abzugeben. Zu diesem Zweck könnte einfach der Ausgang As des Parallel-Serien-Wandlers PSW mit sämtlichen Eingängen Ari bis ArS dieses Parallel-Serien-Wandlers PSW — und zwar hier über Entkopplungsschaltmittel, wie Dioden — verbunden sein.

Nachdem zuvor der Aufbau des in Fig. 1 dargestellten Codierers erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Dabei sei zunächst angenommen, daß sämtliche bistabilen Kippschaltungen FFl bis FF8 im zurückgestellten Zustand sind, in welchem von ihren gemäß Fig.! beschalteten Ausgängen jeweils njr«£ xQ" ub^cebsri wir» Nu^rf^hr ^cf>i ^ΐ>η^σ'*η^Γ*!τ??τ!^ρπ daß am Eingang EV ein analoges Eingangssignal liegt und daß der Taktgenerator TG Taktimpulse an den Ringzähler RZ abgibt, der sich in einer solchen Stellung befinden mag, daß mit dem Auftreten des ersten Taktimpulses von dem Taktgenerator TG her am Ausgang A 1 ein Signal auftritt. Dieses Signal führt dazu, daß die bistabile Kippschaltung FFl gesetzt wird. Dies wiederum führt dazu, daß dem Eingang »s« des Digital-Analog-Umsetzers DAD ein »!«-Bit zugeführt wird, auf das hin vom Ausgang AD dieses Umsetzers DAD ein entsprechendes Analogsignal an den Vergleicher Vgl abgegeben wird. In diesem Vergleicher Vgl wird das betreffende Analogsignal mit dem am Eingang EVnoch liegenden analogen Eingangssignal verglichen, wobei als Ergebnis dieses Vergleichs ein Ausgangssignal abgegeben werden mag, welches anzeigt, daß das betreffende analoge Eingangssignal größer ist als das am anderen Eingang des Vergleichers Vgl liegende Analogsignal. Dies führt dazu, daß mit Auftreten des nächsten Signals von dem Ringzähler RZ, d. h. eines Signals am Ausgang A 2 des Ringzählers RZ, das UND-Glied GU1 nicht übertragungsfähig gemacht werden kann, weshalb die bistabile Kippschaltung FFl gesetzt bleibt. Außerdem wird die bistabile Kippschaltung FF2 durch das am Ausgang A 2 des Ringzählers RZ nunmehr auftretende Signal gesetzt. Dadurch wird zusätzlich dem Eingang »/771« des Digital-Analog-Umsetzers DAD ein »!«-Bit zugeführt. Der anschließend ablaufende Vorgang entspricht dem zuvor erläuterten Vorgang, wobei nunmehr angenommen sei, daß der Vergleicher Vgl ein Ausgangssignal abgibt welches anzeigt, daß d°.s am Eingang EV liegende analoge Eingangssignal kleiner sei als das dem anderen Eingang vom Ausgang AD des Digital-Analog-Umsetzers DAD zugeführte Analogsignal. Dies hat zur Folge, daß das Auftreten eines Signals am Ausgang A 3 des Ringzählers RZ dazu führt daß das UND-Glied GU2 übertragungsfähig gemacht wird, wodurch die bistabile Kippschaltung FF2 wieder zurückgesetzt wird. Außerdem wird die bistabile Kippschaltung FF3 nunmehr gesetzt die jetzt ein »!«-Bit an den Eingang »m2« des Digital-Analog-Umsetzers DAD abgibt In der zuvor beschriebenen Weise wird das am Eingang EVliegende analoge Eingangssignal schrittweise mit entsprechenden vom Ausgang AD des Digital-Analog-Umsetzers DAD abgegebenen Analogsignalen verglichen, bis schließlich vom Ausgang A 9 des Ringzähiers RZ ein Signal abgegeben worden ist Zu diesem Zeitpunkt befinden sich die bistabilen Kippschaltungen FFl bis FF8 des Registers Reg in Stellungen, welche den Bits eines Dig;italsignals entsprechen, das dem am Eingang CVvorhandenen analogen Eingangssignal entspricht.

In F i g, 2 ist eine erfindungsgemäße Ausführungsform des bei der Schaltungsanordnung gemäß F-" i g. I vorgesehenen Digital-Analog-Umsetzers DAD näher gc/eigt. Der Digital-Analog-Umsetzer gemäß Fig. 2 weist wie der in F i g. I dargestellte Digital-Analog-Umsetzer Eingänge s. ml, m2, w3, /Jl, η 2, π 3 und π 4 sowie einen Ausgang AD auf. Zusätzlich weist der in

in Fig. 2 gezeigte Digital-Analog-Umsetzer noch einen Eingang χ auf. An den Eingängen s. m 1, m 2, /π3, η \, η 2, π 3 und π 4 treten in der angegebenen Reihenfolge die 1 +m+ π Bits des jeweiligen Digitalsignals (mit m = 3 und /? = 4) mit abnehmender Wertigkeit auf. Der

Ii Digital-Analog-Umsetzer DAD selbst besteht aus drei Dccodersehaltungsteilen, nämlich einem ersten Decodcrschaltungsteil G. einem zweiten Decoderschaltiingslril R und rinrm drillen Decodorsrhaltiingsteil P. Der erste Decoderschaltungslcil (7 und der zweite

2n Decodcrschaltungsteil B enthalten gemeinsam ein Widerstands-Leiternetzwerk. das hier in π-Schaltung vorliegt und dessen sämtliche Querwiderstände und an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstandswert R

r> besitzen, während alle übrigen, in den Ableitzweigen des Widtrstands-Leiternetzwerks liegenden Widerstände den WHerstandswert 2R besitzen.

Von dem rechten Ende des Widerstands-Leiternetzwerks gemäß Fig. 2 ist eine Gruppe von n = 4

jo benachbarten Verbindungspunkten zuzüglich eines weiteren Verbindungspunktes jeweils eines Ableitwiderstands und zumindest eines Querwiderstands über Schalter 59, 510. 511. 512 bzw. 5* jeweils mit einem Konstantstrom / von einer Konstantstromquelle CS

v-, beaufschlagbar. Die Schalter 59.510,511 und 5 12 sind mit ihren Betätigungseingängen an den Eingängen η 1 /7 2, π 3 bzw. η 4 des Digital-Analog-Umsetzers DAC angeschlossen, denen die η Bits (/J = 4) niedrigster Wertigkeit des jeweiligen Digitalsignals zugeführt werden. Der Schalter 5* ist mit seinem Betätigungseingang an dem Eingang χ des Digital-Analog-Umsetzers DAD angeschlossen; diesem Betätigungseingang χ sind wie noch erläutert wird, Betätigungssignale in Form vor »1 «-Bits zuführbar, und zwar gegebenenfalls manuell.

Der den zuvor betrachteten fünf Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands benachbarte Verbindungspunkt ir dem Widerstands-Leiternetzwerk ist über einen Schalter 58 ebenfalls mit einem Konstantstrom / von der zugehörigen Konstantstromquelle CS beaufsc',lagbar Der Schalter 5 8 ist mit seinem Betätigungseingang über ein Negationsglied GN1 betätigbar, welches mit seinem Eingang an einem Ausgang 0 eines Steuerdecoders CC angeschlossen ist Dieser Steuerdecoder CD ist eingangsseitig mit den Eingängen mi,m2 und /π3 des Digital-Analog-Umsetzers DAD verbunden, denen die m Bits (m=3) nächsthöherer Wertigkeit des jeweiliger Digitalsignals zugeführt werden. Der Steuerdecoder CC weist neben dem bereits genannten Ausgang 0 noch weitere Ausgänge 1, 2, 3, 4, 5, 6 und 7 auf. An die Ausgänge 0 und 1 des Steuerdecoders CD ist über ein ODER-Glied GOl der Betätigungseingang eines Schalters 51 angeschlossen, und an den Ausgängen 2 bis 7 des Steuerdecoders CD sind die Betätigungseingänge von weiteren Schaltern 52, 53, 54, 55, 56 und 57 angeschlossen. Die Schalter 51 bis 57 sind mit ihrem jeweils einen Anschluß an jeweils einem Verbindungspunkt einer entsprechenden Anzahl von Verbindungs-

punkten jeweils eines Ableitwiclerstands und zumindest eines Querwiderstands des Widerstands-Leiternct/-werks gemäß Fig. 2 angeschlossen. Dabei ist der Schalter 5 7 mit seinem Anschluß an demjenigen Verbindungspunkt eines Ableitwiderstands und zweier Querwiderstände des Widcrstands-Leiternetzwerks angeschlossen, an dem der bereits genannte Schalter 58 angeschlossen ist. Die Schalter 56 bis 51 sind an Verbindungspunkten des Widerstands-Leiternetzwerks angeschlossen, welche von dem zuletzt betrachteten Verbindungspunkt ausgehend jeweils einander benach bart sind. Mit ihren anderen Anschlüssen sind die Schalter 51 bis 57 an einem Anschluß eines Umschalters LIS angeschlossen, der mit zwei Ausgängen an entsprechenden F.ingängen eines nachgeschalteten Verstärkers V angeschlossen ist, welcher ausgangsseilig mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist. Der Umschalter i/5, dessen

BcidügüngScingdfiji ΠΊίί ueffi umgang S <ic5 Digitäl-Anä-

log-Umsetzers DAD verbunden ist, und der Verstärker V bilden den dritten Decoderschaltungsteil P des Digital-Analog-Umsetzers DAD. Dem Eingang s wird das übrige eine Bit des jeweiligen Digitalsignais zugeführt; es bestimmt die Polarität des von dem Digital-Analog-Umsetzer DAD jeweils abgegebenen Analogsignals.

Nachdem vorstehend der Aufbau des in Fig. 2 dargestellten Digital-Analog-Umsetzers DADerläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Entsprechend der Anzahl von an den Eingängen η 1 bis η4 des Digital-Analog-Umsetzers DAD auftretenden »1 «-Bits innerhalb der an diesen Eingängen auftretenden η Bits niedrigster Wertigkeit in dem jeweiligen Digitalsignal sind die Schalter 59, 5J0, SU. 512 geschlossen. Der Schalter Sx möge im vorliegenden Fall auf Grund eines ihm zugeführten Betätigungssignals stets geschlossen sein. Dieser Betriebsfall wird hier angestrebt, wenn der Digital-Analog-Umsetzer DAD nicht in einem nach dem Iterativverfahren arbeitenden Codierer benutzt wird bzw. wenn ein solcher Codierer gerade nicht zur Umsetzung von Analogsignalen in DioiiaUiwnalp benutzt wird, sondern ledisrlieh zur Umsetzung von Digitalsignalen in Analogsignale.

Durch die Schließung der Schalter 59,510, 511,511. 512 bzw. Sx wird einer entsprechenden Anzahl der im rechten Teil der Fig.2 liegenden fünf Verbindungspunkte jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks ein Konstantstrom /von der Konstantstromquelle C5zugeführt. Die auf Grund derartiger Stromeinspeisungen an den einzelnen Verbindungspunkten auftretenden Spannungen addieren sich, wobei die an einem Verbindungspunkt auftretende Spannung an den dem betreffenden Verbindungspunkt benachbarten Verbindungspunkten jeweils um einen Faktor 2 kleiner wird. Ordnet man in der Wertigkeit dem am Eingang π 4 auftretenden Bit die Bedeutung 1 zu, so hat das am Eingang χ Steuersignal hinsichtlich seiner Auswirkung die Bedeutung '/2. Es sei hier noch bemerkt, daß in F i g. 2 zwar eine einzige Konstantstromquelle CS dargestellt worden ist, daß jedoch auch so vorgegangen sein kann, daß jedem für eine Stromeinspeisung gegebenenfalls in Frage kommenden Verbindungspunkt eines Ableitwiderstands und zumindest eines Querwiderstands ein Konstantstrom von einer gesonderten Konstantstromquelle her zuführbar ist Entsprechend der Anzahl der an den Eingängen m 1, m 2 und m 3 des Digital-Analog-Umsetzers DAD auftretenden »!«-Bits des jeweiligen Digitalsignals gibt der Steuerdecoder CD von einem seiner acht Ausgänge 0 bis 7 ein Ausgangssignal zur Schließung eines der Schalter 5 I bis 57 ab. Demgemäß ist einer der den zuvor betrachteten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-l.eiternetzwerks benachbarten sieben Verbindungspunkte mit dem Eingang des Umschalters (75und damit mit dem Ausgang /4Ddes Digital-Analog-Umsetzers DAD verbunden. Die Stromeinspeisung über den geschlossenen Schalter Sx führt bei der betrachteten Anordnung dazu, daß Digitalsignalc dir Analogsignalen mit Amplituden entsprechen, welche in dem ersten von Null aus positiven bzw. negativen Amplitudenintervall der benutzten Umsetzkennlinie liegen, berücksichtigt werden können; ihnen wird nämlich eine definitive Analogsignalamplitude zugeordnet, und /war die Amplitude, die der Mitte des durch das jeweilige Vurz-eichenuii bestimmten eiMeu pubiiiveii oder ersten negativen Amplitudenintervalls entspricht. Der hierdurch auftretende Verzerrungsfehler ist vernachlässigbar klein.

Der vorstehend erläuterte Digital-Analog-Umsetzer besitzt aufgrund seines Aufbaus und seines Betriebs eine nichtlineare Knickkennlinie, die aus 2^m+l = 16 linearen Abschnitten mit jeweils 2"= 16 Amplitudenstufen besteht. Da, wie weiter unten noch näher gezeigt werden wird, die jeweils beiden ersten Abschnitte zu beiden Seiten des Koordinatenursprungs eines Koordinatenfeldes, in dem die Knickkennlinie liegt, zusammen nur einen Abschnitt bilden, sind tatsächlich nur 13 lineare Abschnitte vorhanden. Jeweils unmittelbar benachbarte lineare Abschnitte unterscheiden sich in der Steigung um einen Faktor 2.

Der in F i g. 3 dargestellte Digital-Analog-Umsetzer DAD weist wie der in F i g. 2 dargestellte Digital-Analog-Umsetzer Eingänge s, m 1, /π2, /π 3, η 1, η 2. π 3, π 4 und χ sowie einen Ausgang A D auf. Wie in F i g. 2, so ist auch bei dem Digital-Analog-Umsetzer DAD gemäß Fig. 3 ein Widerstands-Kettenleiternetzwerk iⁿ ^T-Schaltung vorgesehen, dessen Querwiderstände und <Hpccpn an hpiHpn [ pitprnpt7WPrlr«pnHpn ΙίρσρηΗρ Widerstände jeweils einen Widerstandswert von R besitzen, während alle übrigen Ableitwiderstände einen Widerstandswert von IR besitzen. Im Unterschied zu den in F i g. 2 dargestellten Verhältnissen liegen bei dem in Fig.3 dargestellten Digital-Analog-Umsetzer die Bereiche für den ersten Decoderschaltungsteil G und den zweiten Decoderschaltungsteil B jedoch nicht fest; sie ändern bzw. verschieben sich vielmehr entsprechend den m Bits des jeweiligen Digitalsignals. Dabei sind mit Ausnahme des an einem Ende des Widerstands-Kettenleitemetzwerks liegenden Verbindungspunkts jeweils η=4 benachbarte Verbindungspunkte zuzüglich eines weiteren Verbindungspunkts zumindest eines Querwiderstands und eines Ableitwiderstands des Widerstands-Leiternetzwerks jeweils mit einer entsprechenden Gruppe von fünf Schaltern eines eine Vielzahl von Schaltern umfassenden Schalternetzwerks verbunden. Dieses Schalternetzwerk umfaßt die Schalter 521 bis 527,531 bis 537,541 bis 547,551 bis 557 und 561 bis 567, die wie alle übrigen Schalter jeweils elektronische Schalter sein können. Von den genannten Schaltern sind die gewissermaßen eine Schaltergruppe bildenden Schalter 527, 537, 547, 557 und 567 mit den fünf in Fig.3 am weitesten rechts liegenden benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-

Leiternetzwerks verbunden. In entsprechender Weise sind die ebenfalls eine Schaltergruppe bildenden fünf Schalter 521. 531, 541, 551 und 561 mit fünf jeweils unmittelbar aufeinanderfolgenden Verbindungspunkten jeweils eines Abieitwiderstands und zweier Querwiderstände des Widerstands-Leiternei/.werks verbunden, wobei der eine Verbindungspunkt dem genannten einen Ende des Widerstands-Leiternetzwerks unmittelbar benachbart ist. Zu den jeweils eine Schaltergruppe bildenden Schaltern, wie den .Schahern 521, 531, 541, 5 51 und 561, gehört jeweils noch ein weiterer Schalter, wie der Schalter 511. Diese Schalter — zu denen die Schalter 511 bis 517 gehören - sind mit ihrem jeweils einen Anschluß mit dem der jeweiligen Gruppe von fünf benachbarten Verbindungspunkten eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks unmittelbar benachbarten Verbindungspunkt verbunden, und zwar auf der Seite, auf der das genannte eine Ende des Widerstands-Leiternetzwerks liegt. So ist z. B. der Schalter 517 mit seinem einen Anschluß mit einem durch einen Ableitwiderstand und zwei Querwiderstände des Widerstands-Leiternetzwerks gebildeten Verbindungspunkt verbunden, der fünf Verbindungspunkten unmittelbar benachbart ist, mit welchen die einen Anschlüsse der Schalter 527, 537, 547, 557 und 567 verbunden sind.

Die jeweils eine Schaltergruppe bildenden Schalter werden, wie dies Fig.3 zeigt, von entsprechenden Ausgängen 0,1,2,3,4,5,6 bzw. 7 eines Steuerdecoders CD gesteuert, der mit seinen Eingängen an den Eingängen m 1, m2 und m3 liegt. In Abhängigkeit von den an den drei Eingängen m 1, m2 und /7i3 liegenden Bits des jeweiligen Digitalsignals gibt der Steuerdecoder CD an einem seiner acht Ausgänge ein zur Schließung entsprechender Schalter führendes Signal ab. Die Ausgänge 0 und 1 des Steuerdecoders CD sind über ein ODER-Glied GO2 zusammengefaßt. Mit dem Ausgang 0 des Steuerdecoders CD ist ferner der Eingang eines Negationsgiiedes GN2 verbunden, invertierter oder nicht invertierter Form ab.

Nachdem zuvor der Aufbau des in F i g. 3 dargestellten Digital-Analog-Umsetzers erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Zu diesem Zweck sei zunächst angenommen, daß die vier Bits niedrigster Wertigkeit eines acht Bit umfassenden Digitalsignals, das sind die an den Eingängen η i. π 2, η 3 und η 4 auftretenden Bits, jeweils durch eine binäre »1« gebildet sind. Außerdem sei angenommen, daß an dem F.ingang ν ein durch eine binäre »I« gebildetes Steuersignal liegt, durch welches der Schalter 5* geschlossen ist. Hierfür gilt im übrigen das zum Schalter 5* bei der Ausführungsform nach Fig. 2 Gesagte. Ferner sei angenommen, daß am Eingang m 1 ebenfalls eine binäre »1« vorhanden ist. Dadurch gibt dti Steiierdecoder CD von seinem Ausgang 1 ein Steuersignal ab, welches über das ODER-Glied GO2 zur Schließung der Schalter 5 i/, 527, 537, 547, 557 und 567 führt. Der Schalter 58 ist dabei ebenfalls geschlossen, da seinem Betätigungseingang ein entsprechendes Betätigungssignal zugeführt wird. Damit werden die bei dem in Fig. 3 dargestellten Widerstands-Leiternetzwerk am rechten Ende liegenden sechs benachbarten Verbindungspunkte jeweils eines Ableitwiderstands und zumindest eines Querwiderstands mit einem Konstantstrom von einer der Konstantstromquellen CSgespeist.

Nimmt man nun einmal an, daß an den Eingängen η 1, η 2, π 3, π 4 und * weiterhin jeweils eine binäre »1« liegt, und nimmt man ferner an, daß an allen drei Eingängen m I, m 2 und m 3 jeweils eine binäre»!« liegt, so gibt der Steuerdecoder CD von seinem Ausgang 7 ein Betätigungssignal zur Betätigung der eine Schaltergruppe bildenden Schalter 511,521,531,541,551 und 561 ab. Dadurch werden die dem genannten einen Ende, an dem der Umschalter US angeschlossen ist, unmittelbar benachbarten fünf Verbindungspunkte jeweils eines Abieitwiderstands und zweier Querwiderstände von der Konstantstromquelle C5über die geschlossenen Schalter 59, 510, 511. 512 bzw. Sx und die geschlossenen

Schalters 5_8 verbunden ist, der mit seinem einen Anschluß mit den einen Anschlüssen der Schalter 511 bis 517 verbunden ist und der mit seinem anderen Anschluß an einer Konstantstromquelle CS angeschlossen ist. An fünf anderen Konstantstromquellen C5sind im übrigen noch weitere Schalter 59, 510. 511, 512 und Sx mit ihrem jeweils einen Anschluß angeschlossen. Die anderen Anschlüsse dieser Schalter 59, 510. 511. 512 und Sx_ sind mit den jeweils einen Anschlüssen der Schalter 521 und 527 bzw. 531 bis 537 bzw. 541 bis 547 bzw. 551 bis 557 bzw. 561 bis 567 verbunden. Die Betätigungseingänge der Schalter 59, 510, 5JJ, 512 und Sx sind mit den Eingängen n\, η 2, η 3, π 4 bzw. χ verbunden.

An dem genannten einen Ende des Widerstands-Leiternetzwerks — das ist in F i g. 3 das linke Ende des betreffenden Widerstands-Leiternetzwerks — ist der Umschalteingang eines Umschalters US angeschlossen, der mit seinen Ausgängen an zwei Eingänge eines Verstärkers Vangeschlossen ist, welcher ausgangsseitig mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist Der Steuereingang des Umschalters US ist mit dem Eingang s des Digital-Analog-Umsetzers DAD verbunden. Je nach Schalterstellung des Umschalters US gibt der Verstärker von seinem Ausgang und damit vom Ausgang AD des Digital-Analog-Umsetzers DAD das jeweils zugeführte Signal in

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Konstantstrom / gespeist. Außerdem wird der das genannte eine Ende des Widerstands-Kettenleiternetzwerks bildende Verbindungspunkt eines Ableitwiderstands und eines Querwiderstands mit einem Konstantstrom /gespeist. Aus Vorstehendem ersieht man somit, daß der dem genannten einen Ende, an welchem der Umschalter US mit seinem Eingang angeschlossen ist, zugewandte eine Verbindungspunkt der n=4 benachbarten Verbindungspunkte zuzüglich eines weiteren Verbindungspunktes von dem betreffenden einen Ende aus einen Abstand entsprechend 1 bis 2^m-> Verbindungspunkten hat. Die Aufgabe und die Wirkung der Stromeinspeisung über den Schalter Sx und einen der Schalter 561 bis 567 sind die gleiche wie bei der Stromeinspeisung über den Schalter Sx bei der Ausführungsform nach F i g. 2.

Im Hinblick auf den zuvor erläuterten Digital-Analog-Umsetzer sei noch bemerkt, daß dieser aufgrund seines Aufbaus und seines Betriebs eine nichtlineare Knickkennlinie besitzt, wie sie der Digital-Analog-Umsetzer gemäß Fig.2 besitzt, also eine tatsächlich 13 lineare Abschnitte umfassende Knickkennlinie, deren benachbarte Abschnitte sich in der Steigung um den Faktor 2 voneinander unterscheiden.

Im Zusammenhang mit der 13 lineare Abschnitte aufweisenden Knickkennlinie, die die beiden vorstehend erläuterten Digital-Analog-Umsetzer gemäß F i g. 2 und

3 besitzen, sei noch folgendes bemerkt. Durch die Einspeisung eines Konstantstroms / in einen Verbindungspunkt, der den jeweils n+\ benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands unmittelbar benachbart ist, wird, wenn man einmal von den ursprünglichen 2^m+l vorhandenen linearen Abschnitten der Knickkennlinie ausgeht, ab dem ursprünglich zweiten linearen Abschnitt dieser Knickkennlinie von dem Koordinatenursprung des Koordinatenfeldes, in welchem die betreffende Knickkennlinie liegt, dem Ausgangssignal des ersten Decoderschaltungsteils eine konstante Sprnnung hinzuaddiert, so daß sich der betreffende ursprünglich zweite lineare Abschnitt dieser

Knickkennlinie unmittelbar anschließt. Somit bilden die vier um den betreffenden Koordinatenursprung unmittelbar liegenden Abschnitte der Knickkennlinie einen einzigen linearen Abschnitt. Zu diesem Zw;ck sind im übrigen auch die beiden Ausgange 0 und 1 des jeweils vorgesehenen Steuerdecoders Cd über das ODER-Glied GO 1 bzw. GO 2 zusammengefaßt. An den somit gebildeten, durch den Koordinatenursprung des erwähnten Koordinatenfeldes laufenden praktisch einzigen linearen Abschnitt schließen sich dann die weiteren linearen Abschnitte der Knickkennlinie an, und zwar in der Weise, daß sich die Steigung jeweils benachbarter Abschnitte um den Faktor 2 unterscheidet.

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Digital-Analog-Umsetzer zur Umsetzung von jeweils n+m+1 Bits umfassenden Digitalsignalen in Analogsignale mit einer nichtlinearen Knickkennlinie, die aus 2"¹+' linearen Abschnitten mit jeweils 2° Amplitudenstufen besteht, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer, unter Verwendung eines ersten Decoderschaltungsteils, eines zweiten Decodersrhaltungsteils und eines dritten Decoderschaltungsteils, wobei der erste Decoderschaltungsteil die π Bits des jeweiligen Digitalsignals in einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den zweiten Decoderschaltungsteil umsetzt, wobei in dem Widerstandsnetzwerk des ersten Decoderscb-yltungsteils ein weiterer Widerstand in dem Fall wirksam schaltbar ist, daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre »1« gebildet ist,

   wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen besteht, welche entsprechend dem Wert der jeweils durch eine binäre »1« gebildeten /η-Bits des jeweiligen Digitalsignals wirksam schaltbar sind und das genannte Steuersignal entsprechend beeinflussen, wobei in dem dritten Decoderschaltungsteil die Polarität eines an einem Decoderausgang von dem zweiten Decoderschafcungste:* abzugebenden Ausgangssignals durch das übrige eine Bit in dem jeweiligen Digitalsignal festgele. i wird, wobei der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil ein gemeinsames Widerstands-Leiternetzwerk enthalten, dessen sämtliche Querwiderstände und dessen an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstandswert besitzen, während alle übrigen Widerstände den doppelten Widerstandswert besitzen, und wobei das eine Ende des Widerstands-Leiternetzwerks mit dem Decoderausgang verbunden ist, wobei ferner jedem Verbindungspunkt einer Gruppe von η benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands selektiv ein Konstantstrom einer Konstantstromquelle von η Konstantstromquellen entsprechend den jeweils durch eine binäre »1« gebildeten n-Bils des jeweiligen Digitalsignals zuführbar sind,

   wobei der dem genannten einen Ende des Widerstands-Leiternetzwerks zugewandte eine Verbindungspunkt der Gruppe der η benachbarten Verbindungspunkte von dem betreffenden Ende einen Abstand entsprechend I bis 2^m-' Verbindungspunkten gemäß dem Wert der jeweils durch eine binäre »1« gebildeten m-Bits des jeweiligen Digitalsignals hat Und

   wobei dem in Richtung zu dem genannten einen Ende des Widerstands-Lciternetzwerks den η benachbarten Verbindungspunkten benachbarten Verbindungspunkt eines Ableitwiderstands und wenigstens eines Querwiderstands in dem Fall ein Konstantstrom von einer gesonderten Konstantstromquelle zugeführt wird, daß wenigstens eines der m-Bits des jeweiligen Digitalsignals durch eine

   binäre »1« gebildet ist,

   nach Patent 23 15 986, dadurch gekennzeichnet, daß das Widerstands-Leiternetzwerk (R, 2R) an einem auf der der mit dem Decoderausgang (AD) verbundenen Seite der π benachbarten Verbindungspunkte jeweils eines Ableitwiderstands [2R) und zweier Querwiderstände (R) abgewandten Seite liegenden Verbindungspunkt eines Ableitwiderstands und wenigstens eines Querwiderstands zusätzlich mit einem Konstantstrom (I) beaufschlagbar ist