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Digital-Analog-Umsetzer, insbesondere für einen nach dem Iterativverfahren
arbeitenden Codierer (Zusatz zu Patent ... (Dt-Anm. P 23 15 986.6-31) ) Das Hauptpatent
... (Dt-Anm. P 23 15 986.6-51) bezieht sich auf einen Digital-Analog-Umsetzer zur
Umsetzung von jeweils n+m+1 Bits umfassenden Digitalsignalen in Analogsignale mit
einer nichtlinearen Knickkennlinie, die aus 2m+1 linearen Abschnitten mit jeweils
2nAmplitudenstufen besteht, insbesondere für einen nach dem Iterativverfahren arbeitenden
Codierer, unter Verwendung eines ersten Decoderschaltungsteils, eines zweiten Decoderschaltungsteils
und eines dritten Decoderschaltungsteils, wobei der erste Decoderschaltungsteil
die n Bits des jeweiligen Digitalsignals in einem Widerstandsnetzwerk mit einer
binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den
zweiten Decoderschaltungsteil umsetzt, wobei in dem Widerstandsnetzwerk des ersten
Decoderschaltungsteils ein weiterer Widerstand in dem Fall wirksam schaltbar ist,
daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre
"1" gebildet ist, wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk
mit einer binären Wertstufung genügenden Widerständen besteht, welche entspxchend
dem Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals
wirksam schaltbar sind und das genannte Steuersignal entsprechend beeinflussen,
und wobei in dem dritten Decoderschaltungsteil die Polarität eines-an einem Decoderausgang
von dem zweiten Decoderschaltungsteil
abzugebenden Ausgangssignal
durch das übrige eine Bit in dem jeweiligen Digitalsignal festgelegt wird.
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Als kennzeichnend für den vorstehend betrachteten Umsetzer wird zum
einen angesehen, daß der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil
ein gemeinsames Viderstands-Seiternetzwerk enthalten, dessen sämtliche Querwiderstände
und dessen an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und
denselben Widerstandswert besitzen während alle-übrigen, in den Ableitwegen des
Widerstands-Leiternetzwerks liegenden Widerstände den doppelten Widerstandswert
besitzen, daß von dem einen Ende des Widerstands-Teiternetzwerks aus eine Gruppe
von n benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest
eines Querwiderstands mit einem Konstantstrom entsprechend den jeweils durch eine
binäre "1" gebildeten n Bits des jeweiligen Digitalsignals beaufschlagbar ist, daß
der den n Verbindungspunkten benachbarte Verbindungspunkt eines Ableitwiderstands
und zweier Querwiderstände mit einem gonstantstrom in dem Fall beaufschlagbar ist,
daß wenigstens ein Bit der m Bits des jeweiligen Digitalsignals durch eine binäre
"1" gebildet ist, und daß der Decoderausgang jeweils mit einem von 22-1, den genannten
n Verbindungspunkten benachbarten Verbindungspunkten zwischen jeweils einem Ableitwiderstand
und wenigstens einem Querwiderstand selektiv verbindbar ist, wobei der betreffende
Verbindungspunkt durch den Wert der jeweils durch eine binäre t'1" gebildeten m
Bits des jeweiligen Digitalsignals festgelegt ist.
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Als kennzeichnend für den eingangs genannten Umsetzer wird zum anderen
angesehen, daß der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil
ein gemeinsames Widerstands-teiternetzwerk enthalten, dessen sämtliche Querwiderstände
und dessen an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und
denselben Widerstandswert
besitzen, während alle übrigen Widerstände
den doppelten Widerstandswert besitzen, daß das eine Ende des Widerstands-Leiternetzwerks
mit dem Decoderausgang verbunden ist, daß einer Gruppe von n benachbarten Verbindungspunkten
jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands selektiv Konstantströme
entsprechend den jeweils durch eine binäre "1" gebildeten n Bits des jeweiligen
Digitalsignals zuführbar sind, daß der dem genannten einen Ende des Widerstands-leiternetzwerks
zugewandte eine Verbindungspunkt der Gruppe der n benachbarten Verbindungspunkte
von dem betretfenden Ende einen Abstand entsprechend 1 bis 2m-1 Verbindungspunkten
gemäß dem Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen
Digitalsignals hat und daß dem in Richtung zu dem genannten einen Ende des Widerstands-Beiternetzwerks
den n benachbarten Verbindungspunkten benachbarten Verbindungspunkt eines Ableitwiderstands
und wenigstens eines Querwiderstands in dem Pall ein Konstantstrom zugeführt wird,
daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre
"1" gebildet ist.
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Bei der Umsetzung von Analogsignalen in Digitalsigeale benutzt man
einzelne aufeinanderfolgende Amplitudenintervalle festlegende Schwellwerte, bei
deren überschreiten durch. eine Analogsignalamplitude ein dem oberhalb dey jeweiligen
Schwellwertes liegenden Amplitudenintervall entsprechendes Digitalsignal abgegeben
wird. Eine derartige Umsetzung erfolgt dabei 9tür mit positiver und für mit negativer
Amplitude auftretende Analogsignale. Dadurch steht für die von Null aus innerhalb
der kleinsten vorhandenen positiven oder negativen Amplitudenintervalle auftretenden
Analogsignale ein und derselbe Schwellwert, nämlich die Nullinie der benutzten Umsetzkennlinie,
zur Verfügung. Auf die innerhalb der sich von der Nullinie der benutzten Umsetzkennlinie
aus erstreckenden ersten Amplitudenintervalle auftretenden Analogsignale hin würde
jeweils ein der Analogsignalamplitude Null entsprechendes
Digitalsignal
abgegeben werden; die den in den kleinsten positiven bzw. - negativen Amplitudenintervallen
auf tretenden Digitalsignale würden sich lediglich durch das Vorzeichenbit unterscheiden.
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Bei der Umsetzung von Digitalsignalen in Analogsignale ist es nun
nicht möglich, unmittelbar bei Null liegende Analogsignalamplituden auf die Zuführung
eines an sich einer Null-Analogsignalamplitude entsprechenden Digitalsignals hin
abzugeben. Der Grund hierfür liegt darin, daß bei der bei deær Digital-Analog-Umsetzung
benutzten nichtlinearen Knickkennlinie, die an eine logarithmische Knickkennlinie
angenähert ist, die erste positive Amplitudenstufe und die erste negative Amplitudenstufe
nicht bei Null begi bei einem davon versetzten bestimmten Mindest-Analogsignalamplitudenwert.
Mit anderen Worten ausgedrückt heißt dies, daß bei der Digital-Analog-Umsetzung
Digitalsignale, die eine Null-Amplitude besitzenden Analogsignalen entsprechen,
nicht berücksichtigt werden können.
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Um die sich aus der Umsetzung von Digitalsignalen in Analogsignale
ergebenden Probleme der zuletzt betrachteten Art zu vermeiden, ist bereits daran
gedacht worden (Dt-Anm.
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P 22 45 935.4), bei der Aufnahme der Digitalsignale eine zusätzliche
Stufe in der Größe einer halben Amplitudenstufe im Bereich der Nullinie der benutzten
nichtlinearen Knickkennlinie einzuführen.
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Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen,
wie ein Digital-Analog-Umsetzer gemäßt dem Hauptpatent auszubilden ist, um die mit
der Auswertung von sehr kleinen Analogsignalamplituden bzw. von bei Null liegenden
Analogsignalamplituden entsprechenden Digitalsignalen verknüpften Probleme der vorstehend
aufgezeigten Art zu umgehen.
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Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Digital-Analog-Umsetzer
gemäß dem Hauptpatent (Dt.Anm. P 23 15 986.6-31) erfindungsgemäß dadurch, daß das
Widerstands-Leiternetzwerk an einem auf der der mit dem Decoderausgang verbundenen
Seite der n benachbarten Verbindungspunkte jeweils eines Ableitwiderstandes und
zweier Querwiderstände abgewandten Seite liegenden Verbindungspunkt eines Ableitwiderstands
und wenigstens eines Querwiderstands zusätzlich mit einem Konstantstrom beaJfschlagbar
ist. Die Erfindung bringt den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen
Aufwand bei dem Digital-Analog-Umsetzer gemäß dem Hauptpatent erreicht werden kann,
daß auch sehr kleinen Analogamplituden entsprechende Digitalsignale bei einer Umsetzung
für die Abgabe entsprechender Analogsignale berücksichtigt werden können.
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Anhand von Zeichnungen wird die Erfindung nachstehend an Ausführungsbeispielen
näher erläutert.
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Fig.1 zeigt in einem Blockschaltbild einen nach dem Iterativverfahren
arbeitenden Codierer, in welchem der Digital-Analog-Umsetzer gemäß der Erfindung
verwendbar ist, Fig.2 zeigt eine erste Ausführungsform des Digital-Analog-Umsetzers
gemäß der Erfindung.
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Fig.3 zeigt eine zweite Ausführungsform des Digital-Analog-.
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Umsetzers gemäß der Erfindung.
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Der in Fig.1 dargestellte, nach dem Iterativverfahren arbeitende Codierer
enthält eine durch einen Vergleicher Vgl gebildete Eingangsstufe, der an einem Eingang
EV jeweils in ein Digitalsignal umzusetzende Analogsignale zugeführt werden. Der
Vergleicher Vgl ist ein analog arbeitender Vergleicher, der das am Eingang EV jeweils
vorhandene analoge Eingangssignal
mit einem weiteren Analogsignal
vergleicht, das ihm an einem weiteren, nicht näher bezeichneten Eingang zugeführt
wird. An dem Ausgang des Vergleichers Vgl sind acht UND-Glieder GU1, GU2, GU3, GU4,
GU5, GU6, GU7 und GU8 mit ihrem jeweils einen Eingang angeschlossen. Die anderen
Eingänge dieser UND-Glieder GU1 bis GU8 sind an Ausgänge A2, A3, A4, A5, A6, A7,
A8 bzw. A9 eines Ringzählers RZ angeschlossen, der von einem Taktgenerator TG her
derart gesteuert wird, daß er an seinen Ausgängen nacheinander jeweils ein Signal
abgibt.
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Die Ausgänge der UND-Glieder GU1 bis GU8 sind an Rückstelleingängen
von ein Register Reg bildenden bistabilen Kippschaltungen ? FF2, FF3, FF4, Off5,
Off6, FF7 bzw. FF8 angeschlossen. Die Setzeingänge dieser Flipflops FF1 bis PP8
sind an den Ausgängen Al bis A8 des Ringzählers RZ angeschlossen.
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An die den Setzeingängen zugehörigen Ausgänge der bistabilen Kippschaltungen
FF1 bis FF8 ist ein Digital-Analog-Umsetzer DAD mit Eingängen s, ml, m2, m3, n1,
n2, n3 und n4 angeschlossen. Ein Ausgang AD des Digital-Analog-Umsetzers DAD ist
mit dem genannten weiteren Eingang des Vergleichers Vgl verbunden. An die Ausgänge
der bistabilen Kippschaltungen FF1 bis FF8 ist noch ein Parallel-Serien-Wandler
PSW mit Eingängen Ar1 bis Ar8 angeschlossen. An den betreffenden Eingängen Ar1 bis
Ar8 treten, wie nachstehend noch ersichtlich werden wird, nach jeweils einem Umlaufzyklus
des Ringzählers RZ die Bits eines dem am Eingang EV auftretenden analogen Eingangssignal
entsprechenden Digitalsignals auf. Der Parallel-Serien-Wandler PSW vermag die ihm
gewissermaßen parallel zugeführten Bits von einem Ausgang As als Serien-Bits abzugeben.
Zu diesem Zweck könnte einfach der Ausgang As des Parallel-Serien-Wandlers PSW mit
sämtlichen Eingängen Arl bis Ar8 dieses Parallel-Serien-Wandlers PSW - und zwar
hier über Entkopplungsschaltmittel, wie Dioden - verbunden sein.
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Nachdem zuvor der Aufbau des in Fig.1 dargestellten Codierers erläutert
worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Dabei sei zunächst angenommen,
daß sämtliche
bistabilen Kippschaltungen FF1 bis FF8 im zurückgestellten
Zustand sind, in welchem von ihren gemäß Fig.1 beschalteten Ausgängen jeweils eine
"O" abgegeben wird. Nunmehr sei angenommen, daß am Eingang EV ein analoges Eingangssignal
liegt und daß der Taktgenerator TG Taktimpulse an den Ringzähler RZ abgibt, der
sich in einer solchen Stellung befinden mag, daß mit dem Auftreten des ersten Taktimpulses
von dem Taktgenerator TG her am Ausgang A1 ein Signal auftritt. Dieses Signal führt
dazu, daß die bistabile Kippschaltung FF1 gesetzt wird.
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Dies wiederum führt dazu, daß dem Eingang "s" des Digital Analog-Umsetzers
DAD ein "1"-Bit zugeführt wird, auf das hin vom Ausgang AD dieses Umsetzers DAD
ein entsprechendes Analogsignal an- den Vergleicher Vgl abgegeben wird. In diesem
Ver gleicher Vgl wird das betreffende Analogsignal mit dem am Eingang EV noch liegenden
analogen Eingangssignal verglichen, wobei als Ergebnis dieses Vergleichs ein Ausgangssignal
abgegeben werden mag, welches anzeigt, daß das betreffende analoge Eingangssignal
größer ist als das am anderen Eingang des Vergleichers Vgl liegende Analogsignal.
Dies führt dazu, daß mit Auftreten des nächsten Signals von dem Ringzähler RZ, d.h.
eines Signals.am Ausgang A2 des Ringzählers RZ, das UND-Glied GU1 nicht übertragungsfähig
gemacht werden kann, weshalb die bistabile Kippschaltung FF1 gesetzt bleibt. Außerdem
wird die bistabile Kippschaltung FF2 durch das am Ausgang A2 des Ringzählers RZ
nunmehr auftretende Signal gesetzt. Dadurch wird zusätzlich dem Eingang "ml" des
Digital-Analog-Umsetzers DAD ein "1"-Bit zugeführt. Der anschließend ablaufende
Vorgang entspricht dem zuvor erläuterten Vorgang, wobei nunmehr angenommen sei,
daß der Vergleicher Vgl ein Ausgangssignal abgibt, welches anzeigt, daß das am Eingang
EV liegende analoge Eingangssignal kleiner sei als das dem anderen Eingang vom Ausgang
AD des Digital-Analog-Umsetzers DAD zugeführte Analogsignal. Dies hat zur Folge,
daß das Auftreten eines Signals am Ausgang A3 des Ringzählers RZ dazu führt, daß
das UND-Glied GU2 übertragungsfähig gemacht wird, wodurch
die bistabile
Kippschaltung FF2 wieder zurückgesetzt wird.
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Außerdem wird die bistabile Kippschaltung FF3 nunmehr gesetzt, die
jetzt ein "1"-Bit an den Eingang "m2" des Digital-Analog-Umsetzers DAD abgibt. In
der zuvor beschriebenen Weise wird das am Eingang EV liegende analoge Eingangssignal
schrittweise mit entsprechenden vom Ausgang AD des Digital-Analog-Umsetzers DAD
abgegebenen Analogsignalen verglichen, bis schließlich vom Ausgang A9 des Ringzählers
RZ ein Signal abgegeben worden ist. Zu diesem Zeitpunkt befinden sich die bistabilen
Kippschaltungen FF1 bis FF8 des Registers Reg in Stellungen, welche den Bits eines
Digitalsignals entsprechen, das dem am Eingang EV vorhandenen analogen Eingangssignal
entspricht.
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In Fig.2 ist eine erfindungsgemäße Ausführungsform des bei der Schaltungsanordnung
gemäß Fig.1 vorgesehenen Digital-Analog-Umsetzers DAD näher gezeigt. Der Digital-Analog-Umsetzer
gemäß Fig.2 weist wie der in Fig.1 dargestellte Digital-Analog-UmsetzerEingänge
s, ml, m2, m3, nl, n2, n3 und n4 sowie einen Ausgang AD auf. Zusätzlich weist der
in Fig.2 gezeigte Digital-Analog-Umsetzer noch einen Eingang x auf.
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An den Eingängen s, ml, m2, m3, nl, n2, n3 und n4 treten in der angegebenen
Reihenfolge die 1+m+n Bits des jeweiligen Digitalsignals (mit m=3 und n=4) mit abnehmender
Wertigkeit auf. Der Digital-Analog-Umsetzer DAD selbst besteht aus drei Decoderschaltungsteilen,
nämlich einem ersten Decoderschaltungsteil G, einem zweiten Decoderschaltungsteil
B und einem dritten Decoderschaltungsteil P. Der erste Decoderschaltungsteil G und
der zweite Decoderschaltungsteil B enthalten gemeinsam ein Widerstands-Beiternetzwerk,
das hier in tr- -Schaltung vorliegt und dessen sämtliche Querwiderstände und an
den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstandswert
R besitzen, während alle übrigen, in den Ableitzweigen des Widerstands-Leiternetzwerks
liegenden Widerstände den Widerstandswert 2R besitzen.
Von dem
rechten Ende des Widerstands-Ieiternetzwerks gemäß Fig.2 ist eine Gruppe von n=4
benachbarten Verbindungspunkten zuzüglich eines weiteren Verbindungspunktes jeweils
eines Ableitwiderstands un¢vzumindest eines Querwiderstands über Schalter S9, S10,
Sil, S12 bzw. Sx jeweils mit einem Konstantstrom I von einer Konstantstromauelle
CS beaufschlagbar.
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Die Schalter S9, S10, S11 und 512 sind mit ihren Betätigungseingängen
an den Eingängen n1, n2, n3 bzw. n4 des Digital-Analog-Umsetzers DAD angeschlossen,
deren die n Bits (n=4) niedrigster Wertigkeit des jeweiligen Digitalsignals zugeführt
werden. Der Schalter Sx ist mit seinem Betätigungseingang an dem Eingang 2 des Digital-Analog-Umsetzers
DAD angeschlossen; diesem Betätigungseingang x sind, wie noch erläutert wird, Betätigungssignale
in Form von "1"-Bits.zuführbar, und zwar ggfs. manuell.
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Der den zuvor betrachteten fünf Verbindungspunkten jeweils eines Ableitwiderstands
und zumindest eines Querwiderstands benachbarte Verbindungspunkt in dem Widerstands-Leiternetzwerk
ist über einen Schalter S8 ebenfalls mit einem Konstantstrom I von der Konstantstromquelle
CS beaufschlagbar. Der Schalter S8 ist mit seinem Betätigungseingang über ein Negationsglied
GN1 betätigbar, welches mit seinem Eingang an einem Ausgang 0 eines Steuerdecoders
CD angeschlossen ist.
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Dieser Steuerdecoder CD ist eingangsseitig mit den Eingang gen ml,
m2 und m3 des Digital-Analog-Umsetzers DAD verbunden, denen die m Bits (m=3) nächst:höherer
Wertigkeit des jeweiligen Digitalsignals zugeführt werden. Der Steuerdecoder CD
weist neben dem bereits genannten Ausgang 0 noch weitere Ausgänge 1, 2, 3, 4, 5,
6 und 7 auf. An die Ausgänge 0 und 1 des Steuerdecoders CD ist über ein ODER-Glied
GOl der Betätigungseingang eines Schalters s1 angeschlossen, und an den Ausgängen
2 bis 7 des Steuerdecoders CD sind die Betätigungseingänge von weiteren Schaltern
S2, S3, S4, S5, S6 und S7 angeschlossen. Die Schalter S1 bis S7 sind mit ihrem jeweils
einen
Anschluß an jeweils einem Verbindungspunkt einer entsprechenden Anzahl von Verbindungspunkten
jeweils eines Able-itwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks
gemäß Fig.2 angeschlossen. Dabei ist der Schalter S7 mit seinem Anschluß an denjenigen
Verbindungspunkt eines Ableitwiderstands und zweier Querwiderstände des Widerstands-Leiternetzwerks
angeschlossen, an dem der bereits genannte Schalter S8 angeschlossen ist. Die Schalter
S6 bis S1 ind an Verbindungspunkten des Widerstands-Leiternetzweks angeschlossen,
welche von dem zuletzt betrachteten Verbindungspunkt ausgehend jeweils einander
benachbart.sind. Mit ihren anderen Anschlüssen sind die Schalter S1 bis S7 an einem
Anschluß eines Umschalters US angeschlossen, der mit zwei Ausgängen an entsprechenden
Eingängen eines nachgeschalteten Verstärkers V angeschlossen ist, welcher ausgangsseitig
mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist. Der Umschalter
US, dessen Betätigungseingang mit dem Eingang s des Digital-Analog-Umsetzers DAD
verbunden ist, und der Verstärker V bilden den dritten Decoderschaltungsteil P des
Digital-Analog-Umsetzers DAD.
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Dem Eingang s wird das übrige eine Bit des jeweiligen Digitalsignals
zugeführt; es bestimmt die Polarität des von dem Digital-Analog-Umsetzer DAD jeweils
abgegebenen Analogsignals.
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Nachdem vorstehend der Aufbau des in Fig.2 dargestellten Digital-Analog-Umsetzers
DAD erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Entsprechend
der Anzahl von an den Eingängen n1 bis n4 des Digital-Analog-Umsetzers DAD auftretenden
''-1'l-Bits innerhalb der an diesen Eingängen auftretenden n Bits niedrigster Wertigkeit
in dem jeweiligen Digitalsignal sind die Schalter S9, S10, S11, S12 geschlossen.
Der Schalter-Sx möge im vorliegenden Fall auf Grund eines ihm zugeführten Betätigungssignals
stets geschlossen sein. Dieser Betriebsfall wird hier angestrebt, wenn der Digital-Analog-Umsetzer
DAD nicht in einem nach dem
[terati werfahren arbeitenden Codierer
benutzt wird bzw. wenn rin solcher Codierer gerade nicht zur Umsetzung von Analogsignalen-
in. Digitalsignale benutzt wird, sondern lediglich zur Umsetzung von Digitalsignalen
in Analogsignale.
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Durch die Schließung der Schalter S9, S10, S11, S12 bzw. Sx wird einer
entsprechenden Anzahl der im rechten Teil der Fig.2 liegenden fünf Verbindungspunkte
jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks
ein Konstantstrom I von der Konstantstromquelle CS zugeführt. Die auf Grund derartiger
Stromeinspeisungen an den einzelnen Verbindungspunkten auftretenden Spannungen addieren
sich, wobei die an einem Verbindungspunkt auftretende Spannung an den dem betreffenden
Verbindungspunkt benachbarten Verbindungspunkten jeweils um einen Faktor 2 kleiner
wird. Ordnet man in der Wertigkeit dem am Eingang n4 auftretenden Bit die Bedeutung
1 zu, so hat das am Eingang x Steuersignal hinsichtlich seiner Auswirkung die Bedeutung
2 Es sei hier noch bemerkt, daß in Fig.2 zwar eine einzige Konstantstromquelle OS
dargestellt worden ist, daß jedoch auch so vorgegangen sein kann, daß jedem für
eine Stromeinspeisung gegebenenfalls in Frage kommenden Verbindungspunkt eines Ableitwiderstands
und zumindest eines Querwiderstands ein Konstantstrom von einer gesonderten Konstantstromquelle
her zuführbar ist. Entsprechend der Anzahl der an den Eingängen ml, m2 und m3 des
Digital-Analog-Umsetzers DAD auftretenden "1"-Bits des jeweiligen Digitalsignals
gibt der Steuerdecoder CD von einem seiner acht Ausgänge 0 bis 7 ein Ausgangssignal
zur Schließung eines der Schalter S1 bis S7 ab. Demgemäß ist einer der den zuvor
betrachteten Verbindungspunkten.jeweils eines Ableitwiderstands und zumindest eines
Querwiderstands des Widerstands-Leiternetzwerks benachbarten sieben Verbindungspunkte
mit dem Eingang des Umschalters US und damit mit dem Ausgang AD des Digital-Analog-Umsetzers
DAD verbunden.
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Die Stromeinspeisung über den geschlossenen Schalter Sx führt
bei
der betrachteten Anordnung dazu, daß Digitalsignale die Analogsignalen mit Amplituden
entsprechen, welche in dem ersten von Null aus positiven bzw. negativen Amplitudenintervall
der benutzten Umsetzkennlinie liegen, berücksichtigt werden können; ihnen wird nämlich
eine definitive Analogsignalamplitude zugeordnet, und zwar die Amplitude, die der
Mitte des durch das jeweilige Vorzeichenbit bestimmten ersten positiven oder ersten
negativen Amplitudenintervalls entsprkht.
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Der hierdurch auftretende Verzerrungsfrhler ist vernachlässigbar klein.
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Der vorstehend erläuterte Digital-Analog-Umsetzer besitzt aufgrund
seines Aufbaus und seines Betriebs eine nichtlineare Knickkennlinie, die aus 2m+1
= 16 linearen Abschnitten mit jeweils 2n = 16 Amplitudenstufen besteht. Da, wie
weiter unten noch naher gezeigt werden wird, die jeweils beiden ersten Abschnitte
zu beiden Seiten des Koordinatenursprungs eines Koordinatenfeldes, in dem die Knickkennlinie
liegt, zusammen nur einen Abschnitt bilden, sind tatsächlich nur 13 lineare Abschnitte
vorhanden. Jeweils unmittelbar benachbarte lineare Abschnitte unterscheiden sich
in der Steigung um einen Faktor 2.
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Der in Fig.3 dargestellte Digital-Analog-Umsetzer DAD weist wie der
in Pig.2 dargestellte Digital-Analog-Umsetzer Eingänge s, ml, m2, m3, nl, n2, n3,
n4 und x sowie einen Ausgang AD auf. Wie in Fig.2, so ist auch bei dem Digital-Analog-Umsetzer
DAD gemäß Fig.3 ein Widerstands-Kettenleiternetzwerk in W-Schaltung vorgesehen,
dessen Querwiderstände und dessen an beiden Leiternetzwerksenden liegende Widerstände
jeweils einen Widerstandswert von R besitzen, während alle übrigen Ableitwiderstände
einen Widerstandswert von 2R besitzen. Im Unterschied zu den in Pig.2 dargestellten
Verhältnissen liegen bei dem in Fig.3 dargestellten Digital-Analog-Umsetzer die
Bereiche für den ersten Decoderschaltungsteil
G und den zweiten
Decoderschaltungsteil B jedoch nicht fest; sie ändern bzw. verschieben sich vieimehr
entsprechend den m Bits des jeweiligen Digitalsignals. Dabei sind mit Ausnahme des
an einem Ende des Widerstands-Kettenieiternetzwerks liegenden Verbindungspunkts
jeweils n=4 benachbarte Verbindungspunkte zuzüglich eines weiteren Verbindungspunkts
zumindest eines Querwiderstands und eines Ableitwiderstands des Widerstands-Leiternetzwerks
jeweils mit einer entsprechenden Gruppe vo fünf Schaltern eines eine Vielzahl von'
Schaltern umfassenden Schalternetzwerks verbunden. Dieses Schalternetzwerk umfaßt
die Schalter S21 bis 527, S31 bis 537, S41 bis S47, S51 bis S57 und S61 bis S67,
die wie alle übrigen Schalter jeweils elektronische Schalter sein können. Von den
genannten Schaltern sind die gewissermaßen eine Schaltergruppe bildenden Schalter
527, S37, S47, 557 und S67 mit den fünf in Fig.3 am weitesten rechts liegenden benachbarten
Verbindungspunkten jeweils eines' Ableitwiderstands und zumindest eines Querwiderstands
des Widerstands-Leiternetzwerks verbunden. In entsprechender Weise sind die ebenfalls
eine Schaltergruppe bildenden fünf Schalter 521, S31, S41, S51 und S61 mit fünf
jeweils unmittelbar aufeinanderfolgenden Verbindungspunkten jeweils eines Ableitwiderstands
und zweier Querwiderstände des Widerstands-Leiternetzwerks verbunden, wobei der
eine Verbindungspunkt dem genannten einen Ende des Widerstands-Leiternetzwerks unmittelbar
benachbar ist. Zu den jeweils eine Schaltergruppe bildenden Schaltern, wie den Schaltern-S21,
S31, 541, S51 und S61, gehört jeweils noch ein weiterer Schalter, wie der Schalter
S11. Diese Schalter - zu denen die Schalter S1t bis S17 gehören - sind mit ihrem
jeweils einen Anschluß mit dem der jeweiligen Gruppe von fünf benachbarten Verbindungspunkten
eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks
unmittelbar benachbarten Verbindungspunkt verbunden, und zwar auf der Seite, auf
der das genannte eine Ende des Widerstands-Leiternetzwerks liegt. So ist z.B. der
Schalter
S17 mit seinem einen Anschluß mit einem durcki.einen Ableitwiderstand und zwei Querwiderstände
des Widerstands-Leiternetzwerks gebildeten Verbindungspunkt verbunden, der fünf
Verbindungspunkten unmittelbar benachbart ist, mit welchen die einen Anschlüsse
der Schalter S27, S37, S47,-S57 und S67 verbunden sind.
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Die jeweils eine Schaltergruppe bildenden Schalter werden, wie dies
Fig.3 zeigt, von entsprechenden Ausgängen 0, 1, 2 3, 4, 5 6 bzw. 7 eines Steuerdecoders
CD gesteuert, der mit seinen Eingängen an den Eingängen mi, m2 und m3 liegt. In
Abhängigkeit von den an den drei Eingängen ml, m2 und m3 liegenden Bits des jeweiligen
Digitalsignals gibt der Steuerdecoder CD an einem seiner acht Ausgänge ein zur Schließung
entsprechender Schalter führendes Signal ab. Die Ausgänge O und 1 des Steuerdecoders
GD sind über ein ODER-Glied G02 zusammengefaßt. Mit dem Ausgang 0 des Steuerdecoders
GD ist ferner der Eingang eines Negationsgliedes GN2 verbunden, welches ausgangsseitig
mit dem Steuereingang eines Schalters S8 verbunden ist, der mit seinem einen Anschluß
mit den einen Anschlüssen der Schalter S11 bis 517 verbunden ist und der mit seinem
anderen Anschluß an einer Konstantstromquelle CS angeschlossen ist. An der Konstantstromquelle
CS sind im übrigen noch weitere Schalter S9, S10, S11, S12 und Sx mit ihrem jeweils
einen Anschluß angeschlossen. Die anderen Anschlüsse dieser Schalter S9 S10, S11,
S12 und Sx sind mit den jeweils einen Anschlüssen der Schalter S21 bis S27 bzw.
S31 bis S37 bzw. S41 bis S47 bzw. S51 bis S57 bzw. S61 bis S67 verbunden. Die Betätigungseingänge
der Schalter S9, S10, S11, S12 und Sx sind mit den Eingängen nl, n2, n3, n4 bzw.
x verbunden.
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An dem genannten einen Ende des Widers tands-leiterne tzwerks - das
ist in Fig.3 das linke Ende des betreffenden Widerstands-Leiternetzwerks - ist der
Umschalteingang eines
Umschalters US angeschlossen, der mit seinen
Ausgängen an zwei Eingänge eines Verstärkers V angeschlossen ist, welcher ausgangsseitig
mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist. Der Steuereingang
des Umschalters' US ist mit dem Eingang s des Digital-Analog-Umsetzers DAD verbunden.
Je nach Schalterstellung des Umschalters U gibt der Verstärker von seinem Ausgang
und damit yom Ausgang AD des Digital-Analog-Umsetzers DAD das jeweils zugeführte
Signal in invertierter oder nicht invertierter Form ab.
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Nachdem zuvor der Aufbau des in Fig.3 dargestellten Digital-Analog-Umsetzers
erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Zu diesem Zweck
sei zunächst angenommen, daß die vier Bits niedrigster Wertigkeit eines acht Bit
umfassenden Digitalsignals, das sind die an den Eingängen nl, n2, n3 und n4 auftretenden
Bits, jeweils durch eine binäre 1 gebildet sind. Außerdem sei angenommen, daß an
dem Eingang x ein durch eine binäre "1" gebildetes Steuersignal liegt, durch welches
der Schalter Sx geschlossen ist.
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Hierfür gilt im übrigen das zum Schalter Sx bei der Ausführungsform
nach Fig.2 Gesagte. Ferner sei angenommen, daß am Eingang ml ebenfalls eine binäre
"1" vorhanden ist. Dadurch gibt der Steuerdecoder CD von seinem Ausgang 1 ein Steuersignal
ab, welches über das ODER-Glied G02 zur Schließung der Schalter 517, S27, 537, S47,
S57 und'S67 führt. Der Schalter S8 ist dabei ebenfalls geschlossen, da seinem Betätigungseingang
ein entsprechendes Betätigungssignal zugeführt wird. Damit werden die bei dem in
Fig.3 dargestellten Widerstands-Teiternetzwerk am rechten Ende liegenden sechs benachbarten
Verbindungspunkte jeweils eines Ableitwiderstands und zumindest eines Querwiderstands
mit einem Konstantstrom von der Konstantstromquelle CS gespeist.
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Nimmt man nun einmal an, daß an den Eingängen n1, n2, n3, n4 und x
weiterhin jeweils eine binäre "1" liegt, und nimmt
man ferner an,
daß an allen drei Eingängen m7, m2 und m3 jeweils eine binäre i liegt, so gibt der
Steuerdecoder CD von seinem Ausgang 7 ein Betätigungssignal zur Betätigung der eine
Schaltergruppe bildenden Schalter S11, S21, S31, S41, S51 und S61 ab. Dadurch werden
die dem genannten einen Ende, an dem der Umschalter US angeschlossen ist, unmittelbar
benachbarten fünf Verbindungspunkte jeweils eines Ableitwiderstands und zweier Querwiderstände
von der Konstantstromquelle CS über die geschlossenen Schalter S9, S10, S11, S12
bzw. Sx und die geschlossenen Schalter 521, S31, S41, S51 bzw.
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S61 mit einem Konstantstrom I gespeist. Außerdem wird der das genannte
eine Ende des Widerstands-Kettenleiternetzwerks bildende Verbindungspunkt eines
Ableitwiderstands und eines Querwiderstands mit einem Konstantstrom I gespeist.
Aus Vorstehendem ersieht man somit, daß der dem genannten einen Ende, an welchem
der Umschalter US mit seinem Eingang angeschlossen ist, zugewandte eine Verbindungspunkt
der n=4 benachbarten Verbindungspunkte zuzüglich eines weiteren Verbindungspunktes
von dem betreffenden einen Ende aus einen Abstand entsprechend 1 bis 2m-1 Verbindungspunkten
hat. Die Aufgabe und die Wirkung der Stromeinspeisung über den Schalter Sx und einen
der Schalter S61 bis 567 sind die gleiche wie bei der Stromeinspeisung über den
Schalter Sx bei der Ausführungsform nach Pig.2.
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Im Hinblick auf den zuvor erläuterten Digital-Analog-Umsetzer sei
noch bemerkt, daß dieser aufgrund seines Aufbaus und seines Betriebs eine nichtlineare
Knickkennlinie besitzt, wie sie der Digital-Analog-Umsetzer gemäß Pig.2 besitzt,
also eine tatsächlich 13 lineare Abschnitte umfassende Knickkennlinie, deren benachbarte
Abschnitte sich in der Steigung um den Faktor 2 voneinander unterscheiden.
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Im Zusammenhang mit der 13 lineare Abschnitte aufweisenden Knickkennlinie,
die die beiden vorstehend erläuterten Digital
-Analog-Umsetzer
gemäß Fig.2 und 3 besitzen, sei noch folgendes bemerkt. Durch die Einspeisung eines
Konstantstroms I in einen Verbindungspunkt, der den jeweils n+1 benachbarten Verbindungspunkten
jeweils eines Ableitwiderstands und zumindest-eines Querwiderstands unmittelbar
benachbart ist, wird, wenn man einmal von den ursprünglichen 2m+1 vorhandenen linearen
Abschnitten der Knickkennlinie ausgeht, ab dem ursprünglich zweiten linearen Abschnitt
dieser Knickkennlinie von dem Koordinatenursprung des Koordinatenfeldes, in welchem
die betreffende Knickkennlinie liegt, dem Ausgangssignal des ersten Decoderschaltungsteils
eine konstante .Spannung hinzuaddiert, so daß sich der betreffende ursprünglich
zweite lineare Abschnitt dieser Knickkennlinie unmittelbar anschließt. Somit bilden
die vier um den betreffenden Koordinatenursprung unmittelbar liegenden Abschnitte
der Knickkennlinie einen einzigen linearen Abschnitt. Zu diesem Zweck sind im übrigen
auch die beiden Ausgänge 0 und 1 des jeweils vorgesehenen Steuerdecoders CD über
das ODER-Glied GOl bzw. G02 zusammengefaßt. An den somit gebildeten, durch den Koordinatenursprung
des erwähnten Koordinatenfeldes laufenden I nrnlr+sh /einzigen linearen Abschnitt
schließen sich dann die weiteren linearen Abschnitte der Knickkennlinie an, und
zwar in der Weise, daß sich die Steigung jeweils benachbarter Abschnitte um den
Faktor 2 unterscheidet.
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1 Patentanspruch 3 Figuren