JP3200940B2

JP3200940B2 - 楽音制御装置

Info

Publication number: JP3200940B2
Application number: JP08728292A
Authority: JP
Inventors: 仁嗣加藤; 直明伊藤
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-08-30
Filing date: 1992-04-08
Publication date: 2001-08-20
Anticipated expiration: 2016-08-20
Also published as: JPH05143066A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、楽音信号に対してノイ
ズシェーピング処理などの遅延処理を含む楽音制御処理
を実行する楽音制御装置に関する。

【０００２】

【従来の技術】近年のディジタル信号処理技術の発達に
より、楽音信号をディジタル信号処理により生成するこ
とが可能となり、さらに、生成された楽音信号をディジ
タル的に加工する楽音制御処理も容易に行えるようにな
ってきている。

【０００３】このような楽音制御処理において、楽音信
号の遅延処理を含む処理は、ノイズシェーピング処理に
おけるフィルタリング処理の一種である高域周波数成分
の強調処理や、ローパスフィルタリング処理、ハイパス
フィルタリング処理、バンドパスフィルタリング処理な
どの様々なフィルタリング処理などに適用される。

【０００４】そして、ディジタル信号処理における上述
の楽音信号の遅延処理は、現在のサンプリングタイミン
グにおける楽音信号をラッチなどのバッファ回路に保持
し、それを次回以降のサンプリングタイミングで読み出
す処理として実現される。

【０００５】

【発明が解決しようとする課題】以上のような楽音信号
の遅延処理を含む楽音制御処理においては、過去のサン
プリングタイミングにおける楽音信号がバッファ回路で
遅延され、現在のサンプリングタイミングにおいて使用
される。

【０００６】ここで、例えば入力される楽音信号の振幅
が０になった場合には楽音制御処理の出力も０になるの
が望ましいが、上述の従来例においては入力される楽音
信号の振幅が０になっても、バッファ回路に残存してい
る過去の信号成分に基づいて不要な雑音成分が出力され
てしまう可能性があるという問題点を有している。

【０００７】本発明の課題は、楽音信号が消音状態にな
った場合に、不要な雑音成分が出力されないようにする
ことにある。

【０００８】

【課題を解決するための手段】本発明は、入力楽音信号
の遅延処理を含むノイズシェーピング処理などの楽音制
御処理を実行する楽音制御装置を前提とする。

【０００９】そして、本発明の第１の態様として、つぎ
のような構成を有する。まず、楽音制御処理への入力楽
音信号が消音状態に収束したことを判別する入力側消音
状態判別手段を有する。この入力側消音状態判別手段
は、例えば入力楽音信号の振幅エンベロープ値が０にな
ったことを判別する。または、入力楽音信号の振幅値が
所定時間以上０になったことを判別する。あるいは、入
力楽音信号の振幅値の差分値が０になったことを判別す
る。なお、差分値が所定時間以上０になったことを判別
してもよい。

【００１０】そして、入力側消音状態判別手段が前記入
力楽音信号の消音状態を判別してから遅延処理にて遅延
される時間が経過した後に、楽音信号の遅延処理を行う
遅延部の内容を強制的にリセットするリセット手段を有
する。あるいは、入力側消音状態判別手段が入力楽音信
号の消音状態を、遅延処理にて遅延される時間が経過す
るまで連続して判別した場合に、楽音信号の遅延処理を
行う遅延部の内容を強制的にリセットするリセット手段
を有する。

【００１１】本発明の第２の態様として、つぎのような
構成を有する。まず、本発明の第１の態様と同様の入力
側消音状態判別手段を有する。つぎに、楽音制御処理か
らの出力楽音信号が消音状態に収束したことを判別する
出力側消音状態判別手段を有する。

【００１２】また、楽音制御処理からの出力楽音信号が
消音状態に収束したことを判別する出力側消音状態判別
手段を有する。この出力側消音状態判別手段は、例えば
出力楽音信号の振幅エンベロープ値が０になったことを
判別する。または、出力楽音信号の振幅値が所定時間以
上０になったことを判別する。あるいは、出力楽音信号
の振幅値の差分値が０になったことを判別する。なお、
差分値が所定時間以上０になったことを判別してもよ
い。

【００１３】そして、入力側消音状態判別手段が前記入
力楽音信号の消音状態を判別してから遅延処理にて遅延
される時間が経過した後、出力側消音状態判別手段が出
力楽音信号の消音状態を判別した場合に、楽音信号の遅
延処理を行う遅延部の内容を強制的にリセットするリセ
ット手段を有する。

【００１４】

【作用】本発明の第１の態様では、ノイズシェーピング
処理などにおける入力楽音信号が消音状態に収束したこ
とを入力側消音状態判別手段が判別してから遅延処理に
て遅延される時間が経過した場合、リセット手段が、楽
音信号の遅延処理を行うラッチなどの遅延部の内容を強
制的にリセットする。あるいは、入力側消音状態判別
手段が入力楽音信号の消音状態を、遅延処理にて遅延さ
れる時間が経過するまで連続して判別した場合に、遅延
部の内容を強制的にリセットする。従って、遅延部に残
存している過去の楽音信号に基づいて不要な雑音成分が
出力されてしまうことを抑制することができる。

【００１５】本発明の第２の態様では、ノイズシェーピ
ング処理などにおける入力楽音信号が消音状態に収束し
たことを入力側消音状態判別手段が判別してから遅延処
理にて遅延される時間が経過した後、出力側楽音信号が
消音状態に収束したことを出力側消音状態判別手段が判
別した場合、リセット手段が、楽音信号の遅延処理を行
うラッチなどの遅延部の内容を強制的にリセットする。
従って出力信号が減衰しきる前に遅延部の内容がリセッ
トされてしまうことによるノイズの発生を抑制すること
ができる。

【００１６】ここで、本発明の第１または第２の態様に
おいて、入力側消音状態判別手段または出力側消音状態
判別手段は、入力、出力楽音信号の振幅エンベロープ値
が０になることを判別することにより、または、入力、
出力楽音信号の振幅値が一定時間以上０になることを判
別することにより、入力、出力楽音信号が消音状態に収
束したことを判別することができる。

【００１７】また、入力側消音状態判別手段または出力
側消音状態判別手段は、入力、出力楽音信号の振幅値の
差分値が０になることを判別することにより、入力、出
力楽音信号が消音状態に収束したことを判別することが
できる。この場合には、入力、出力楽音信号の振幅値が
０以外の振幅の小さな直流値に収束してしまった場合で
も、遅延部の内容をリセットできる。

【００１８】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。実施例の全体構成図１は、本発明の第１実施例の全体構成図である。図１
において、まず、装置全体は大きく分けて、ソフトウエ
ア処理を実行することによって楽音信号を生成するＣＰ
Ｕ１０４と、それ以外の処理を実行する処理回路１０５
とを組み合わせて構成されている。

【００１９】鍵盤１０２と機能スイッチ１０３とからな
るスイッチ部１０１は楽器の操作入力部であり、スイッ
チ部１０１から入力された演奏情報は、ＣＰＵ１０４お
よび処理回路１０５で処理される。

【００２０】処理回路１０５を経て生成された楽音信号
は、Ｄ／Ａ変換部１０６でアナログ信号に変換されたあ
と、ローパスフィルタ（図示していない）で平滑化さ
れ、サウンドシステム１０７により放音される。

【００２１】つぎに、図２はＣＰＵ１０４の内部構成を
示すブロック図である。制御データ兼波形用ＲＯＭ２１
２には、後述するエンベロープ値の目標値等の楽音制御
パラメータ、ＡＤＰＣＭ（アダプティブ差分パルス符号
変調）方式における楽音差分波形データ、および量子化
データが記憶されている。そして、オペレーション解析
部２０７は、制御用ＲＯＭ２０１のプログラムの内容を
順次解析しながら、制御データ兼波形用ＲＯＭ２１２上
に、上記各データをアクセスして、ソフトウエアによる
音源処理を行う。

【００２２】制御用ＲＯＭ２０１には、後述する楽音制
御用のプログラムが記憶されており、ＲＯＭアドレス制
御部２０５からＲＯＭアドレスデコーダ２０２を介して
指定されたアドレスのプログラム語（命令）を順次出力
する。具体的には、各プログラム語の語長は、例えば２
８ビットであり、プログラム語の一部がつぎに読み出さ
れるべきアドレスの下位部（ページ内アドレス）として
ＲＯＭアドレス制御部２０５に入力されるネクストアド
レス方式となっている。なお、通常のプログラムカウン
タ方式のＣＰＵで構成してもよい。

【００２３】オペレーション解析部２０７は、制御用Ｒ
ＯＭ２０１から出力される命令のオペコードを解析し、
指定されたオペレーションを実行するために、回路の各
部に制御信号を送る。

【００２４】ＲＡＭアドレス制御部２０４は、制御用Ｒ
ＯＭ２０１からの命令のオペランドがレジスタを指定し
ている場合に、ＲＡＭ２０６内の対応するレジスタのア
ドレスを指定する。ＲＡＭ２０６には、図７等として後
述する各種楽音制御データが８チャネル分記憶されるほ
か、後述する各種バッフア等が記憶され、後述の音源処
理に用いられる。

【００２５】ＡＬＵ部２０８および乗算器２０９は、制
御用ＲＯＭ２０１からの命令が演算命令の場合に、オペ
レーション解析部２０７からの指示に基づいて前者は加
減算と論理演算、後者は乗算を実行する。

【００２６】クロック発生部２０３は、内部の特には図
示しないハードタイマに基づいて、一定時間毎に、ＲＯ
Ｍアドレス制御部２０５、および後述する処理回路１０
５内の演算回路２３０５の入力ラッチ（図２６の２６０
１）にインタラプト信号ＩＮＴを供給する。

【００２７】入力ポート２１０および出力ポート２１１
には、図１のスイッチ１０４が接続される。制御用ＲＯ
Ｍ２０１またはＲＡＭ２０６から読み出される各種デー
タは、バスを介してＲＯＭアドレス制御部２０５、ＡＬ
Ｕ部２０８、乗算器２０９、制御データ兼波形用ＲＯＭ
２１２、累算波高値出力ラッチ２１３、エンベロープ値
出力ラッチ２１４、入力ポート２１０および出力ポート
２１１に供給される。また、ＡＬＵ部２０８、乗算器２
０５および制御データ兼波形用ＲＯＭ２１２の各出力
は、バスを介してＲＡＭ２０６に供給される。

【００２８】音源処理によって作成された楽音の１サン
プルの累算波高値およびエンベロープ値は、それぞれ、
データバスを介して、累算波高値出力ラッチ２１３およ
びエンベロープ値出力ラッチ２１４に入力される。そし
て、累算波高値出力ラッチ２１３およびエンベロープ値
出力ラッチ２１４の各クロック入力にオペレーション解
析部２０７から音源処理終了信号が入力されると、ＲＡ
Ｍ２０６からデータバス上に１サンプルの楽音信号の累
算波高値およびエンベロープ値が順次読み出され、累算
波高値出力ラッチ２１３およびエンベロープ値出力ラッ
チ２１４に順次ラッチされる。ＣＰＵ１０４の動作＜ＣＰＵ１０４の全体動作＞つぎに、図１のＣＰＵ１０
４の全体動作を説明する。

【００２９】本実施例では、ＣＰＵ１０４は、図３のメ
インフローチャートに示すように、Ｓ₃₀₂〜Ｓ₃₁₀の一
連の処理を繰り返し行うことにより、楽音データを生成
する音源処理を行っている。

【００３０】ここで、実際の音源処理は割り込み（イン
タラプト）処理によって行われる。具体的には、ある一
定時間毎に、図３のメインフローチャートとして実行さ
れているプログラムに割り込みが掛かり、それに基づい
て８チャンネルの楽音信号を生成する音源処理のプログ
ラムが実行される。その処理が終わると、８チャネル分
の楽音信号が累算され、出力楽音信号として図２の累算
波高値出力ラッチ２１３に出力される。その後に、割り
込み状態からメインフローに戻る。なお、上述した割り
込みは、図２のクロック発生部２０３内のハードタイマ
に基づき、周期的に行われる。この周期は、楽音出力時
のサンプリング周期に等しい。

【００３１】以上が、ＣＰＵ１０４の動作の概略であ
る。次に、図３〜図５を用いて詳細にＣＰＵ１０４の全
体動作を説明する。図３のメインフローチャートは、ク
ロック発生部２０３から割り込みが掛からない状態にお
いてＣＰＵ１０４で実行される、音源処理以外の処理の
流れを示している。

【００３２】まず、電源が投入され、ＣＰＵ１０４内の
ＲＡＭ２０６（図２参照）の内容等の初期設定が行われ
る（Ｓ₃₀₁）。つぎに、ＣＰＵ１０４の外部に接続され
る機能キー１０３（図１参照）の各スイッチが走査され
（Ｓ₃₀₂）、各スイッチの状態が入力ポート２１０から
ＲＡＭ２０６内のキーバッファエリアに取り込まれる。
その走査の結果、状態の変化した機能キーが識別され、
対応する機能の処理がなされる（Ｓ₃₀₃）。例えば、楽
音番号のセット、エンベロープ番号のセット、また、付
加機能にリズム演奏がついていれば、リズム番号のセッ
ト等が行われる。

【００３３】その後、図１の鍵盤１０２において押鍵さ
れている鍵盤キーの状態が上記機能キーの場合と同様に
取り込まれ（Ｓ₃₀₄）、変化した鍵が識別されることに
よりキーアサイン処理が行われる（Ｓ₃₀₅）。

【００３４】つぎに、機能キー１０３（図１）で特には
図示しないデモ演奏キーが押されたときは、図２の制御
データ兼波形用ＲＯＭ２１２からデモ演奏データ（シー
ケンサデータ）が順次読み出されて、キーアサイン処理
などが行われる（Ｓ₃₀₆）。また、リズムスタートキー
が押されたときは、リズムデータが制御データ兼波形用
ＲＯＭ２１２から順次読み出され、キーアサイン処理な
どが行われる（Ｓ₃₀₇）。

【００３５】その後に、以下に述べるタイマー処理が行
われる（Ｓ₃₀₈）。すなわち、後述するインタラプトタ
イマー処理（Ｓ₄₀₂）でインクリメントされている時間
データの時間値が判別され、デモ演奏制御用に順次読み
出される時間制御用のシーケンサデータ又はリズム演奏
制御用に読み出される時間制御用のリズムデータと比較
されることにより、Ｓ₃₀₆のデモ演奏又はＳ₃₀₇のリズ
ム演奏を行う場合の時間制御が行われる。

【００３６】さらに、発音処理Ｓ₃₀₉では、発音処理さ
れるべき楽音のピッチにエンベロープを付加し、対応す
る発音チャネルにピッチデータを設定するというピッチ
エンベロープ処理等が行われる。

【００３７】さらに、フロー１周準備処理が実行される
（Ｓ₃₁₀）。この処理では、Ｓ₃₀₅の鍵盤キー処理にお
いて押鍵開始となったノート番号の発音チャネルの状態
を押鍵中に変えたり、離鍵となったノート番号の発音チ
ャネルの状態を消音中に変える等の処理が行われる。

【００３８】つぎに、図４のインタラプト処理につき説
明する。図２のクロック発生部２０３により、図３のメ
インフローに対応するプログラムに割り込みが掛かる
と、同プログラムの処理が中断され、図４のインタラプ
ト処理プログラムの実行が開始される。この場合、イン
タラプト処理のプログラムにおいて、図３のメインフロ
ーのプログラムで書き込みが行われるレジスタ等につい
ては、内容の書き換えが行われないように制御される。
従って、通常のインタラプト処理の開始時と終了時に行
われるレジスタの退避と復帰の処理は不要となる。これ
により、図３のメインフローチャートの処理とインタラ
プト処理との間の移行が迅速に行われる。

【００３９】つづいて、インタラプト処理において音源
処理が開始される（Ｓ₄₀₁）。この音源処理は図５に示
される。この結果、８発音チャネル分が累算された楽音
信号データが、図２のＲＡＭ２０６内の後述するバッフ
ァＢに得られる。

【００４０】さらに、Ｓ₄₀₂では、インタラプトタイマ
ー処理が行われる。ここでは、図４のインタラプト処理
が一定のサンプリング周期毎に実行されることを利用し
て、ＲＡＭ２０６（図２）上の特には図示しない時間デ
ータの値がインクリメントされる。すなわち、この時間
データの値を見れば時間経過がわかる。このようにして
得られる時間データは、前述したように、図３のメイン
フローのタイマー処理Ｓ₃₀₈における時間制御に用いら
れる。

【００４１】そして、Ｓ₄₀₃において、上記バッファ領
域の累算波高値が図２の累算波高値出力ラッチ２１３に
ラッチされる。つぎに、図５のフローチャートを用い
て、インタラプト処理のステップＳ₄₀₁で実行される音
源処理の動作を説明する。

【００４２】まず、ＲＡＭ２０６の波形データ加算用の
領域がクリアされる（Ｓ₅₀₁）。次に、発音チャネルの
１チャネル毎に音源処理が行われ（Ｓ₅₀₂〜Ｓ₅₀₉）、
最後に８チャネル目の音源処理が終了した時点で所定の
バッファ領域Ｂに８チャネル分が加算された波形データ
が得られる。これらの詳細な処理については後述する。

【００４３】つぎに図６は、前述の図３、図４のフロー
チャートの処理の関係を概念的に示した流れ図である。
まず、ある処理Ａ（以下、Ｂ、Ｃ、・・・、Ｆも同じ）
が行われる（Ｓ₆₀₁）。この「処理」は、図３のメイン
フローチャートの、例えば「機能キー処理」、や「鍵盤
キー処理」などに対応する。その後、インタラプト処理
に入り、音源処理が開始される（Ｓ₆₀₂) 。これによ
り、１サンプル分の８発音チャネルをまとめた楽音信号
が得られ、累算波高値出力ラッチ２１３に出力される。
その後、メインフローチャートの何らかの処理Ｂに戻
る。以上のような動作が、８つの全ての発音チャネルに
対する音源処理が行われながら繰り返される（Ｓ₆₀₄〜
Ｓ₆₁₁）。そして、この繰り返し処理は楽音の発音中続
けられる。＜音源処理におけるデータ構成＞つぎに、図４のＳ₄₀₁
で実行される音源処理の具体例について説明する。

【００４４】本実施例では、ＣＰＵ１０４が、８発音チ
ャネル分の音源処理を行うことは前述した。この８チャ
ネル分の音源処理用のデータは、図７に示すようなデー
タフォーマットで、図２のＲＡＭ２０６内の発音チャネ
ル毎の領域に設定される。

【００４５】また、このＲＡＭ２０６に、図８に示すよ
うな波形累算用のバッファＢが確保されている。この場
合、図９の各発音チャネル領域には、ＡＤＰＣＭ方式に
基づく音源処理用の各種制御データが格納される。図９
で、Ａは、音源処理時に適応量子化差分データ（後述す
る）が読み出される場合に指定されるアドレスを表し、
Ａ_Iが現在アドレスの整数部で、制御データ兼波形用Ｒ
ＯＭ２１２（図２）の適応量子化差分データが格納され
ているアドレスに直接対応する。また、Ａ_Fは現在アド
レスの小数部で、上記ＲＯＭ４１２から読み出され逆量
子化された差分値の補間に用いられる。つぎのＰ_Iはピ
ッチデータの整数部、Ｐ_Fはピッチデータの小数部を表
す。例を示すと、Ｐ_I＝１、Ｐ_F＝０は原音のピッチ
を、Ｐ_I＝２、Ｐ_F＝０は１オクターブ上のピッチを、
また、Ｐ_I＝０、Ｐ_F＝０．５は、１オクターブ下のピ
ッチをそれぞれ表す。その他の種々の制御データについ
ては、後述のＡＤＰＣＭ方式の説明の際に詳述する。

【００４６】ＣＰＵ１０４の処理では、図３のメインフ
ローが実行される場合に、音源処理に必要な制御デー
タ、例えばピッチデータ、エンベロープデータ等が、対
応する発音チャネル領域に設定される。そして、図４の
インタラプト処理での音源処理として実行される図５の
各チャネル対応の音源処理において、上記発音チャネル
領域に設定されている各種制御データが使用されなが
ら、楽音の生成処理が実行される。このようにメインフ
ローのプログラムと音源処理プログラムとの間のデータ
の通信は、ＲＡＭ２０６上の発音チャネル領域の制御デ
ータ（楽音生成データ）を介して行われ、各プログラム
における発音チャネル領域に対するアクセスは相手のプ
ログラムの実行状態に一切関わりなく行えばよいため、
実質的に両プログラムを独立したモジュール構成とする
ことができ、簡単かつ効率的なプログラム構造とするこ
とができる。

【００４７】さらに、制御データ兼波形用ＲＯＭ２１２
には、特には図示しないデータフォーマットで適応量子
化差分データ（後述する）が記憶されると共に、図９に
示されるフォーマットで後述する量子化データが記憶さ
れる。この量子化データは、後述するように、制御デー
タ兼波形量ＲＯＭ２１２から読み出された適応量子化差
分データの逆量子化を行うための制御データである。こ
のほか、同ＲＯＭ２１２には、各音色に対応する楽音生
成用の制御データが記憶されており、演奏者により或る
音色が設定された場合に、同ＲＯＭ２１２からＲＡＭ２
０６の前述の各発音チャネル領域に上記制御データが転
送、設定される。＜ＡＤＰＣＭ方式による音源処理の原理＞以下、このよ
うなデータ構成を用いて実行される、図５の１チャネル
毎の各音源処理（Ｓ₅₀₂〜Ｓ₅₀₉のいずれか）であるＡ
ＤＰＣＭ方式の音源処理について説明する。なお、この
音源処理は、ＣＰＵ１０４のオペレーション解析部２０
７が、制御用ＲＯＭ２０１に格納されている音源処理用
のプログラムを解釈・実行することにより実現される。
以下、特に言及しないかぎり、この前提のもとで処理が
行われるものとする。

【００４８】始めに、ＡＤＰＣＭ方式の動作原理の概略
を説明する。まず、図１０において、制御データ兼波形
用ＲＯＭ２１２（図２）のアドレスＡ_Iに対応するサン
プルデータＸ_Pは、アドレスＡ_Iの１つ前の、特には図
示しないアドレス（Ａ_I−１）に対応するサンプルデー
タとの差分値から求めた値である。

【００４９】制御データ兼波形用ＲＯＭ２１２のアドレ
スＡ_Iには、つぎのサンプルデータとの差分値Ｄを求め
るための適応量子化差分データが書き込まれており、こ
のデータから差分値Ｄが求まる。従って、つぎのアドレ
スのサンプルデータはＸ_P＋Ｄで求まり、これが新たな
サンプルデータＸ_Pとしておきかわる。

【００５０】この場合、現在アドレスを同図に示すよう
にＡ_Fとすれば、現在アドレスＡ_Fに対応するサンプル
データは、Ｘ_P＋Ｄ×Ａ_Fで求まる。このように、ＡＤ
ＰＣＭ方式では、現在のアドレスと、つぎのアドレスに
対応するサンプルデータ間の差分値Ｄを求めるための適
応量子化差分データが制御データ兼波形用ＲＯＭ２１２
（図２）から読み出され、それに基づいて差分値Ｄが計
算され、現在のサンプルデータに加算されて、つぎのサ
ンプルデータが求められることにより、順次波形データ
が作成される。

【００５１】このようなＡＤＰＣＭ方式を採用すると、
隣接する標本間の差分値が一般に小さい音声や楽音等の
ような波形を量子化する場合、通常のＰＣＭ方式に比較
して、少ないビット数で量子化を行えることは明らかで
ある。

【００５２】さらに、ＡＤＰＣＭ方式においては、以下
のような巧妙な適応量子化の原理が採用されている。い
ま、例えば楽音信号の差分値をメモリに記憶させる場
合、一定のＳ／Ｎを確保しながら最大±Ｅの振幅値（例
えば電圧値）をとり得る差分値を量子化するために、ｎ
ビットの量子化ビット数が必要であるとする。これに対
して、メモリ容量の制約等から１サンプルデータあたり
ｎビットより少ないｍビットのデータ量しか割り当てら
れない場合、差分値を１サンプルあたりなんとかｍビッ
トで量子化しなければならない。

【００５３】そのために通常は、±Ｅの振幅値の範囲を
２^m分割することになるが、これでは量子化幅が広がっ
てＳ／Ｎが劣化してしまう。そこで、ＡＤＰＣＭ方式に
おいては、楽音信号等の差分値をメモリに記憶等させる
場合に、一定のＳ／Ｎを確保できて、かつ、ｍビットで
表現できる振幅値の絶対値が｜±Ｅ｜より小さい｜±ｅ
｜の範囲を定める。そして、振幅値の絶対値が｜±ｅ｜
より大きな差分値は、１以上の正規化係数で除算してそ
の範囲内に入るように圧縮し、その後にｍビットで量子
化し、メモリに記憶等させる。これにより、一定のＳ／
Ｎを確保したまま１サンプルデータあたりの量子化ビッ
ト数を減らすことができ、メモリ容量を減らすことがで
きる。このような操作を適応量子化と呼ぶ。

【００５４】ここで、上述のように適応量子化された差
分データから元の差分値を再現するためには、各サンプ
ルデータの適応量子化を行った時の上記正規化係数もい
っしょに記憶させておき、適応量子化された差分データ
をメモリから読み出すときに、それに対応する正規化係
数も同時に読み出し、適応量子化された差分データに乗
算して元の差分値を再生しなければならない。この操作
を逆量子化と呼ぶ。

【００５５】しかし、１サンプルデータごとに上記正規
化係数を記憶させたのでは、結局、振幅値が±Ｅの範囲
の差分値をｎビットで量子化したのと同程度の記憶容量
が必要になってしまい、データ圧縮は実現できない。

【００５６】そこで、記憶容量の増加を抑えることので
きるＡＤＰＣＭ方式による音源処理の具体的な動作につ
き、以下に順次説明する。＜ＡＤＰＣＭ方式による音源処理の具体的動作＞以下の
音源処理では、楽音信号の差分値の振幅が連続する８サ
ンプル程度の時間範囲では急激には変化しないことを利
用して、差分値をメモリに記憶させる際に、連続する８
サンプルの差分値は同じ正規化係数で適応量子化して記
憶させることとする。そして、正規化係数の値自体もそ
れほど細かくない一定のステップで変化するようにし、
そのような正規化係数を数ビットで量子化する。

【００５７】具体的には、正規化係数の値が８段階に変
化するようにし、それを３ビットで表現する。これによ
り、正規化係数は８サンプル毎に３ビットのデータで量
子化してメモリに記憶すればよいため、データ圧縮が実
現できる。なお以下の説明では、上述の正規化係数を量
子化データと呼ぶことにする。

【００５８】上述の原理を図１１で説明する。同図で
は、上述の±Ｅは±６４、±ｅは±８であり、量子化幅
は１である。これにより、±８の範囲が１６レベルで量
子化されるため、差分値が適応量子化されるときの量子
化ビット数は４ビットとなり、また、量子化データは３
ビットである。そして、適応量子化時には、元の差分値
がこの量子化データに対応する係数で除算されることに
より、すべて±８の範囲に圧縮される。

【００５９】図１１では、元の差分値が±８以内の場合
には量子化データ「００１」によって指示される係数１
で除算され（すなわち、圧縮は行われない）、元の差分
値が±８より大きく±１６以内の場合には量子化データ
「０１０」によって指示される係数２で除算され、以下
同様にして、元の差分値が±３２より大きく±６４以内
の最大範囲の場合には量子化データ「１１１」によって
指示される係数８で除算される。そして、このようにし
て圧縮され４ビットで量子化された差分データが制御デ
ータ兼波形用ＲＯＭ２１２（図２）に記憶され、同時
に、このときの３ビットの量子化データが、差分値８サ
ンプルに対して１データずつ、図１１の如く上記ＲＯＭ
２１２に記憶される。

【００６０】以上のＡＤＰＣＭ方式による音源処理の具
体的な動作を、図１２〜図１５の動作フローチャートを
用いて説明する。フロー中の各変数は、図２のＣＰＵ１
０４内のＲＡＭ２０６上の対応する発音チャネル領域に
図７のデータフォーマットで確保されている。

【００６１】図１２〜図１５に基づく音源処理は、大き
く分けてエンベロープ処理（Ｓ₁₂₀₁〜Ｓ₁₂₀₇）と、波形
処理（Ｓ₁₂₀₈〜Ｓ₁₂₃₂）から構成される。

【００６２】まず、図１０及び図１１のＡＤＰＣＭ方式
の原理に基づく波形処理の前に、エンベロープ処理につ
いて説明する。図１６は、エンベロープ処理で生成され
るエンベロープを示した図である。図１２のＳ₁₂₀₁〜Ｓ
₁₂₀₇の処理により生成されるエンベロープ値Ｅは、後述
するステップＳ₁₂₃₁において楽音信号出力Ｏに乗算され
ることにより、楽音信号の各サンプルデータにエンベロ
ープが付加される。

【００６３】各楽音信号データに付加されるエンベロー
プは、時間的にいくつかのステップ（セグメント）から
構成されている。図１６には、４ステップの例が示され
ている。図中のΔｘはエンベロープのサンプリング周期
であり、Δｙはエンベロープ値の変化幅である。

【００６４】エンベロープ処理Ｓ₁₂₀₁〜Ｓ₁₂₀₇では、サ
ンプリングタイミング毎のエンベロープ値Ｅの計算と、
その値が現在のステップの目標エンベロープ値ＯＥに達
したか否かのチェックが行われる。そして、ＥがＯＥに
達したときには、図３のメインフローにおけるＳ₃₀₉の
発音処理においてそれが検知されて、次のステップのエ
ンベロープのためのデータ（Δｘ、Δｙ及び目標エンベ
ロープ値ＯＥ）が、図２の制御データ兼波形用ＲＯＭ２
１２から読み出されて、ＲＡＭ２０６（図２）上の対応
する発音チャネル領域（図７参照）にセットされてい
る。

【００６５】具体的には、Ｓ₁₂₀₁で、エンベロープの演
算周期Δｘと比較するためのタイマ値Δｘ_tが、インタ
ラプトタイミング毎にインクリメントされる。つぎに、
Ｓ₁₂₀₂で、ΔｘがΔｘ_tと一致したか否かが判定され
る。

【００６６】一致しなければエンベロープ処理は行われ
ない。Ｓ₁₂₀₂で、ΔｘがΔｘ_tと一致したと判定された
場合、Ｓ₁₂₀₃で、エンベロープ値の変化幅Δｙの符号ビ
ットが判別される。

【００６７】符号ビットが正でＳ₁₂₀₃の判定がＹＥＳの
場合、すなわち、エンベロープが上昇中の場合には、ス
テップＳ₁₂₀₄において、現在エンベロープ値Ｅに変化幅
Δｙが加算される。

【００６８】逆に、符号ビットが負でＳ₁₂₀₃の判定がＮ
Ｏの場合、すなわち、エンベロープが下降中の場合に
は、ステップＳ₁₂₀₅において、現在エンベロープ値Ｅか
ら変化幅Δｙが減算される。

【００６９】その後、Ｓ₁₂₀₆において、現在エンベロー
プ値Ｅが目標エンベロープ値ＯＥ以上となったか否かが
判別される。ＥがＯＥ以上となった場合には、現在エン
ベロープ値Ｅが目標エンベロープ値ＯＥで置き換えられ
る。

【００７０】これが、前述の如く図３のメインフローに
おけるＳ₃₀₉の発音処理で検知されて、次のステップの
エンベロープのためのデータがＲＡＭ２０６上にセット
される。なお、発音処理で現在エンベロープ値Ｅとして
０が検出された場合には、発音の終了として処理され
る。

【００７１】つぎに、図１０及び図１１のＡＤＰＣＭ方
式の原理に基づく、Ｓ₁₂₀₈〜Ｓ₁₂₃₂の波形処理について
説明する。制御データ兼波形用ＲＯＭ２１２（図２）上
の適応量子化差分データが記憶されているアドレスのう
ち、現在の処理の対象とされるデータが記憶されている
アドレスを図７の（Ａ_I,Ａ_F）とする。

【００７２】まず、現在アドレス（Ａ_I,Ａ_F）にピッチ
データ（Ｐ_I,Ｐ_F）が加算される（Ｓ₁₂₀₈）。このピッ
チデータは、図１の鍵盤１０２において押鍵操作された
鍵番号に対応している。

【００７３】そして、加算されたアドレスの整数部Ａ_I
に変化があるか否かが判定される（Ｓ₁₂₀₉）。判定がＮ
Ｏならば、図１０のアドレスＡ_Iにおける差分値Ｄを用
いて、Ｄ×Ａ_Fなる演算処理により、アドレスの小数部
Ａ_Fに対応する補間データ値Ｏが演算される
（Ｓ₁₂₂₉）。なお、差分値Ｄは、今回以前のインタラプ
トタイミングにおける音源処理により求まっている（後
述するＳ₁₂₁₈又Ｓ₁₂₂₁参照）。

【００７４】つぎに、上記補間データ値Ｏにアドレスの
整数部Ａ_Iに対応するサンプルデータＸ_Pが加算され、
現在アドレス（Ａ_I,Ａ_F）に対応する新しいサンプルデ
ータＯ（図１０のＸ_Qに対応）が得られる（Ｓ₁₂₃₀）。

【００７５】この後、このサンプルデータに、前述のエ
ンベロープ処理で求まっているエンベロープ値Ｅが乗算
され（Ｓ₁₂₃₁）、得られたＯの内容がＲＡＭ２０６（図
２）内の波形データバッフアＢ（図８参照）に累算され
る（Ｓ₁₂₃₂）。このバッファＢには、他の発音チャネル
に対する音源処理（図５Ｓ₅₀₂〜Ｓ₅₀₉）で生成された
楽音信号出力が累算され、最終的に８チャネル分が累算
されたデータとして、１サンプル分の楽音信号データが
生成される。

【００７６】その後、図３のメインフローに戻り、つぎ
のサンプリング周期でインタラプトが掛かって、図１２
〜図１５の音源処理の動作フローチャートがふたたび実
行されて、現在アドレス（Ａ_I,Ａ_F）にピッチデータ
（Ｐ_I,Ｐ_F）が加算される（Ｓ ₁₂₀₈）。

【００７７】以上の動作が、アドレスの整数部Ａ_Iに変
化が生ずるまで繰り返される。この間、サンプルデー
タＸ_P及び差分値Ｄは更新されず、補間データＯのみが
アドレスＡ_Fに応じて更新され、その都度新たなサンプ
ルデータＸ_Qが得られる。

【００７８】つぎに、Ｓ₁₂₀₈で現在アドレス（Ａ_I,Ａ
_F）にピッチデータ（Ｐ_I,Ｐ_F）が加算された結果、現
在アドレスの整数部Ａ_Iが変化したならば（Ｓ₁₂₀₉）、
アドレスＡ_IがエンドアドレスＡ_Eに達しているか又は
越えているか否かが判定される（Ｓ₁₂₁₀）。

【００７９】判定がＮＯの場合、以下のＳ₁₂₁₁〜Ｓ₁₂₁₈
のループ処理により、現在アドレスの整数部Ａ_Iに対応
するサンプルデータが計算される。すなわち、まず、旧
Ａ_Iという変数（図７参照）には、現在アドレスの整数
部Ａ_Iが変化する前の値が格納されている。これは、後
述するＳ₁₂₁₃又はＳ₁₂₂₄の処理の繰り返しにより実現さ
れる。

【００８０】この旧Ａ_Iの値がＳ₁₂₁₃で順次インクリメ
ントされながら、Ｓ₁₂₁₈において、旧Ａ_Iにより指示さ
れる制御データ兼波形用ＲＯＭ２１２（図２）上の適応
量子化差分データが読み出され、逆量子化の処理により
差分値Ｄが演算される。この逆量子化は、前述した如
く、適応量子化差分波形データに量子化データを乗算す
ることで実現されるが、このときの量子化データは、量
子化データ現在アドレスＡＤＲで指示される制御データ
兼波形用ＲＯＭ２１２上のデータとして読み出される
（図１１参照）。

【００８１】この場合の量子化データは、すでに説明し
たように差分値の８サンプル毎に１データずつが対応し
ている。そこで、ブロック内カウンタＢＫという変数が
用意され（図７参照）、Ｓ₁₂₁₄において上記カウンタＢ
Ｋが初期値０から順次インクリメントされ、Ｓ₁₂₁₃にお
いてそのカウンタＢＫの値が７を越えたか否かが判別さ
れることにより、８サンプル進んだか否かが判別され
る。そして、ＢＫの値が７を越えたら再びＢＫの値を初
期値０に戻し（Ｓ₁₂₁₆）、量子化データ現在アドレスＡ
ＤＲの値を１だけ進める（Ｓ₁₂₁₇）。

【００８２】このようにして、適切な量子化データ現在
アドレスＡＤＲによって読み出される適切な量子化デー
タに基づいて、Ｓ₁₂₁₈で差分値Ｄが演算される。そし
て、この差分値Ｄが、Ｓ₁₂₁₂において順次サンプルデー
タＸ_Pに累算される。

【００８３】以上の動作が繰り返される結果、旧Ａ_Iの
値が変化後の現在アドレスの整数部Ａ_Iに等しくなった
時点で、サンプルデータＸ_Pの値は変化後の現在アドレ
スの整数部Ａ_Iに対応する値となる。

【００８４】このようにして、現在アドレスの整数部Ａ
_Iに対応するサンプルデータＸ_Pが求まると、Ｓ₁₂₁₁の
判定がＹＥＳとなり、前述の補間値の演算処理
（Ｓ₁₂₂₉）に移る。

【００８５】上述の音源処理が各インタラプトタイミン
グ毎に繰り返され、Ｓ₁₂₁₀の判定がＹＥＳに変化した
ら、つぎのループ処理に入る。まず、エンドアドレスＡ
_Eを越えた分のアドレス（Ａ_I−Ａ_E）がループアドレ
スＡ_Lに加算され、得られたアドレスが新たな現在アド
レスの整数部Ａ_Iとされる（Ｓ₁₂₁₉）。

【００８６】以下、ループアドレスＡ_Lからどれだけア
ドレスが進んだかによって、差分値Ｄが演算され累算さ
れる操作が何回か繰り返されることにより、新たな現在
アドレスの整数部Ａ_Iに対応するサンプルデータＸ_Pが
計算される。

【００８７】すなわち、まず、初期設定としてサンプル
データＸ_Pが予め設定されているループアドレスＡ_Lで
のサンプルデータＸ_PL（図７参照）の値とされ、旧Ａ_I
がループアドレスＡ_Lの値とされる。

【００８８】更に、量子化データ現在アドレスＡＤＲ及
びブロック内カウンタＢＫの各値が、ループアドレスＡ
_Lにおいて対応する値ＡＤＲ_L及びＢＫ_Lとされる（Ｓ
₁₂₂₀）。

【００８９】Ａ_L、Ｘ_PL、ＡＤＲ_L及びＢＫ_Lの各値
は、予め制御データ兼波形用ＲＯＭ２１２からＲＡＭ２
０６の各発音チャネル領域（図７参照）に読み出されて
いる。なお、これらは演奏者が特には図示しない手段に
より設定できるようにしてもよい。

【００９０】つづいて、以下のＳ₁₂₂₁〜Ｓ₁₂₂₈の処理が
繰り返される。すなわち、旧Ａ_Iの値がＳ₁₂₂₄で順次イ
ンクリメントされながら、Ｓ₁₂₂₁において、旧Ａ_Iによ
り指示される制御データ兼波形用ＲＯＭ２１２（図２）
上の適応量子化差分データが読み出され、逆量子化の処
理によって差分値Ｄが演算される。

【００９１】このとき、Ｓ₁₂₁₈の場合と同様に、量子化
データ現在アドレスＡＤＲで指示される制御データ兼波
形用ＲＯＭ２１２上のアドレスから量子化データが読み
出され、適応量子化差分データに乗算されることによ
り、差分値Ｄが演算される。

【００９２】このときの量子化データ現在アドレスＡＤ
Ｒは、前述のＳ₁₂₁₄〜Ｓ₁₂₁₇の処理と同様のＳ₁₂₂₅〜Ｓ
₁₂₂₈の処理によって更新される。そして、この差分値Ｄ
が、Ｓ₁₂₂₃において順次サンプルデータＸ_Pに累算され
る。

【００９３】以上の動作が繰り返される結果、旧Ａ_Iの
値が変化後の現在アドレスの整数部Ａ_Iに等しくなった
時点で、サンプルデータＸ_Pの値はループ処理後の新た
な現在アドレスの整数部Ａ_Iに対応する値となる。

【００９４】このようにして、新たな現在アドレスの整
数部Ａ_Iに対応するサンプルデータＸ_Pが求まると、Ｓ
₁₂₂₂における判定がＹＥＳとなり、前述の補間値の演算
処理（Ｓ₁₂₂₉）に移る。

【００９５】以上のようにして、１発音チャネル分のＡ
ＤＰＣＭ方式による波形データが、ＲＡＭ２０６（図
２）上の各発音チャネル領域の出力Ｏ（図７参照）とし
て得られ、前述したようにその出力ＯがステップＳ₁₂₃₂
において波形データバッフアＢ（図８参照）に累算され
る。このバッファＢには、前述したように他の発音チャ
ネルに対する音源処理（図５Ｓ₅₀₂〜Ｓ₅₀₉）で生成さ
れた楽音信号出力が累算され、最終的に８チャネル分が
累算されたデータとして、１サンプル分の楽音信号デー
タが生成される。

【００９６】ここで、上述の１発音チャネル分のＡＤＰ
ＣＭ方式による音源処理により出力Ｏとして得られる楽
音データは、本実施例の場合、１５ビットの精度を有す
る。従って、波形データバッフアＢに得られる８チャネ
ル分が累算された楽音データは、１５ビットの８倍の１
８ビットの精度を有する。そして、上述の波形データバ
ッフアＢの累算波高値は、前述したように、図４のイン
タラプト処理の最後のステップＳ₄₀₃において、図２の
累算波高値出力ラッチ２１３にラッチされる。この結
果、累算波高値出力ラッチ２１３は、１８ビットの楽音
サンプルデータを出力することになる。処理回路１０５の動作原理次に、図１の処理回路１０５について説明する。ここで
は、オーバーサンプリング、ノイズシェーピング、ディ
ザなどの信号処理が行われる。以下、処理回路１０５の
具体的な構成および動作について説明する前に、上記各
信号処理の動作原理について説明する。＜オーバーサンプリング処理の原理＞まず、オーバーサ
ンプリング処理の原理について説明する。

【００９７】例えば周波数帯域が20KHz である音響信号
が44.1KHz のサンプリング周波数（＝ｆs ）でサンプリ
ングされると、図１７に示すように音響信号成分の他
に、音響信号のイメージ成分が、ｆs 、２ｆs 、３ｆs
、４ｆs 、・・・に相当する各周波数44.1KHz 、88.2K
Hz 、132.3 、176.4KHzに発生する。この場合、音響信
号のイメージ成分の下限の周波数24.1KHz と音響信号の
上限の周波数20KHz との間は、わずか4.1KHzしか離れて
いない。

【００９８】復調の段階では、この狭い帯域内にカット
オフを有するローパスフィルタリングを行って、周波数
20KHz 以下の目的とする音響信号成分のみを抽出するこ
とにより、周波数20KHz 以上のイメージ成分が上記音響
信号成分に折り返しノイズとして重畳されないように処
理されなければならない。そして、上記信号成分の抽出
に際しては、周波数20KHz 以下は可能な限り一様な振幅
特性を有し、24.1KHz以上の信号遮断域では目標とする
Ｓ／Ｎ比以上の減衰量を保ことが必要である。さらに音
質上大切な要素として、20KHz 以下の通過帯域内での位
相特性が線型、つまり群遅延特性が平坦である必要があ
る。

【００９９】以上のような仕様を通常のアナログフィル
タで実現するには、上述の厳しい特性を満足させるため
に、かなり高次のフィルタが必要になる。実際には９〜
１３次のチェビシェフ形のアクティブフィルタが用いら
れるが、帯域内の群遅延特性を平坦にすることは困難で
ある。

【０１００】オーバーサンプリングは、上述の問題を解
決する技術である。その動作原理を４倍オーバーサンプ
リングの場合を例に説明する。まず、元のサンプル列の
各サンプル間に新たに３つの適当なサンプルが挿入され
て全体のサンプル数が４倍にされる。ここで、サンプリ
ング周波数を元の44.1KHz の４倍の176.4KHzに定義する
と、上述のサンプル数が４倍にされた信号においては、
図１７の斜線部で示される元の音響信号の周波数成分が
そのまま保存されるとともに、周波数20KHz 以上の周波
数を有する高調波成分が重畳される。

【０１０１】つぎに、上述のサンプル数が４倍にされた
信号に対して、カットオフ周波数が20KHz であるディジ
タルローパスフィルタリング処理が実行される。この処
理により、上記信号から周波数20KHz 以上の高調波成分
が除去される。

【０１０２】そして、上述のディジタルフィルタリング
処理の出力が、オーバーサンプリング周波数176.4KHzで
Ｄ／Ａ変換される。この結果、Ｄ／Ａ変換出力におい
て、元の音響信号の周波数成分が現れるとともに、オー
バーサンプリング周波数４ｆsの整数倍の各周波数４ｆs
、８ｆs 、１２ｆs 、・・・を中心とする±20KHz の
各周波数帯域に、音響信号のイメージ成分が現れる。そ
して、これらイメージ成分の周波数は、図１８に示され
るように、最も低い周波数でも156.4KHzとなり、元の音
響信号の周波数から遠く離される。

【０１０３】上述のような周波数特性を有するＤ／Ａ変
換出力を、図１８の点線で示されるような緩やかな遮断
特性を有するアナログフィルタに通すことにより、図１
８の斜線部で示される目的とする音響信号成分のみを得
ることができる。このような緩やかな遮断特性を有する
アナログフィルタは、次数の低い安価なもので実現する
ことができ、かつ、群遅延特性が優れたフィルタも容易
に実現できるという特徴を有する。

【０１０４】すなわち、オーバーサンプリング処理にお
いては、特性の良いアナログフィルタを用いるよりは、
ディジタルローパスフィルタリング処理とサンプリング
周波数の高いＤ／Ａ変換器と安価なアナログローパスフ
ィルタを組み合わせた方が、安価でかつ特性の優れた音
響信号の再生システムを実現することができる。

【０１０５】ここで、ディジタル信号処理装置に余裕が
あれば、信号処理装置は、上述したディジタルローパス
フィルタリング処理を直接実行すればよい。しかし、前
述したサンプル数を増加させる処理とディジタルローパ
スフィルタリング処理を、図１９に示すような直線補間
処理で近似的に置き換えることにより、オーバーサンプ
リングのためのディジタル信号処理を大幅に簡略化する
ことができる。

【０１０６】図１９において、本来のサンプル値をＤ
１、Ｄ２、Ｄ３、・・・とし、例えば隣接するサンプル
値Ｄ１とＤ２の間の差分値をΔとすると、その差分値の
１／４の値Δ／４が、オーバーサンプリング周期１／
（４ｆs ）ごとにサンプル値Ｄ１に順次加算されること
によって、上記各オーバーサンプリング周期のタイミン
グごとに直線補間値ｉ１、ｉ２、ｉ３が得られる。

【０１０７】このようにしてサンプル数が４倍にされた
信号においては、カットオフ周波数が20KHz であるディ
ジタルローパスフィルタリング処理が実行された場合と
同様に、周波数20KHz 以上の高調波成分がほぼ除去され
る。従って、直線補間処理だけで、前述したサンプル数
を増加させる処理とディジタルローパスフィルタリング
処理に近似した処理を同時に実現することができる。

【０１０８】図１の処理回路１０５は、後に詳述するよ
うにして、上述した直線補間処理によるオーバーサンプ
リング処理を実行する。＜ノイズシェーピング処理の原理＞つぎに、ノイズシェ
ーピング処理の原理について説明する。

【０１０９】図１の処理回路１０５では、後に詳述する
ようにして、図２０の機能ブロック図に対応するノイズ
シェーピング処理が上述したオーバーサンプリング処理
と組み合わされて実行されることにより、量子化ノイズ
が軽減される。

【０１１０】本実施例では、図１のＣＰＵ１０４内の累
算波高値出力ラッチ２１３（図２）から出力される楽音
サンプルデータは前述したように１８ビットの精度を有
するが、図１のＤ／Ａ変換器１０６は１６ビット精度の
ものが使用される。このため、図１の処理回路１０５
は、ＣＰＵ１０４からの１８ビットの楽音サンプルデー
タを１６ビットのデータに再量子化し、Ｄ／Ａ変換器１
０６に出力する。

【０１１１】この場合、下位３ビットで表現されていた
楽音信号の振幅の小さい信号成分が切り捨てられ、その
切り捨て処理に起因して量子化ノイズが発生する。この
量子化ノイズは、ノイズシェーピングを施さない場合
は、図２１に示されるように、オーバーサンプリング周
波数の１／２の周波数帯域の全体にわたって一様に分布
し、音響信号成分が存在する周波数20kHz 以下の帯域に
も一様に分布する。従って、このような量子化ノイズを
含む信号がＤ／Ａ変換されると、音響信号とともに、聴
感上耳ざわりなホワイトノイズが聞こえることになる。

【０１１２】ここでもし、量子化ノイズ成分のみに関し
て、ノイズ全体のエネルギーは変えずに、周波数分布を
図２２に示されるように周波数20kHz 以上の可聴帯域外
に偏らせることができれば、Ｄ／Ａ変換後に、周波数20
kHz 以上の信号成分が、前述したオーバーサンプリング
時のアナログフィルタで抑制されることにより、聴感上
のノイズを減少させることができる。

【０１１３】このようなノイズシェーピング処理は、図
２０に示される機能構成により実現できる。すなわち、
ラッチ部２００５は、例えば１８ビットの入力データか
ら例えば上位１６ビットのみを取り出し、それを１６ビ
ットの出力データとして出力する。この場合に切り捨て
られる下位３ビットは、１サンプル遅延部２００６と２
００８、乗算部２００７と２００９、および加算部２０
０１と２００３からなる一種の高域強調フィルタ部に入
力されて、１８ビットの入力データにフィードバックさ
れる。これにより、入力データの下位３ビットが切り捨
てられることに起因して出力データに重畳される量子化
ノイズの周波数特性を、図２２に示されるような特性に
することができる。

【０１１４】ここで、上記高域強調フィルタ部の内部で
は、演算精度を上げるために１８ビットの入力データに
対して、１９ビットの精度で演算が実行される。また、
リミット部２００４は、上記高域強調フィルタ部におけ
る演算結果がオーバーフローしその極性が反転してスパ
イクノイズが発生するのを防ぐために、演算結果を所定
の上限値又は下限値でクリップする回路である。

【０１１５】ディザ付加部（Ｄｚ）２００２については
後述する。図１の処理回路１０５は、後に詳述するよう
にして、図２０の機能構成に対応するノイズシェーピン
グ処理を実行する。＜ディザ処理の原理＞図２０の機能構成において、ディ
ザ付加部（Ｄｚ）２００２は、加算部２００１を介して
１８ビットの入力データにランダムに変化する微小雑音
を付加する。これにより、前述した１９ビットから１６
ビットへの再量子化の段階において、カットされる下位
３ビットに含まれる微小な楽音信号の成分が１６ビット
の出力データにわずかに含まれることになり、聴感上、
その微小な楽音信号成分をある程度再生することが可能
となる。

【０１１６】図１の処理回路１０５は、後に詳述するよ
うにして、図２０の機能構成の一部として、上記ディザ
処理を実行する。処理回路１０５の具体的説明次に、上述したオーバーサンプリング処理、ノイズシェ
ーピング処理、およびディザ処理を実行する処理回路１
０５の具体的な構成および動作について説明する。＜処理回路１０５の全体的な構成と動作＞図２３は、図
１の処理回路１０５の全体構成図である。

【０１１７】まず、分周回路２３０１は、ＣＰＵ１０４
（図１）内のクロック発生部２０３（図２参照）から出
力されるマスタークロック出力ＣＫ１、ＣＫ２の共通の
周波数を１／１６分周し、図２４に示されるように、位
相が異なる同じ周波数の４個のクロックＮＳＣＫ０、Ｎ
ＳＣＫ１、ＮＳＣＫ２、ＮＳＣＫ３を得る。

【０１１８】つぎに、６４進カウンタ２３０２は、上記
クロックＮＳＣＫ１に従って６４カウントの計数動作を
行う。その６桁の各出力は、クロックＮＳＣＫ１のパル
スの後に到来するクロックＮＳＣＫ０のパルスにより、
カウンタラッチ２３０３（図２３）にラッチされ、デコ
ーダ回路２３０４に出力される。

【０１１９】デコーダ回路２３０４は、６４進カウンタ
２３０２の出力に従って、図２３に示されるような各種
制御クロックを生成する。これらの制御クロックは、演
算回路２３０５を制御する。

【０１２０】演算回路２３０５は、分周回路２３０１か
らのクロックＮＳＣＫ０、ＮＳＣＫ２、ＮＳＣＫ３、お
よびＣＰＵ１０４（図１）のクロック発生部２０３（図
２）からのインタラプト信号ＩＮＴによって制御され
る。さらに、演算回路２３０５には、ＣＰＵ１０４の累
算波高値出力ラッチ２１３（図２）を介して、１８ビッ
トの楽音サンプルデータが入力される。そして、演算回
路２３０５は、前述したオーバーサンプリング処理、ノ
イズシェーピング処理、およびディザ処理を実行し、そ
の結果得られる１６ビットの楽音信号データをＤ／Ａ変
換器１０６（図１）に出力する。

【０１２１】ここで、６４進カウンタ２３０２のカウン
ト値が００（Ｈ）（「（Ｈ）」は１６進表現を示す）か
ら３Ｆ（Ｈ）まで１周して、その値が００（Ｈ）になる
ごとに、ＣＰＵ１０４（図１）内のクロック発生部２０
３（図２参照）から、インタラプト信号ＩＮＴのパルス
が図２５に示されるように１個出力される。そして、こ
のインタラプト信号ＩＮＴの周期はサンプリング周期１
／ｆ_sに等しい。

【０１２２】さらに、各インタラプト周期（すなわち、
各サンプリング周期）の間に、６４進カウンタ２３０２
が１６カウントを計数し、そのカウント値が０Ｂ
（Ｈ）、１Ｂ（Ｈ）、２Ｂ（Ｈ）または３Ｂ（Ｈ）にな
るごとに、図２５のように、演算回路２３０５内の出力
ラッチＯ（後述する）が、図１のＤ／Ａ変換器１０６に
新たな楽音信号データを出力する。従って、この出力周
期は１／（４ｆ_s）となり、これが４倍オーバーサンプ
リング周期となる。

【０１２３】このように、本来のサンプリング周波数の
４倍のサンプリング周波数でオーバーサンプリング処理
が行われるが、本実施例ではこのオーバーサンプリング
処理として、図１９を用いて説明したように、本来の隣
接するサンプル値の間をそれらの差分値に基づく３個の
補間値で直線補間する処理が、演算回路２３０５で行わ
れる。

【０１２４】すなわち、６４進カウンタ２３０２が１６
カウントを計数するごとに、演算回路２３０５において
１個の補間値が計算され、それが楽音信号としてＤ／Ａ
変換器１０６に出力される。また、６４進カウンタ２３
０２が６４カウントを計数してそのカウント値が１周す
るごとに、ＣＰＵ１０４（図１）の累算波高値出力ラッ
チ２１３（図２参照）から演算回路２３０５に新たなサ
ンプル値が入力され、演算回路２３０５において、その
新たなサンプルに基づく上述の直線補間処理が続けられ
る。

【０１２５】また、演算回路２３０５において、上述の
補間値が計算されるごとに、前述したノイズシェーピン
グ処理とディザ処理が実行される。＜演算回路の構成＞次に、演算回路２３０５の具体的な
構成および動作について順次説明する。

【０１２６】図２６および図２７は、処理回路１０５
（図１）内の演算回路２３０５（図２３）の回路構成図
である。まず、入力ラッチ２６０１は、ＣＰＵ１０４
（図１）内の累算波高値出力ラッチ２１３から出力され
る１８ビットの楽音サンプルデータをラッチする。この
入力ラッチ２６０１は、図１のＣＰＵ１０４の動作と処
理回路１０５の動作との同期をとる重要な機能を有す
る。

【０１２７】いま、図２の構成を有するＣＰＵ１０４の
音源処理に要する時間は、音源処理用のソフトウエア
（例えば図１２〜図１５に対応するプログラム）の実行
条件により変化するため、音源処理が終了して累算波高
値出力ラッチ２１３（図２）に楽音のサンプルデータが
ラッチされるタイミングは、図２８に示されるように一
定でない。従って、累算波高値出力ラッチ２１３の出力
がそのまま次の処理回路１０５に出力されると、ＣＰＵ
１０４の動作と処理回路１０５の動作とが同期しなくな
ってしまう。

【０１２８】そこで、本実施例では、累算波高値出力ラ
ッチ２１３の出力が、図２６の入力ラッチ２６０１（図
２６参照）に入力され、図２のクロック発生部２０３か
ら出力されるサンプリングクロックと等しい間隔を有す
るインタラプト信号ＩＮＴにより、楽音サンプルデータ
が入力ラッチ２６０１にラッチさせられる。これによ
り、ＣＰＵ１０４から出力される楽音サンプルデータ
は、図２８に示されるように、インタラプト信号ＩＮＴ
に同期した一定時間間隔で処理回路１０５に入力される
ことになる。

【０１２９】以上のようにして、ＣＰＵ１０４と処理回
路１０５との間の同期をとることができる。つぎに、図
２６の入力ラッチ２６０１の電源投入時の動作につき説
明する。

【０１３０】図１の構成を有する電子楽器の電源が投入
されると、ＣＰＵ１０４のオペレーション解析部２０７
（図２）は、前述した図３のメインフローチャートに従
ったプログラムの実行を開始する。そして、まず、前述
した図３のステップＳ₃₀₁のパワーオンイニシャル処理
が実行される。このソフトウエア処理においては、前述
したように、図２のＲＡＭ２０６の内容の初期化、累算
波高値出力ラッチ２１３の内容の初期化が行われる。

【０１３１】ここで、電源が投入されてから、図３のメ
インフローチャートに対応するプログラムの実行が開始
されるまでには、所定の時間を要する。そのため、上述
のソフト的な初期化処理が実行されるまでにも若干の時
間が必要である。

【０１３２】一方、ＣＰＵ１０４の外部にある処理回路
１０５は、電源の投入と同時にＣＰＵ１０４からは独立
して動作を開始するため、上述の累算波高値出力ラッチ
２１３の内容がリセットされる前の僅かな時間の間に、
処理回路１０５内の入力ラッチ２６０１にラッチされて
いるデータの内容は保証されない。

【０１３３】その結果、入力ラッチ２６０１の内容が処
理回路１０５において処理されてしまい、その処理結果
がＤ／Ａ変換器１０６（図１）に雑音として出力されて
しまう恐れがある。

【０１３４】そこで、本実施例では、このような雑音の
発生を防ぐために、電源の投入と同時に、処理回路１０
５内の図２６の入力ラッチ２６０１が、強制的にハード
リセットされる。＜演算回路の構成（全体動作）＞つぎに、図２３のカウ
ンタラッチ２３０３の示す各タイミングで、図２６およ
び図２７の構成を有する演算回路２３０５において実行
される各処理について、図２９を用いて説明する。

【０１３５】まず、図２９において、「機能」は後述す
る各処理において行われるラッチ間の転送や演算の内容
を示し、それぞれの「機能」には、図２９のそれぞれの
「処理」で示される処理番号が対応している。

【０１３６】つぎに、図２９において、「カウンタラッ
チ」は、それぞれの「機能」が実行されるタイミングを
示すカウンタラッチ２３０３（図２３）の値である。こ
の値に基づいて、デコーダ回路２３０４（図２３）が、
以下に示す各制御クロックを生成する。

【０１３７】ここで、図２９のそれぞれの「機能」に対
応して、各ラッチ（例えばＴ₁ラッチ２６１０）の出力
は、処理Ｂ以外は、全て加減算器（ＦＡＳ）２６２８の
入力端子ＡまたはＢ（以後、ＦＡＳ−Ａ、ＦＡＳ−Ｂと
呼ぶ）を通過させられる。そのために、図２６または図
２７の各ラッチの出力ゲート（例えばＴ₁ラッチ２６１
０の出力ゲート２６１２）が開かれる必要があるととも
に、ＦＡＳ２６２８の入力ゲート２６２４、２６２６の
いずれか一方または両方が、図２９の「機能」の内容に
応じて開かれる必要がある。

【０１３８】各ラッチの出力ゲート（例えばＴ₁ラッチ
２６１０の出力ゲート２６１２）は、デコーダ回路２３
０４（図２３）から出力される制御クロックがハイレベ
ルのときに、クロックＮＳＣＫ０のタイミング（図２４
参照）で、出力ゲートを制御するアンドゲート（例えば
２６１３）がオンとなるため、開かれる。この制御クロ
ックが、図２９に示される「ＦＡＳ−Ａ入力ゲートクロ
ック」と「ＦＡＳ−Ｂ入力ゲートクロック」である。

【０１３９】また、ＦＡＳ２６２８の入力ゲート２６２
４、２６２６は、デコーダ回路２３０４（図２３）から
出力される各制御クロックがローレベル“０”でアンド
ゲート２６２５または２６２７がオフのときに開いて、
各制御クロックがハイレベル“１”でアンドゲート２６
２５または２６２７がオンのときに閉じる。これら入力
ゲート２６２４および２６２６を制御する各制御クロッ
クが、図２９に示される「ＺＮＳＡ」と「ＺＮＳＢ」で
ある。

【０１４０】ＦＡＳ２６２８は、デコーダ回路２３０４
から出力される制御クロックがローレベル“０”かハイ
レベル“１”かにより、加算または減算のいずれかの演
算を行う。この制御クロックが、図２９における「ＮＳ
ＳＵＢ（減算）」である。

【０１４１】ＦＡＳ２６２８での演算結果は、リミット
回路２６２９およびＴ₃ラッチ２６３０を介して、図２
６、図２７の各ラッチ（例えばＴ₁ラッチ２６１０）に
戻される。このとき、デコーダ回路２３０４（図２３）
から出力される制御クロックがハイレベルのときに、ク
ロックＮＳＣＫ３のタイミング（図２４参照）で、該当
するラッチの入力を制御するアンドゲート（例えば２６
３３）がオンとなる。この制御クロックが、図２９にお
ける「ラッチクロック」である。

【０１４２】なお、リミット回路２６２９は、図２０の
リミット部２００４と同じ機能を有し、ＦＡＳ２６２８
の出力が１９ビットよりオーバーフローしないように、
その出力を必要に応じてクリップする回路である。＜演算回路の構成（処理１〜処理６の全体説明）＞以
下、図２９に基づいて、図２６、図２７の構成を有する
演算回路２３０５の具体的な動作について順次説明す
る。

【０１４３】図２３の６４進カウンタ２３０２は、図３
０に示されるように、ＣＰＵ１０４からのインタラプト
信号ＩＮＴの１周期毎に、００（Ｈ）〜３Ｆ（Ｈ）の計
数を繰り返すが、カウント値００（Ｈ）と０１（Ｈ）で
は、処理はなにも行われない。つぎに、カウント値０２
（Ｈ）〜０６（Ｈ）では、図３０に示されるように、オ
ーバーサンプリング処理、ノイズシェーピング処理およ
びディザ処理のための前処理が行われる。

【０１４４】この前処理は、図２９に処理１〜処理６と
して示されている。ＣＰＵ１０４からの１８ビットの楽
音サンプルデータは、図２６、図２７の演算回路２３０
５内を、入力ラッチ２６０１→Σラッチ２６０２→Σ^-1
ラッチ２６２０→Ｔ₁ラッチ２６１０およびＴ₂ラッチ
２６１４の順に移動する。ここで、入力ラッチ２６０１
の機能については前述した。また、Σラッチ２６０２と
Σ^-1ラッチ２６２０は、直線補間の差分値を演算するた
めに、それぞれ入力ラッチ２６０１からの現在の楽音サ
ンプルデータと１サンプリングタイミング（＝インタラ
プトタイミング）前の楽音サンプルデータを保持する。
Ｔ₁ラッチ２６１０は、オーバーサンプリング処理であ
る直線補間処理における補間値を保持する。また、Ｔ₂
ラッチ２６１４は、ノイズシェーピング処理とディザ処
理における中間データを保持する。＜演算回路の構成（処理１の説明）＞まず、カウンタラ
ッチ２３０３（図２３）がカウント値０２（Ｈ）を示す
タイミングで、Σラッチ２６０２にラッチされている前
回のサンプリングタイミング（＝インタラプトタイミン
グ）の楽音サンプルデータが、Σ^-1ラッチ２６２０に移
される（図２９の処理１）。すなわち、Σラッチ２６０
２の出力は、出力ゲート２６０４、ＦＡＳ２６２８、リ
ミット回路２６２９、Ｔ₃ラッチ２６３０を順次通っ
て、Σ^-1ラッチ２６２０に入力される。

【０１４５】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０２（Ｈ）の欄を、随時参照するものとする。まず、
デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロックと
してＳＩＧＧＴが入力し、クロックＮＳＣＫ０の入力タ
イミングで、Σラッチ２６０２の出力ゲート２６０４が
オンになる。

【０１４６】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１４７】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたΣラッチ２６０
２の出力がそのままＦＡＳ２６２８の出力端子に出力さ
れる。

【０１４８】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＳＩＧ１ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６２１がオンとなり、Ｔ₃ラッチ２６３０
の出力がΣ^-1ラッチ２６２０にラッチされる。

【０１４９】以上の処理で、Σラッチ２６０２の内容が
Σ^-1ラッチ２６２０に移される。＜演算回路の構成（処理２の説明）＞次に、カウンタラ
ッチ２３０３（図２３）がカウント値０３（Ｈ）を示す
タイミングで、入力ラッチ２６０１にラッチされている
楽音サンプルデータが、Σラッチ２６０２に移される
（図２９処理２）。ここで、入力ラッチ２６０１には、
前述したように、インタラプト信号ＩＮＴの入力タイミ
ングで（図２４参照）、ＣＰＵ１０４（図１）内の累算
波高値出力ラッチ２１３（図２参照）から楽音サンプル
データがラッチされている。

【０１５０】ここで、図２９のカウンタラッチが０３
（Ｈ）である欄を参照すると理解されるように、デコー
ダ回路２３０４からラッチクロックとしてＳＩＧＣＫが
入力し、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６０３がオンになることによって、上述の処理
が実行される。＜演算回路の構成（処理３の説明）＞つづいて、カウン
タラッチ２３０３（図２３）がカウント値０４（Ｈ）を
示すタイミングで、Σ^-1ラッチ２６２０にラッチされた
前回のサンプリングタイミング（＝インタラプトタイミ
ング）における楽音サンプルデータに、Ｄｚラッチ２６
０６に保持されているディザ値が加算されて、その加算
値がＴ₂ラッチ２６１４に移される（図２９の処理
３）。この処理は、前述した図２０のディザ付加部（Ｄ
ｚ）２００２と加算部２００１の機能に対応し、このＴ
₂ラッチ２６１４の内容に対して、後述するノイズシェ
ーピング処理が実行される。

【０１５１】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０４（Ｈ）の欄を、随時参照するものとする。まず、
デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロックと
してＳＩＧ１ＧＴが入力し、クロックＮＳＣＫ０の入力
タイミングで、Σ^-1ラッチ２６２０の出力ゲート２６２
２がオンになる。また、デコーダ２３０４から制御クロ
ックＺＮＳＢとして“０”が入力するためアンドゲート
２６２７の出力がローレベルとなり、ＦＡＳ２６２８の
入力ゲート２６２６はオンになる。その結果、前述した
処理１でΣ^-1ラッチ２６２０に保持された前回のサンプ
リングタイミングの楽音サンプルデータが、ＦＡＳ−Ｂ
からＦＡＳ２６２８に入力される。

【０１５２】一方、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＤＺＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｄｚラッチ２６０６の出
力ゲート２６０８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＡとして“０”が入力するた
めアンドゲート２６２５の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２４はオンになる。その
結果、乱数発生回路２６５３により発生され後述する図
２９の処理１０においてＤｚラッチ２６０６に保持され
ているディザ値が、ＦＡＳ−ＡからＦＡＳ２６２８に入
力される。

【０１５３】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ｂから入力されたΣ
^-1ラッチ２６２０の出力に、ＦＡＳ−Ａから入力された
Ｄｚラッチ２６０６からのディザ値が加算される。

【０１５４】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４にラッチされる。

【０１５５】以上の処理で、Σ^-1ラッチ２６２０にラッ
チされた前回のサンプリングタイミング（＝インタラプ
トタイミング）における楽音サンプルデータにディザ値
が加算されて、Ｔ₂ラッチ２６１４に移される。＜演算回路の構成（処理４の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値０５（Ｈ）を示
すタイミングで、後述するオーバーサンプリング処理で
ある直線補間処理に使用される歩進値Δ／４の計算処理
が行われる（図２９の処理４）。この歩進値は、図１９
で前述したように、現在のサンプル値の前回のサンプル
値に対する差分値Δが１／４された値である。すなわ
ち、このタイミングでは、前述した処理２（図２９参
照）でΣラッチ２６０２に保持された今回のサンプリン
グタイミング（＝インタラプトタイミング）の楽音サン
プルデータから、前述した処理１（図２９参照）でΣ^-1
ラッチ２６２０に保持された前回のサンプリングタイミ
ングの楽音サンプルデータが減算されることにより差分
値が計算され、その値が１／４されることによって歩進
値Δ／４が計算され、この値がΔ／４ラッチ２６３２に
ラッチされる。

【０１５６】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０５（Ｈ）の欄を随時参照するものとする。まず、デ
コーダ２３０４からＦＡＳ−Ａ入力ゲートクロックとし
てＳＩＧＧＴが入力し、クロックＮＳＣＫ０の入力タイ
ミングで、Σラッチ２６０２の出力ゲート２６０４がオ
ンになる。また、デコーダ２３０４から制御クロックＺ
ＮＳＡとして“０”が入力するためアンドゲート２６２
５の出力がローレベルとなり、ＦＡＳ２６２８の入力ゲ
ート２６２４はオンになる。その結果、Σラッチ２６０
２に保持されている今回のサンプリングタイミングの楽
音サンプルデータが、ＦＡＳ−ＡからＦＡＳ２６２８に
入力される。

【０１５７】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＳＩＧ１ＧＴが入力し、クロッ
クＮＳＣＫ０の入力タイミングで、Σ^-1ラッチ２６２０
の出力ゲート２６２２がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＢとして“０”が入力す
るためアンドゲート２６２７の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２６はオンにな
る。その結果、Σ^-1ラッチ２６２０に保持されている前
回のサンプリングタイミングの楽音サンプルデータが、
ＦＡＳ−ＢからＦＡＳ２６２８に入力される。

【０１５８】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは１であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたΣ
ラッチ２６０２の出力から、ＦＡＳ−Ｂから入力された
Σ^-1ラッチ２６２０の出力が減算される。

【０１５９】上記減算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＤＥＦＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力が除算器２６３１で１／４され、その結果として得ら
れる歩進値Δ／４が、Δ／４ラッチ２６１４にラッチさ
れる。ここで、除算器２６３１は、ＦＡＳ２６２８から
リミット回路２６２９およびＴ₃ラッチ２６３０を介し
て入力する１９ビットのパラレルデータに対して、２ビ
ットの算術右シフト演算を実行する回路である。

【０１６０】以上のようにして、直線補間処理のための
歩進値Δ／４がΔ／４ラッチ２６１４にラッチされる。＜演算回路の構成（処理５の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値０６（Ｈ）を示
すタイミングで、前述した処理１（図２９参照）でΣ^-1
ラッチ２６２０に保持された前回のサンプリングタイミ
ング（＝インタラプトタイミング）の楽音サンプルデー
タがＴ₁ラッチ２６１０に移される（図２９の処理
５）。このＴ₁ラッチ２６１０の内容に対して、後述す
るオーバーサンプリング処理である直線補間処理が実行
される。

【０１６１】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０６（Ｈ）の欄を随時参照するものとする。まず、デ
コーダ２３０４からＦＡＳ−Ｂ入力ゲートクロックとし
てＳＩＧ１ＧＴが入力し、クロックＮＳＣＫ０の入力タ
イミングで、Σ^-1ラッチ２６２０の出力ゲート２６２２
がオンになる。

【０１６２】また、デコーダ２３０４から制御クロック
ＺＮＳＢとして“０”が入力するためアンドゲート２６
２７の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２６はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＡとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２５の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１６３】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値“０”にＦＡＳ−Ｂの入力値が加算さ
れ、従って、ＦＡＳ−Ｂから入力されたΣ^-1ラッチ２６
２０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１６４】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＴＭ１ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６１１がオンとなり、Ｔ₃ラッチ２６３０
の出力がＴ₁ラッチ２６１０にラッチされる。

【０１６５】以上の処理でΣ^-1ラッチ２６２０の内容が
Ｔ₁ラッチ２６１０に移される。以上、図２９の処理１
〜処理５によって、オーバーサンプリング処理、ノイズ
シェーピング処理およびディザ処理のための前処理が終
了する。＜演算回路の構成（処理６〜処理１２の全体説明）＞つ
づいて、ノイズシェーピング処理、オーバーサンプリン
グ処理である直線補間処理、およびディザ処理のそれぞ
れが実行される。

【０１６６】これらの処理は、カウンタラッチ２３０３
のカウント値（＝６４進カウンタ２３０２のカウント
値）がインタラプト信号ＩＮＴの１周期で１周する間
に、図３０に示されるように、同カウント値が、０８
（Ｈ）〜０Ｅ（Ｈ）、１８（Ｈ）〜１Ｅ（Ｈ）、２８
（Ｈ）〜２Ｅ（Ｈ）、および３８（Ｈ）〜３Ｅ（Ｈ）と
なる各区間でそれぞれ１回ずつ繰り返される。すなわ
ち、１インタラプト周期の１／４周期ごとに一連の演算
が実行され、これが４倍オーバーサンプリング周期に対
応することになる。

【０１６７】上述の一連の処理は、図２９においてカウ
ンタラッチ２３０３のカウント値が“−８”〜“−Ｅ”
（“−”は、０、１、２、または３のいずれかの値を示
す）となる処理６〜処理１２として示される。＜演算回路の構成（処理６の説明）＞まず、図２９の処
理６〜処理９は、ノイズシェーピング処理であって、前
述した図２０の機能構成に対応する。

【０１６８】始めに、カウンタラッチ２３０３（図２
３）がカウント値“−８”（Ｈ）を示すタイミングで実
行される図２９の処理６においては、Ｔ₂ラッチ２６１
４の内容からＺ^-2ラッチ２６３６の内容が減算され、そ
の減算結果が新たにＴ₂ラッチ２６１４にラッチされ
る。

【０１６９】ここで、Ｔ₂ラッチ２６１４には、後述す
る図２９の処理１０〜処理１２、または前述した図２９
の処理３により、ディザ処理が施されたされたオーバー
サンプリングデータが保持されている。また、Ｚ^-2ラッ
チ２６３６には、後述する図２９の処理８と処理９によ
って、ノイズシェーピング処理された１９ビットの楽音
サンプルデータから切り捨てられた下位３ビットの信号
成分をＺ^-1ラッチ２６４０を介して２オーバーサンプリ
ングタイミング分遅延させた信号が保持されている。

【０１７０】従って、Ｔ₂ラッチ２６１４は図２０のラ
ッチ部２００５に対応し、図２９の処理６は、図２０の
遅延部２００６、２００８、乗算部２００９、および加
算部２００１の処理に対応することになる。

【０１７１】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−８”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ２ＡＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１６がオンになる。また、デコーダ２３０４から制御
クロックＺＮＳＡとして“０”が入力するためアンドゲ
ート２６２５の出力がローレベルとなり、ＦＡＳ２６２
８の入力ゲート２６２４はオンになる。その結果、Ｔ₂
ラッチ２６１４に保持されているディザ処理が施された
オーバーサンプリングデータが、ＦＡＳ−ＡからＦＡＳ
２６２８に入力される。

【０１７２】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＺ２ＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｚ^-2ラッチ２６３６の出
力ゲート２６３８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＢとして“０”が入力するた
めアンドゲート２６２７の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２６はオンになる。その
結果、Ｚ^-2ラッチ２６３６に保持されている遅延サンプ
ルデータが、ＦＡＳ−ＢからＦＡＳ２６２８に入力され
る。

【０１７３】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは１であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたＴ
₂ラッチ２６１４の出力から、ＦＡＳ−Ｂから入力され
たＺ^-2ラッチ２６３６の出力が減算される。

【０１７４】上記減算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４に新たにラッチされる。＜演算回路の構成（処理７の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−９”（Ｈ）
を示すタイミングで実行される図２９の処理７において
は、Ｔ₂ラッチ２６１４の内容に、Ｚ^-1ラッチ２６４０
の内容を２倍した値が加算され、その加算結果が新たに
Ｔ₂ラッチ２６１４にラッチされる。

【０１７５】ここで、Ｔ₂ラッチ２６１４には、図２９
の処理６の場合と同様、後述する図２９の処理１０〜処
理１２、または前述した図２９の処理３により、ディザ
処理が施されたされたオーバーサンプリングデータが保
持されている。また、Ｚ^-1ラッチ２６４０には、後述す
る図２９の処理９により、ノイズシェーピング処理され
た１９ビットの楽音サンプルデータから切り捨てられた
下位３ビットの信号成分を１オーバーサンプリングタイ
ミング分遅延させた信号が保持されている。

【０１７６】従って、図２９の処理７は、図２０の遅延
部２００６、乗算部２００７、および加算部２００３の
処理に対応することになる。以下、この具体的な動作を
示す。なお、図２４のタイミングチャートと、図２９の
カウンタラッチが“−９”（Ｈ）の欄を、随時参照する
ものとする。

【０１７７】まず、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＴＭ２ＡＧＴが入力し、クロッ
クＮＳＣＫ０の入力タイミングで、Ｔ₂ラッチ２６１４
の出力ゲート２６１６がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＡとして“０”が入力す
るためアンドゲート２６２５の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２４はオンにな
る。その結果、Ｔ₂ラッチ２６１４に保持されているデ
ィザ処理が施されたオーバーサンプリングデータが、Ｆ
ＡＳ−ＡからＦＡＳ２６２８に入力される。

【０１７８】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＺ１２ＧＴが入力し、クロック
ＮＳＣＫ０の入力タイミングで、Ｚ^-1ラッチ２６４０の
出力ゲート２６４５がオンになる。また、デコーダ２３
０４から制御クロックＺＮＳＢとして“０”が入力する
ためアンドゲート２６２７の出力がローレベルとなり、
ＦＡＳ２６２８の入力ゲート２６２６はオンになる。そ
の結果、Ｚ^-1ラッチ２６４０に保持されている遅延サン
プルデータが、乗算器２６４４で２倍された後に、ＦＡ
Ｓ−ＢからＦＡＳ２６２８に入力される。ここで、乗算
器２６４４は、１ビットの算術左シフト演算を実行する
回路である。

【０１７９】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８においては、ＦＡＳ−Ａから入力さ
れたＴ₂ラッチ２６１４の出力に、ＦＡＳ−Ｂから入力
されたＺ^-1ラッチ２６４０の内容が２倍された値が加算
される。

【０１８０】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４に新たにラッチされる。＜演算回路の構成（処理８の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−Ａ”（Ｈ）
を示すタイミングで実行される図２９の処理８において
は、Ｚ^-1ラッチ２６４０の内容がＺ^-2ラッチ２６３６に
移される。

【０１８１】ここで、Ｚ^-1ラッチ２６４０には、後述す
る図２９の処理９によって、ノイズシェーピング処理さ
れた１９ビットの楽音サンプルデータから切り捨てられ
た下位３ビットの信号成分を１サンプルタイミング分遅
延させた信号が保持されている。

【０１８２】従って、図２９の処理８は、図２０の遅延
部２００６の内容を遅延部２００８でさらに１オーバー
サンプリングタイミング分遅延させる処理に対応するこ
とになる。

【０１８３】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ａ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロッ
クとしてＺ１１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｚ^-1ラッチ２６４０の出力ゲート２６
２２がオンになる。

【０１８４】また、デコーダ２３０４から制御クロック
ＺＮＳＢとして“０”が入力するためアンドゲート２６
２７の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２６はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＡとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２５の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１８５】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値“０”にＦＡＳ−Ｂの入力値が加算さ
れ、従って、ＦＡＳ−Ｂから入力されたＺ^-1ラッチ２６
４０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１８６】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＺ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３７がオンとなり、Ｔ₃ラッチ２６３０の出
力がＺ^-2ラッチ２６３６にラッチされる。

【０１８７】以上の処理により、Ｚ^-1ラッチ２６４０の
内容がＺ^-2ラッチ２６３６に移される。ところで、Ｚ^-1
ラッチ２６４０とＺ^-2ラッチ２６３６には、ノイズシェ
ーピング処理において、１９ビットの出力信号の下位３
ビットのデータがフィードバックされる際に、１オーバ
ーサンプリングおよび２オーバーサンプリング前のデー
タ、つまり過去のデータが記憶されている。

【０１８８】そのため、図１のＣＰＵ１０４の出力が０
になると、図１の処理回路１０５の楽音信号の出力も０
にされるべきである。ところが、Ｚ^-1ラッチ２６４０と
Ｚ^-2ラッチ２６３６には、ＣＰＵ１０４の出力が０にな
る前の値が残っている。その結果、ノイズシェーピング
処理の過程で上記各ラッチ内に残っている信号成分がＤ
／Ａ変換器１０６（図１）に出力されてしまいノイズと
なる可能性がある。

【０１８９】このような現象が起きないようにするた
め、本実施例では、ＣＰＵ１０４の出力が０になると、
図２７の破線部のノイズシェーピング処理のリセット回
路２６５２によって、つぎのようにしてＺ^-1ラッチ２６
４０とＺ^-2ラッチ２６３６が強制的にリセットされる。

【０１９０】すなわち、図２７において、ＣＰＵ１０４
内のエンベロープ値出力ラッチ２１４（図２参照）から
出力される１８ビットのエンベロープ値が、ナンドゲー
ト２６４９に入力されている。そして、ナンドゲート２
６４９の出力は、Ａラッチ２６５０、Ｂラッチ２６５１
を介して、Ｚ^-1ラッチ２６４０とＺ^-2ラッチ２６３６の
各リセット端子に入力される。また、Ｂラッチ２６５１
の出力は、ディザ値を出力するＤｚラッチ２６０６のリ
セット端子にも入力される。

【０１９１】以上のような構成において、ＣＰＵ１０４
からの１８ビットのエンベロープ値がすべて０になる
と、ナンドゲート２６４９の出力がハイレベルになる。
そして、この出力がＡラッチ２６５０およびＢラッチ２
６５１により２サンプリングタイミング（＝インタラプ
トタイミング）分遅延された後、このハイレベル信号に
よってＺ^-1ラッチ２６４０とＺ^-2ラッチ２６３６が強制
的にリセットされる。なお、上記リセット動作以後は、
前述したディザ処理によってディザ値も出力されないよ
うにするために、上記ハイレベル信号によって、ディザ
値を出力するＤｚラッチ２６０６も強制的にリセットさ
れる。

【０１９２】ここで、ナンドゲート２６４９の出力が２
サンプリングタイミング分遅延されるのは、ＣＰＵ１０
４からの楽音サンプルデータが演算回路２３０５に入力
し、同回路２３０５から上記楽音サンプルデータに対応
する楽音信号が出力されるまでに、２サンプリングタイ
ミング分の時間を要するため、上記リセットのタイミン
グを演算回路２３０５の処理タイミングに合わせるため
である。＜演算回路の構成（処理９の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−Ｂ”（Ｈ）
を示すタイミングで実行される図２９の処理９において
は、前述した図２９の処理７でＴ₂ラッチ２６１４に得
られた１９ビットの楽音サンプルデータのうち、上位１
６ビットをＤ／Ａ変換器１０６（図１）に出力される出
力楽音サンプルデータとしてＯラッチ２６４７にセット
し、切り捨てられる下位３ビットをＺ^-1ラッチ２６４０
にセットする処理である。

【０１９３】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｂ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ２ＡＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１６がオンになる。

【０１９４】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１９５】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたＴ₂ラッチ２６
１４の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１９６】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＤＡＣＫおよびＺ１ＣＫが
入力している。従って、クロックＮＳＣＫ３の入力タイ
ミングでアンドゲート２６４８がオンとなる。

【０１９７】ここで、Ｏラッチ２６４７は、Ｔ₃ラッチ
２６３０からの１９ビットの出力のうち上位１６ビット
のみを取り込み、その１６ビットのデータをそのまま出
力するように物理的に構成されている。また、Ｚ^-1ラッ
チ２６４０は、Ｔ₃ラッチ２６３０からの１９ビットの
出力のうち下位３ビットのみを取り込み、上位１６ビッ
トに０を挿入して、１９ビットのデータとして出力する
ように物理的に構成されている。

【０１９８】このようにして、Ｔ₂ラッチ２６１４に得
られている１９ビットの楽音サンプルデータのうち、上
位１６ビットがＯラッチ２６４７にラッチされ、下位３
ビットがＺ^-1ラッチ２６４０にラッチされる。

【０１９９】以上説明した図２９の処理６〜処理９によ
って、図２０の機能構成に対応するノイズシェーピング
処理が実行される。＜演算回路の構成（処理１０の説明）＞つぎに、カウン
タラッチ２３０３（図２３）がカウント値“−Ｃ”
（Ｈ）を示すタイミングで実行される図２９の処理１０
は、オーバーサンプリング処理であって、前述した図１
９の直線補間処理である。

【０２００】すなわち、処理１０では、Ｔ₁ラッチ２６
１０にラッチされたデータに、前述した図２９の処理４
でΔ／４ラッチ２６３２にラッチされた歩進値Δ／４が
加算されることによって、新たな直線補間値（図１９参
照）が演算され、Ｔ₁ラッチ２６１０にラッチされる。

【０２０１】なお、演算前のＴ₁ラッチ２６１０には、
カウンタラッチ２３０３（図２３）がカウント値“１
Ｃ”（Ｈ）、“２Ｃ”（Ｈ）、または“３Ｃ”（Ｈ）を
示すタイミングでは、前回のオーバーサンプリングタイ
ミングにおいて同じ処理１０でラッチされた前回の直線
補間値が保持されており、同じく“０Ｃ”（Ｈ）を示す
タイミングでは、前述した図２９の処理５により、直線
補間値ではなくて新たな楽音サンプルデータ（図１９の
Ｄ１などに対応する）が保持されている。

【０２０２】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｃ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｔ₁ラッチ２６１０の出力ゲート２６
１２がオンになる。また、デコーダ２３０４から制御ク
ロックＺＮＳＡとして“０”が入力するためアンドゲー
ト２６２５の出力がローレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオンになる。その結果、Ｔ₁ラ
ッチ２６１０の内容がＦＡＳ−ＡからＦＡＳ２６２８に
入力される。

【０２０３】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＤＥＦＧＴが入力し、クロック
ＮＳＣＫ０の入力タイミングで、Δ／４ラッチ２６３２
の出力ゲート２６３４がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＢとして“０”が入力す
るためアンドゲート２６２７の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２６はオンにな
る。その結果、Δ／４ラッチ２６３２に保持されている
歩進値Δ／４が、ＦＡＳ−ＢからＦＡＳ２６２８に入力
される。

【０２０４】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたＴ
₁ラッチ２６１０の出力に、ＦＡＳ−Ｂから入力された
Δ／４ラッチ２６３２からの歩進値Δ／４が加算され
る。

【０２０５】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ１ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１１がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₁ラッチ２６１０にラッチされる。

【０２０６】以上の処理により、直線補間処理が実行さ
れる。なお、直線補間処理とは関係ないが、デコーダ２
３０４からはラッチクロックとしてＤＺＣＫが入力して
いる。従って、クロックＮＳＣＫ３の入力タイミングで
アンドゲート２６０７がオンとなり、乱数発生回路２６
５３から出力する乱数値が、後述する図２９の処理１２
で処理される新たなディザ値としてＤｚラッチ２６０６
にラッチされる。＜演算回路の構成（処理１１の説明）＞つぎに、カウン
タラッチ２３０３（図２３）がカウント値“−Ｄ”
（Ｈ）を示すタイミングで実行される図２９の処理１１
は、上述の処理１０でＴ₁ラッチ２６１０に得られた新
たな直線補間値を、後述する処理１２でのディザ処理、
および次回のオーバーサンプリングタイミングにおける
前述した処理６〜処理９のノイズシェーピング処理のた
めに、Ｔ₂ラッチ２６１４に移す処理である。これによ
り、オーバーサンプリング処理である直線補間処理とデ
ィザ処理およびノイズシェーピング処理がカスケードに
接続されることになる。

【０２０７】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｄ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｔ₁ラッチ２６１０の出力ゲート２６
１２がオンになる。

【０２０８】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０２０９】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたＴ₁ラッチ２６
１０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０２１０】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＴＭ２ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０
の出力がＴ₂ラッチ２６１４にラッチされる。

【０２１１】以上の処理により、Ｔ₁ラッチ２６１０の
内容がＴ₂ラッチ２６１４に移される。＜演算回路の構成（処理１２の説明）＞最後に、カウン
タラッチ２３０３（図２３）がカウント値“−Ｅ”
（Ｈ）を示すタイミングで実行される図２９の処理１２
においては、上述の処理１１でＴ₂ラッチ２６１４に移
し替えられた新たな直線補間値に、Ｄｚラッチ２６０６
に保持されているディザ値が加算され、その加算値がＴ
₂ラッチ２６１４に新たにラッチされる。この処理は、
前述した図２９の処理３と同様、前述した図２０のディ
ザ付加部（Ｄｚ）２００２と加算部２００１の機能に対
応し、このＴ₂ラッチ２６１４の内容に対して、次回の
オーバーサンプリングタイミングにおいて、前述した処
理６〜処理９のノイズシェーピング処理が実行されるこ
とになる。

【０２１２】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｅ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロッ
クとしてＴＭ２ＢＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１９がオンになる。また、デコーダ２３０４から制御
クロックＺＮＳＢとして“０”が入力するためアンドゲ
ート２６２７の出力がローレベルとなり、ＦＡＳ２６２
８の入力ゲート２６２６はオンになる。その結果、Ｔ₂
ラッチ２６１４の内容が、ＦＡＳ−ＢからＦＡＳ２６２
８に入力される。

【０２１３】一方、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＤＺＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｄｚラッチ２６０６の出
力ゲート２６０８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＡとして“０”が入力するた
めアンドゲート２６２５の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２４はオンになる。その
結果、Ｄｚラッチ２６０６内の乱数発生器２６５３によ
り発生され同ラッチに保持されているディザ値が、ＦＡ
Ｓ−ＡからＦＡＳ２６２８に入力される。

【０２１４】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ｂから入力されたＴ
₂ラッチ２６１４の出力に、ＦＡＳ−Ａから入力された
Ｄｚラッチ２６０６からのディザ値が加算される。

【０２１５】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４にラッチされる。

【０２１６】以上説明した実施例により、図１のＣＰＵ
１０４の制御によるソフトウエ処理に基づく楽音信号の
生成処理と、図１の外付けの処理回路１０５による楽音
信号に対する各種制御処理とを、正確に同期させて実行
することができる。ノイズシェーピング処理のリセット回路の第２の実施例つぎに、図３１は、図２７のノイズシェーピング処理の
リセット回路２６５２の第２の実施例の構成図である。

【０２１７】前述した実施例では、ノイズシェーピング
処理のためのＺ^-1ラッチ２６４０とＺ^-2ラッチ２６３
６、およびディザ処理のためのＤｚラッチ２６０６は、
ＣＰＵ１０４内のエンベロープ値出力ラッチ２１４（図
２参照）から出力される１８ビットのエンベロープ値が
すべて０になることによってリセットされていた。

【０２１８】これに対して、図３１の第２の実施例で
は、上記各ラッチは、ＣＰＵ１０４内の累算波高値出力
ラッチ２１３（図２参照）から出力される１８ビットの
累算波高値がすべて０になる状態が一定時間続いた場合
にリセットされる。

【０２１９】すなわち、まず、ゼロ入力値判別回路３１
０１は、ＣＰＵ１０４内の累算波高値出力ラッチ２１３
から出力される１８ビットの累算波高値がすべて０にな
った状態を検出する回路であり、その検出時にハイレベ
ルの判別信号を出力する。この回路は、前述した図２７
のナンドゲート２６４９と同様の回路によって実現でき
る。

【０２２０】つぎに、ＤＦＦ３１０２、３１０３は、非
同期クリア端子（ＣＬＲ）付きのＤ−フリップフロップ
回路であり、ゼロ入力値判別回路３１０１からの判別出
力がローレベル（“Ｌ”）となるタイミング、すなわ
ち、ゼロ入力値判別回路３１０１が累算波高値のオール
０を検出しないタイミングで、各出力Ｑをローレベル
（“Ｌ”）にクリアする。

【０２２１】一方、ＤＦＦ３１０２、３１０３は、ＣＰ
Ｕ１０４内のクロック発生部２０３（図２）からクロッ
ク端子（ＣＫ）にインタラプト信号ＩＮＴが入力される
毎に、入力Ｄの論理を出力Ｑに伝達する。

【０２２２】そして、ＤＦＦ３１０２の入力Ｄはハイレ
ベルにプルアップされ、アンド回路３１０４の第１の入
力および第２の入力にはＤＦＦ３１０２、３１０３の各
出力Ｑが入力され、アンド回路３１０４の出力は、図２
７のノイズシェーピング処理のためのＺ^-1ラッチ２６４
０とＺ^-2ラッチ２６３６、および図２６のディザ処理の
ためのＤｚラッチ２６０６の各リセット端子に入力され
る。

【０２２３】上述した第２の実施例の構成において、Ｃ
ＰＵ１０４内の累算波高値出力ラッチ２１３から出力さ
れる１８ビットの累算波高値がすべて０になる状態でな
ければ、ＤＦＦ３１０２、３１０３は常にクリアされ
る。従って、アンド回路３１０４の出力がローレベルと
なり、図２７のノイズシェーピング処理のためのＺ^-1ラ
ッチ２６４０とＺ^-2ラッチ２６３６、および図２６のデ
ィザ処理のためのＤｚラッチ２６０６はリセットされ
ず、前述したノイズシェーピング処理およびディザ処理
が実行される。

【０２２４】一方、ＣＰＵ１０４内の累算波高値出力ラ
ッチ２１３から出力される１８ビットの累算波高値がす
べて０になると、そのタイミング以後に最初に入力され
るインタラプト信号ＩＮＴのパルスによってＤＦＦ３１
０２の入力Ｄのハイレベル状態がＤＦＦ３１０２の出力
Ｑに現われ、つぎに入力されるインタラプト信号ＩＮＴ
のパルスによってＤＦＦ３１０３の出力Ｑがハイレベル
になる。この結果、アンド回路３１０４の第１の入力お
よび第２の入力がともにハイレベルとなって、アンド回
路３１０４の出力がハイレベルとなり、Ｚ^-1ラッチ２６
４０とＺ^-2ラッチ２６３６、およびＤｚラッチ２６０６
がリセットされる。従って、図１の処理回路１０５の楽
音信号の出力が０になり、ノイズの発生が抑制される。

【０２２５】上述の状態において、ＣＰＵ１０４内の累
算波高値出力ラッチ２１３から出力される１８ビットの
累算波高値がオール０以外の値に復帰すると、ゼロ入力
値判別回路３１０１の出力がローレベルになり、ＤＦＦ
３１０２、３１０３がクリアされる。従って、アンド回
路３１０４の出力がローレベルに戻り、Ｚ^-1ラッチ２６
４０とＺ^-2ラッチ２６３６、およびＤｚラッチ２６０６
のリセット状態が解消され、前述したノイズシェーピン
グ処理およびディザ処理が再開される。

【０２２６】ここで、前述したように、インタラプト信
号ＩＮＴのパルスの入力周期は楽音信号のサンプリング
周期に等しい。従って、ＣＰＵ１０４内の累算波高値出
力ラッチ２１３から出力される１８ビットの累算波高値
がすべて０になる状態が２サンプリングタイミング分続
いた場合に、上記各ラッチのリセットが行なわれること
になる。

【０２２７】楽音信号の波形が０に収束していない状態
においても、累算波高値がすべて０になる状態は発生し
得るが、その状態が２サンプリングタイミング分続いて
発生することはほとんどあり得ない。従って、上述のよ
うに累算波高値がすべて０になる状態が一定時間（２サ
ンプリングタイミング分）続くことを検出することによ
り、楽音信号の波形が０に収束したことを検出すること
ができ、その検出タイミングで上記各ラッチのリセット
が行なわれる。

【０２２８】なお、上述の２サンプリングタイミング分
の遅延処理は、ＣＰＵ１０４からの楽音サンプルデータ
が演算回路２３０５に入力し、同回路２３０５から上記
楽音サンプルデータに対応する楽音信号が出力されるま
でに、２サンプリングタイミング分の時間を要するた
め、上記リセットのタイミングを演算回路２３０５の処
理タイミングに合わせるための遅延処理も兼ねている。ノイズシェーピング処理のリセット回路の第３の実施例図３２は、図２７のノイズシェーピング処理のリセット
回路２６５２の第３の実施例の構成図である。

【０２２９】上述した図３１の第２の実施例では、ノイ
ズシェーピング処理のためのＺ^-1ラッチ２６４０とＺ^-2
ラッチ２６３６、およびディザ処理のためのＤｚラッチ
２６０６は、ＣＰＵ１０４内の累算波高値出力ラッチ２
１３（図２参照）から出力される１８ビットの累算波高
値がすべて０になる状態が一定時間続いた場合にリセッ
トされるように構成された。

【０２３０】これに対して、図３２の第３の実施例で
は、上記各ラッチは、累算波高値がすべて０になる状態
が一定時間続いた後に、さらに演算回路２３０５内のＯ
ラッチ２６４７（図２６参照）の出力値がすべて０にな
る状態が一定時間続いた場合にリセットされる。

【０２３１】すなわち、まず、ゼロ入力値判別回路３２
０１、ＤＦＦ３２０２、３２０３、およびアンド回路３
２０４の第１の入力および第２の入力の部分の構成は、
図３１の３１０１〜３１０４の各構成部分と同じ構成で
ある。

【０２３２】つぎに、ゼロ出力値判別回路３２０５は、
演算回路２３０５内のＯラッチ２６４７から出力される
１６ビットの出力値がすべて０になった状態を検出する
回路であり、その検出時にハイレベルの判別信号を出力
する。この回路は、前述した図２７のナンドゲート２６
４９と同様の回路によって実現できる。この回路が出力
する判別信号は、アンド回路３２０４の第３の入力に入
力される。

【０２３３】つぎに、ＤＦＦ３２０６、３２０７は、Ｄ
ＦＦ３２０２、３２０３と同様、非同期クリア端子（Ｃ
ＬＲ）付きのＤ−フリップフロップ回路であり、アンド
回路３２０４からの判別出力がローレベル（“Ｌ”）と
なるタイミングで、各出力Ｑをローレベル（“Ｌ”）に
クリアする。

【０２３４】一方、ＤＦＦ３２０６、３２０７は、ＣＰ
Ｕ１０４内のクロック発生部２０３（図２）からクロッ
ク端子（ＣＫ）にインタラプト信号ＩＮＴが入力される
毎に、入力Ｄの論理を出力Ｑに伝達する。

【０２３５】そして、ＤＦＦ３２０６の入力Ｄはハイレ
ベルにプルアップされ、アンド回路３２０８の第１の入
力および第２の入力にはＤＦＦ３２０６、３２０７の各
出力Ｑが入力され、アンド回路３２０８の出力は、図２
７のノイズシェーピング処理のためのＺ^-1ラッチ２６４
０とＺ^-2ラッチ２６３６、および図２６のディザ処理の
ためのＤｚラッチ２６０６の各リセット端子に入力され
る。

【０２３６】上述した第２の実施例の構成において、Ｃ
ＰＵ１０４内の累算波高値出力ラッチ２１３から出力さ
れる１８ビットの累算波高値がすべて０になる状態でな
ければ、ＤＦＦ３２０２、３２０３は常にクリアされ、
アンド回路３２０４の出力がローレベルとなる。従っ
て、ＤＦＦ３２０６、３２０７も常にクリアされ、アン
ド回路３２０８の出力がローレベルとなる。この結果、
図２７のノイズシェーピング処理のためのＺ^-1ラッチ２
６４０とＺ^-2ラッチ２６３６、および図２６のディザ処
理のためのＤｚラッチ２６０６はリセットされず、前述
したノイズシェーピング処理およびディザ処理が実行さ
れる。

【０２３７】一方、ＣＰＵ１０４内の累算波高値出力ラ
ッチ２１３から出力される１８ビットの累算波高値がす
べて０になる状態が２サンプリングタイミング分続く
と、前述した図３１の第２の実施例の場合と同様の動作
により、アンド回路３２０４の第１の入力および第２の
入力がともにハイレベルとなる。

【０２３８】この状態において、演算回路２３０５内の
Ｏラッチ２６４７（図２６参照）の出力値がすべて０に
なると、アンド回路３２０４の第３の入力がハイレベル
となり、アンド回路３２０４の出力がハイレベルとな
る。従って、そのタイミング以後に最初に入力されるイ
ンタラプト信号ＩＮＴのパルスによってＤＦＦ３２０６
の入力Ｄのハイレベル状態がＤＦＦ３２０７の出力Ｑに
現われ、つぎに入力されるインタラプト信号ＩＮＴのパ
ルスによってＤＦＦ３２０７の出力Ｑがハイレベルにな
る。この結果、アンド回路３２０８の第１の入力および
第２の入力がともにハイレベルとなって、アンド回路３
２０８の出力がハイレベルとなり、Ｚ^-1ラッチ２６４０
とＺ^-2ラッチ２６３６、およびＤｚラッチ２６０６がリ
セットされて、ノイズの発生が抑制される。

【０２３９】累算波高値がすべて０になる状態が２サン
プリングタイミング分続き、さらにＯラッチ２６４７の
出力値もすべて０になった状態において、上記出力値が
オール０以外の値に復帰すると、ゼロ出力値判別回路３
２０５の出力がローレベルになり、アンド回路３２０４
の出力がローレベルになって、ＤＦＦ３２０６、３２０
７がクリアされる。この結果、アンド回路３２０８の出
力がローレベルに戻り、Ｚ^-1ラッチ２６４０とＺ^-2ラッ
チ２６３６、およびＤｚラッチ２６０６のリセット状態
が解消され、前述したノイズシェーピング処理およびデ
ィザ処理が再開される。

【０２４０】従って、ＣＰＵ１０４内の累算波高値出力
ラッチ２１３から出力される１８ビットの累算波高値が
すべて０になる状態が２サンプリングタイミング分以上
続き、その状態において、Ｏラッチ２６４７から出力さ
れる１６ビットの出力値もすべて０になる状態がさらに
２サンプリングタイミング分以上続いた場合に、上記各
ラッチのリセットが行なわれることになる。

【０２４１】以上説明した第３の実施例では、出力値が
減衰しきる前にリセットが行なわれてしまうことによる
ノイズの発生を抑制することができる。ノイズシェーピング処理のリセット回路の第４の実施例図３２は、図２７のノイズシェーピング処理のリセット
回路２６５２の第４の実施例の構成図である。

【０２４２】前述した図３１の第２の実施例では、ノイ
ズシェーピング処理のためのＺ^-1ラッチ２６４０とＺ^-2
ラッチ２６３６、およびディザ処理のためのＤｚラッチ
２６０６は、ＣＰＵ１０４内の累算波高値出力ラッチ２
１３（図２参照）から出力される１８ビットの累算波高
値がすべて０になる状態が一定時間続いた場合にリセッ
トされるように構成された。

【０２４３】これに対して、図３３の第４の実施例で
は、上記各ラッチは、上記累算波高値の差分値が０にな
る状態が一定時間続いた場合にリセットされる。すなわ
ち、まず、ゼロ差分値判別回路３３０１は、ＣＰＵ１０
４内の累算波高値出力ラッチ２１３から出力される１８
ビットの累算波高値の差分値を計算し、その差分値が０
になった状態を検出する回路であり、その検出時にハイ
レベルの判別信号を出力する。

【０２４４】つぎに、ＤＦＦ３３０２、３３０３、およ
びアンド回路３３０４の構成は、図３１の３１０２〜３
１０４の各構成部分と同じ構成である。上述した第４の
実施例の構成において、ＣＰＵ１０４内の累算波高値出
力ラッチ２１３から出力される１８ビットの累算波高値
の差分値が０にならなければ、ＤＦＦ３３０２、３３０
３は常にクリアされ、アンド回路３３０４の出力がロー
レベルとなる。従って、図２７のノイズシェーピング処
理のためのＺ^-1ラッチ２６４０とＺ^-2ラッチ２６３６、
および図２６のディザ処理のためのＤｚラッチ２６０６
はリセットされず、前述したノイズシェーピング処理お
よびディザ処理が実行される。

【０２４５】一方、ＣＰＵ１０４内の累算波高値出力ラ
ッチ２１３から出力される１８ビットの累算波高値の差
分値が０になる状態が２サンプリングタイミング分続く
と、前述した図３１の第２の実施例の場合と同様の動作
により、アンド回路３３０４の出力がハイレベルとな
り、Ｚ^-1ラッチ２６４０とＺ^-2ラッチ２６３６、および
Ｄｚラッチ２６０６がリセットされて、ノイズの発生が
抑制される。

【０２４６】上述の状態において、上記差分値が０以外
の値に復帰すると、ゼロ差分値判別回路３３０１の出力
がローレベルになり、ＤＦＦ３３０２、３３０３がクリ
アされる。この結果、アンド回路３３０４の出力がロー
レベルに戻り、Ｚ^-1ラッチ２６４０とＺ^-2ラッチ２６３
６、およびＤｚラッチ２６０６のリセット状態が解消さ
れ、前述したノイズシェーピング処理およびディザ処理
が再開される。

【０２４７】この第４の実施例では、累算波高値が０以
外の振幅の小さな直流値に収束してしまった場合でも、
ノイズシェーピング処理およびディザ処理をリセットす
ることができる。ノイズシェーピング処理のリセット回路の他の実施例以上説明した図２７のノイズシェーピング処理のリセッ
ト回路２６５２の各実施例により、ノイズシェーピング
処理およびディザ処理のための各ラッチのリセットを、
以下のいずれかの状態を検出することによって行なっ
た。

【０２４８】1)処理回路１０５（図１）へ入力する累算
波高値のエンベロープ値が０になったこと。 2)処理回路１０５へ入力する累算波高値が一定時間以上
０になったこと。

【０２４９】3)処理回路１０５へ入力する累算波高値が
一定時間以上０になり、その後さらに処理回路１０５の
出力値が一定時間以上０になったこと。 4)処理回路１０５へ入力する累算波高値の差分値が一定
時間以上０になったこと。

【０２５０】本発明は、上述の４つの場合に基づいて、
このほかにも例えば以下のような状態を検出することに
よって、各ラッチのリセットを行なうようにしてもよ
い。 5)処理回路１０５へ入力する累算波高値が一定時間以上
０になり、その後さらに処理回路１０５の出力値のエン
ベロープ値が０になったこと。

【０２５１】6)処理回路１０５へ入力する累算波高値が
一定時間以上０になり、その後さらに処理回路１０５の
出力値の差分値が一定時間以上０になったこと。 7)処理回路１０５へ入力する累算波高値のエンベロープ
値が０になり、その後さらに処理回路１０５の出力値が
一定時間以上０になったこと。

【０２５２】8)処理回路１０５へ入力する累算波高値の
エンベロープ値が０になり、その後さらに処理回路１０
５の出力値のエンベロープ値が０になったこと。 9)処理回路１０５へ入力する累算波高値のエンベロープ
値が０になり、その後さらに処理回路１０５の出力値の
差分値が一定時間以上０になったこと。

【０２５３】10)処理回路１０５へ入力する累算波高値
の差分値が一定時間以上０になり、その後さらに処理回
路１０５の出力値が一定時間以上０になったこと。 11)処理回路１０５へ入力する累算波高値の差分値が一
定時間以上０になり、その後さらに処理回路１０５の出
力値のエンベロープ値が０になったこと。

【０２５４】12)処理回路１０５へ入力する累算波高値
の差分値が一定時間以上０になり、その後さらに処理回
路１０５の出力値の差分値が一定時間以上０になったこ
と。

【０２５５】なお、差分値については、必ずしもそれが
一定時間以上０であることを検出する必要はなく、差分
値が１回でも０になったことを検出するものであっても
よい。他の実施例の説明以上説明した実施例において、図１の処理回路１０５
は、オーバーサンプリング処理として、図２６、図２７
の構成で示される図２３の演算回路２３０５により、図
１９の原理に基づく図２９の処理４および処理１０など
の直線補間処理として実現した。これに対し、より精度
の高いオーバーサンプリング処理を行うには、図１７、
図１８などの説明において前述したように、元の音響信
号の周波数帯域以上の帯域に存在する高調波成分をカッ
トする例えば図３４のような機能構成を有するディジタ
ルローパスフィルタリング処理を、ＤＳＰなどによるデ
ィジタル信号処理として直接実行してもよい。

【０２５６】また、上述した実施例では、図１の処理回
路１０５は、オーバーサンプリング処理、ノイズシェー
ピング処理、およびディザ処理を実行する回路として説
明されたが、本発明はこれらに限られることなく、例え
ばリバーブやトレモロなどの効果付加処理を実行する回
路であってもよい。

【０２５７】さらに、上述した実施例では、図１のＣＰ
Ｕ１０４は楽音信号をモノラルで生成し、処理回路１０
５はそのモノラルの楽音信号を処理してＤ／Ａ変換器１
０６に出力している。これに対して、ＣＰＵ１０４、処
理回路１０５およびＤ／Ａ変換器１０６などが、楽音信
号の生成、制御および出力をステレオで実行するように
構成されてもよい。この場合、例えば、演算回路２３０
５（図２３）内の入力ラッチ２６０１（図２６参照）
は、ＣＰＵ１０４からのステレオの楽音サンプルデータ
に対応して２個設けられ、演算回路２３０５の構成は、
これらの入力ラッチの各楽音サンプルデータに対して、
時分割処理によってオーバーサンプリング処理などを実
行するハードウエア構成とすればよい。

【０２５８】

【発明の効果】本発明の第１の態様によれば、入力楽音
信号が消音状態に収束したことを判別してから楽音信号
に対して行う遅延処理にて遅延される時間が経過した
後、遅延処理を行う遅延部の内容が強制的にリセットさ
れるため、遅延部に残存している過去のサンプルデータ
に基づいて不要な雑音成分が出力されてしまうことを抑
制することが可能となる。

【０２５９】本発明の第２の態様によれば、入力楽音信
号が消音状態に収束したことを判別してから楽音信号に
対して行う遅延処理にて遅延される時間が経過した後、
さらに出力楽音信号が消音状態に収束した場合に、遅延
部の内容が強制的にリセットされるため、出力楽音信号
が減衰しきる前に遅延部の内容がリセットされてしまう
ことによるノイズの発生を抑制することが可能となる。

【０２６０】ここで、本発明の第１または第２の態様に
おいて、入力側消音状態判別手段または出力側消音状態
判別手段は、入力、出力楽音信号の振幅エンベロープ値
が０になることを判別することにより、または、入力、
出力楽音信号の振幅値が一定時間以上０になることを判
別することにより、入力、出力楽音信号が消音状態に収
束したことを判別することが可能となる。

【０２６１】また、入力側消音状態判別手段または出力
側消音状態判別手段は、入力、出力楽音信号の振幅値の
差分値が０になることを判別することにより、入力、出
力楽音信号が消音状態に収束したことを判別することが
可能となる。この場合には、入力、出力楽音信号の振幅
値が０以外の振幅の小さな直流値に収束してしまった場
合でも、遅延部の内容をリセットすることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】ＣＰＵの内部構成図である。

【図３】ＣＰＵのメインフローチャートである。

【図４】インタラプト処理の動作フローチャートであ
る。

【図５】音源処理の動作フローチャートである。

【図６】メイン動作フローチャートとインタラプト処理
との関係を示す概念図である。

【図７】ＲＡＭ上の発音チャネル毎の記憶領域を示す図
である。

【図８】ＲＡＭ上のバッフア領域を示す図である。

【図９】制御データ兼波形用ＲＯＭ上の量子化データの
データフォーマットを示す図である。

【図１０】ＡＤＰＣＭ方式において差分値Ｄと現在アド
レスＡ_Fを用いて補間値Ｘ_Qを求める場合の原理説明図
である。

【図１１】適応量子化の原理説明図である。

【図１２】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その１）である。

【図１３】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その２）である。

【図１４】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その３）である。

【図１５】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その４）である。

【図１６】エンベロープ特性の説明図である。

【図１７】Ｄ／Ａ変換器から出力される信号の周波数ス
ペクトル図（その１）である。

【図１８】Ｄ／Ａ変換器から出力される信号の周波数ス
ペクトル図（その２）である。

【図１９】直線補間を説明する図である。

【図２０】ノイズシェーピングの原理構成図である。

【図２１】ノイズシェーピングの効果を示す図（その
１）である。

【図２２】ノイズシェーピングの効果を示す図（その
２）である。

【図２３】処理回路の内部構成図である。

【図２４】クロック関係のタイミング・チャート（その
１）である。

【図２５】クロック関係のタイミング・チャート（その
２）である。

【図２６】演算回路の内部構成図（その１）である。

【図２７】演算回路の内部構成図（その２）である。

【図２８】ＣＰＵと処理回路の同期動作の説明図であ
る。

【図２９】演算回路における各処理に用いられる制御ク
ロックを示す図である。

【図３０】演算回路における各処理のタイミングチャー
トである。

【図３１】ノイズシェーピング処理のリセット回路の第
２の実施例の構成図である。

【図３２】ノイズシェーピング処理のリセット回路の第
３の実施例の構成図である。

【図３３】ノイズシェーピング処理のリセット回路の第
４の実施例の構成図である。

【図３４】他の実施例におけるディジタルローパスフィ
ルタリング処理の機能構成図である。

【符号の説明】

１０１スイッチ部１０２鍵盤１０３機能キー１０４ＣＰＵ１０５処理回路１０６Ｄ／Ａ変換器１０７サウンドシステム２０１制御用ＲＯＭ２０２ＲＯＭアドレスデコーダ２０３クロック発生部２０４ＲＡＭアドレス制御部２０５ＲＯＭアドレス制御部２０６ＲＡＭ２０７オペレーション解析部２０８加減算器及び論理演算部２０９乗算器２１０入力ポート２１１出力ポート２１２制御データ兼波形ＲＯＭ２１３累算波高値出力ラッチ２１４エンベロープ値出力ラッチ２３０１分周回路２３０２６４進カウンタ２３０３カウンタラッチ２３０４デコーダ回路２３０５演算回路２６０６Ｄｚラッチ２６３６Ｚ^-2ラッチ２６４０Ｚ^-1ラッチ２６４９ナンドゲート２６５０Ａラッチ２６５１Ｂラッチ２６５２ノイズシェーピング処理のリセット回路３１０１、３２０１ゼロ入力値判別回路３１０２、３１０３、３２０２、３２０３、３３０２、
３３０３Ｄ−フリップフロップ（ＤＦＦ）、３１０４、３２０４、３２０８、３３０４アンド
回路３２０５ゼロ出力値判別回路３３０１ゼロ差分値判別回路

フロントページの続き (56)参考文献特開平２−25116（ＪＰ，Ａ) 特開平２−20934（ＪＰ，Ａ) 特開平２−116897（ＪＰ，Ａ) 特開平４−189032（ＪＰ，Ａ) 特開平１−254023（ＪＰ，Ａ) 特開昭62−239711（ＪＰ，Ａ) 特開平２−50508（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/12 G10K 15/12 H03H 17/04 641 H03M 7/36

Claims

(57)【特許請求の範囲】

【請求項１】楽音信号の遅延処理を含む楽音制御処理
を実行する楽音制御装置において、前記楽音制御処理への入力楽音信号が消音状態に収束し
たことを判別する入力側消音状態判別手段と、該入力側消音状態判別手段が前記入力楽音信号の消音状
態を判別してから前記遅延処理にて遅延される時間が経
過した後に、前記楽音信号の遅延処理を行う遅延部の内
容を強制的にリセットするリセット手段を有する、ことを特徴とする楽音制御装置。
【請求項２】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅エンベロープ値が０になったことを判
別することにより、前記入力楽音信号が消音状態に収束
したことを判別する、ことを特徴とする請求項１に記載の楽音制御装置。
【請求項３】楽音信号の遅延処理を含む楽音制御処理
を実行する楽音制御装置において、前記楽音制御処理への入力楽音信号が消音状態に収束し
たことを判別する入力側消音状態判別手段と、該入力側消音状態判別手段が前記入力楽音信号の消音状
態を、前記遅延処理にて遅延される時間が経過するまで
連続して判別した場合に、前記楽音信号の遅延処理を行
う遅延部の内容を強制的にリセットするリセット手段を
有する、ことを特徴とする楽音制御装置。
【請求項４】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅値が０になったことを判別することに
より、前記入力楽音信号が消音状態に収束したことを判
別する請求項３に記載の楽音制御装置。
【請求項５】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅値の差分値が０になったことを判別す
ることにより、前記入力楽音信号が消音状態に収束した
ことを判別する請求項３に記載の楽音制御装置。
【請求項６】楽音信号の遅延処理を含む楽音制御処理
を実行する楽音制御装置において、前記楽音制御処理への入力楽音信号が消音状態に収束し
たことを判別する入力側消音状態判別手段と、前記楽音制御処理からの出力楽音信号が消音状態に収束
したことを判別する出力側消音状態判別手段と、該入力側消音状態判別手段が前記入力楽音信号の消音状
態を判別してから前記遅延処理にて遅延される時間が経
過した後、前記出力側消音状態判別手段が前記出力楽音
信号の消音状態を判別した場合、前記楽音信号の遅延処
理を行う遅延部の内容を強制的にリセットするリセット
手段を有する、ことを特徴とする楽音制御装置。
【請求項７】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅値が所定時間以上０になったことを判
別することにより、前記入力楽音信号が消音状態に収束
したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値が所定時間以上０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項８】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅値が所定時間以上０になったことを判
別することにより、前記入力楽音信号が消音状態に収束
したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅エンベロープ値が０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項９】前記入力側消音状態判別手段は、前記入
力楽音信号の振幅値が所定時間以上０になったことを判
別することにより、前記入力楽音信号が消音状態に収束
したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値の差分値が０になったことを判別することにより、
前記出力楽音信号が消音状態に収束したことを判別す
る、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１０】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅エンベロープ値が０になったことを
判別することにより、前記入力楽音信号が消音状態に収
束したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値が所定時間以上０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１１】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅エンベロープ値が０になったことを
判別することにより、前記入力楽音信号が消音状態に収
束したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅エンベロープ値が０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１２】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅エンベロープ値が０になったことを
判別することにより、前記入力楽音信号が消音状態に収
束したことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値の差分値が０になったことを判別することにより、
前記出力楽音信号が消音状態に収束したことを判別す
る、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１３】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅値の差分値が０になったことを判別
することにより、前記入力楽音信号が消音状態に収束し
たことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値が所定時間以上０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１４】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅値の差分値が０になったことを判別
することにより、前記入力楽音信号が消音状態に収束し
たことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅エンベロープ値が０になったことを判別することによ
り、前記出力楽音信号が消音状態に収束したことを判別
する、ことを特徴とする請求項６に記載の楽音制御装置。
【請求項１５】前記入力側消音状態判別手段は、前記
入力楽音信号の振幅値の差分値が０になったことを判別
することにより、前記入力楽音信号が消音状態に収束し
たことを判別し、前記出力側消音状態判別手段は、前記出力楽音信号の振
幅値の差分値が０になったことを判別することにより、
前記出力楽音信号が消音状態に収束したことを判別す
る、ことを特徴とする請求項６に記載の楽音制御装置。