JPH0561460A

JPH0561460A - 楽音信号発生装置

Info

Publication number: JPH0561460A
Application number: JP3220704A
Authority: JP
Inventors: Takashi Akutsu; 隆阿久津; Hitotsugu Kato; 仁嗣加藤; Teruo Jinbo; 輝雄神保
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1991-08-30
Filing date: 1991-08-30
Publication date: 1993-03-12

Abstract

(57)【要約】【目的】本発明は、楽音信号の生成処理と他の楽音制
御処理を汎用のプロセッサと外付けの処理回路で実行す
る装置に関し、プロセッサでの楽音信号の生成処理と処
理回路での楽音制御処理を正確に同期させることを目的
とする。【構成】音源処理を実行するＣＰＵの外部に設けら
れ、ＣＰＵからの楽音サンプルデータに対して、オーバ
ーサンプリング処理、ノイズシェーピング処理、ディザ
処理などを実行する演算回路２３０５において、ＣＰＵ
から入力する楽音サンプルデータの時間間隔は、ＣＰＵ
内の音源処理プログラムの実行時間の変化により、サン
プリング間隔に正確には一致しない。そこで、入力ラッ
チ２６０１は、ＣＰＵからの楽音サンプルデータを、サ
ンプリング間隔に同期したインタラプト信号でラッチ
し、後段の回路に入力する。この結果、ＣＰＵから出力
される楽音サンプルデータは、サンプリングタイミング
に正確に同期した一定時間間隔で演算回路２３０５内に
入力されることになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、楽音信号の生成処理と
それに付随する楽音制御処理を汎用のプロセッサと外付
けの処理回路とで実行する楽音信号発生装置に関する。

【０００２】

【従来の技術】従来、汎用のプロセッサを用いて、ソフ
トウエア処理によって楽音信号を生成する技術が提案さ
れている。このような技術によれば、従来の専用のＬＳ
Ｉを用いて楽音信号を生成する場合に比較して、より汎
用的な音源処理を実行することができ、コストの低減が
図れる。

【０００３】このような汎用のプロセッサにおいては、
鍵盤の各キーや音色スイッチなどの各種機能キーの操作
などの処理が通常のプログラムルーチンで実行され、各
サンプリングタイミングにおける楽音サンプルデータ
は、一定時間ごとのタイマ割り込みに基づくインタラプ
ト処理によって生成される。

【０００４】しかし、汎用のプロセッサを用いると、専
用ＬＳＩを使用する場合に比較して演算速度の早い処理
は困難である。従って、通常の楽音信号を生成する処理
以外に、高速な演算処理が必要なオーバーサンプリング
処理、ノイズシェーピング処理、あるいはディザ処理な
どの楽音制御処理を行うには、汎用のプロセッサのみで
は実現できない。

【０００５】そのために、汎用のプロセッサの外部に、
上述の楽音制御処理を専用に実行する独立した処理回路
が付加されることになる。

【０００６】

【発明が解決しようとする課題】しかし、汎用のプロセ
ッサのほかに外付の処理回路が付加されるシステムにお
いては、汎用のプロセッサが一定時間ごとのインタラプ
ト処理によって楽音サンプルデータを生成する場合、各
インタラプトタイミングごとに楽音サンプルデータが生
成されるのに要する音源処理の時間は、プログラムの実
行状態によって変化するため、楽音サンプルデータがプ
ロセッサから出力されるタイミングも完全に等間隔には
ならない。従って、汎用のプロセッサから楽音サンプル
データが出力されるタイミングと処理回路が各楽音サン
プルデータに対して楽音制御処理を実行するタイミング
とがずれてしまい、両者のタイミングの同期をとるのが
困難であるという問題点を有している。

【０００７】本発明の課題は、汎用のプロセッサにおけ
る楽音信号の生成処理と外付けの処理回路における各種
楽音制御処理とを正確に同期させることを可能にし、高
度な楽音制御を可能とすることにある。

【０００８】

【課題を解決するための手段】本発明は、サンプリング
タイミングなどの所定時間間隔で音源処理プログラムを
実行することにより楽音サンプルデータを順次生成する
汎用のプロセッサと、そのプロセッサの外部に設けられ
そのプロセッサで生成された楽音サンプルデータに対し
て、オーバーサンプリング処理、ノイズシェーピング処
理、あるいはディザ処理などの楽音制御処理を実行する
処理回路とを有する楽音信号発生装置を前提とする。

【０００９】そして、プロセッサが音源処理プログラム
を実行して生成した楽音サンプルデータを保持し、その
楽音サンプルデータを前述した所定時間間隔に同期した
出力時間間隔で処理回路に入力する同期手段を有する。

【００１０】ここで、プロセッサはステレオの楽音サン
プルデータを生成し、処理回路はこれらのステレオの楽
音サンプルデータに対して楽音制御処理を時分割で実行
するように構成でき、この場合、同期手段は、プロセッ
サからのステレオの楽音サンプルデータをそれぞれ保持
し、それらを前述した出力時間間隔で処理回路にそれぞ
れ入力するように構成できる。

【００１１】

【作用】プロセッサがインタラプト処理によって所定時
間間隔で音源処理プログラムを実行して楽音サンプルデ
ータを生成する場合、各タイミングごとに楽音サンプル
データが生成されるのに要する音源処理の時間はプログ
ラムの実行状態によって変化し、楽音サンプルデータが
プロセッサから出力されるタイミングも完全に等間隔に
はならない。

【００１２】これに対して、同期手段が、プロセッサか
ら出力される上記楽音サンプルデータを保持し、それを
前述した所定時間間隔に同期した出力時間間隔で処理回
路に入力する。

【００１３】この結果、処理回路には、プロセッサにお
ける音源処理時間の変化によらず、正確な時間間隔で楽
音サンプルデータが入力されることになり、プロセッサ
から楽音サンプルデータが出力されるタイミングと処理
回路が各楽音サンプルデータに対して楽音制御処理を実
行するタイミングとを同期させることができる。

【００１４】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。実施例の全体構成図１は、本発明の第１実施例の全体構成図である。図１
において、まず、装置全体は大きく分けて、ソフトウエ
ア処理を実行することによって、楽音信号を生成するＣ
ＰＵ１０４と、それ以外の処理を実行する処理回路１０
５とを組み合わせて構成されている。

【００１５】鍵盤１０２と機能スイッチ１０３とからな
るスイッチ部１０１は楽器の操作入力部であり、スイッ
チ部１０１から入力された演奏情報は、ＣＰＵ１０４お
よび処理回路１０５で処理される。

【００１６】処理回路１０５を経て生成された楽音信号
は、Ｄ／Ａ変換部１０６でアナログ信号に変換されたあ
と、ローパスフィルタ（図示していない）で平滑化さ
れ、サウンドシステム１０７により放音される。

【００１７】つぎに、図２はＣＰＵ１０４の内部構成を
示すブロック図である。制御データ兼波形用ＲＯＭ２１
２には、後述するエンベロープ値の目標値等の楽音制御
パラメータ、ＡＤＰＣＭ（アダプティブ差分パルス符号
変調）方式における楽音差分波形データ、および量子化
データが記憶されている。そして、オペレーション解析
部２０７は、制御用ＲＯＭ２０１のプログラムの内容を
順次解析しながら、制御データ兼波形用ＲＯＭ２１２上
に、上記各データをアクセスして、ソフトウエアによる
音源処理を行う。

【００１８】制御用ＲＯＭ２０１には、後述する楽音制
御用のプログラムが記憶されており、ＲＯＭアドレス制
御部２０５からＲＯＭアドレスデコーダ２０２を介して
指定されたアドレスのプログラム語（命令）を順次出力
する。具体的には、各プログラム語の語長は、例えば２
８ビットであり、プログラム語の一部がつぎに読み出さ
れるべきアドレスの下位部（ページ内アドレス）として
ＲＯＭアドレス制御部２０５に入力されるネクストアド
レス方式となっている。なお、通常のプログラムカウン
タ方式のＣＰＵで構成してもよい。

【００１９】オペレーション解析部２０７は、制御用Ｒ
ＯＭ２０１から出力される命令のオペコードを解析し、
指定されたオペレーションを実行するために、回路の各
部に制御信号を送る。

【００２０】ＲＡＭアドレス制御部２０４は、制御用Ｒ
ＯＭ２０１からの命令のオペランドがレジスタを指定し
ている場合に、ＲＡＭ２０６内の対応するレジスタのア
ドレスを指定する。ＲＡＭ２０６には、図７等として後
述する各種楽音制御データが８チャネル分記憶されるほ
か、後述する各種バッフア等が記憶され、後述の音源処
理に用いられる。

【００２１】ＡＬＵ部２０８および乗算器２０９は、制
御用ＲＯＭ２０１からの命令が演算命令の場合に、オペ
レーション解析部２０７からの指示に基づいて前者は加
減算と論理演算、後者は乗算を実行する。

【００２２】クロック発生部２０３は、内部の特には図
示しないハードタイマに基づいて、一定時間毎に、ＲＯ
Ｍアドレス制御部２０５、および後述する処理回路１０
５内の演算回路２３０５の入力ラッチ（図２６の２６０
１）にインタラプト信号ＩＮＴを供給する。

【００２３】入力ポート２１０および出力ポート２１１
には、図１のスイッチ１０４が接続される。制御用ＲＯ
Ｍ２０１またはＲＡＭ２０６から読み出される各種デー
タは、バスを介してＲＯＭアドレス制御部２０５、ＡＬ
Ｕ部２０８、乗算器２０９、制御データ兼波形用ＲＯＭ
２１２、ラッチ２１３、入力ポート２１０および出力ポ
ート２１１に供給される。また、ＡＬＵ部２０８、乗算
器２０５および制御データ兼波形用ＲＯＭ２１２の各出
力は、バスを介してＲＡＭ２０６に供給される。

【００２４】音源処理によって作成された楽音の１サン
プルのデータは、データバスを介して、出力ラッチ２１
３に入力される。そして、出力ラッチ２１３のクロック
入力にオペレーション解析部２０７から音源処理終了信
号が入力されると、データバス上の１サンプルの楽音信
号データが、出力ラッチ２１３にラッチされる。ＣＰＵ１０４の動作＜ＣＰＵ１０４の全体動作＞つぎに、図１のＣＰＵ１０
４の全体動作を説明する。

【００２５】本実施例では、ＣＰＵ１０４は、図３のメ
インフローチャートに示すように、Ｓ₃₀₂〜Ｓ₃₁₀の一
連の処理を繰り返し行うことにより、楽音データを生成
する音源処理を行っている。

【００２６】ここで、実際の音源処理は割り込み（イン
タラプト）処理によって行われる。具体的には、ある一
定時間毎に、図３のメインフローチャートとして実行さ
れているプログラムに割り込みが掛かり、それに基づい
て８チャンネルの楽音信号を生成する音源処理のプログ
ラムが実行される。その処理が終わると、８チャネル分
の楽音信号が加算され、出力楽音信号として図２の出力
ラッチ２１３に出力される。その後に、割り込み状態か
らメインフローに戻る。なお、上述した割り込みは、図
２のクロック発生部２０３内のハードタイマに基づき、
周期的に行われる。この周期は、楽音出力時のサンプリ
ング周期に等しい。

【００２７】以上が、ＣＰＵ１０４の動作の概略であ
る。次に、図３〜図５を用いて詳細にＣＰＵ１０４の全
体動作を説明する。図３のメインフローチャートは、ク
ロック発生部２０３から割り込みが掛からない状態にお
いてＣＰＵ１０４で実行される、音源処理以外の処理の
流れを示している。

【００２８】まず、電源が投入され、ＣＰＵ１０４内の
ＲＡＭ２０６（図２参照）の内容等の初期設定が行われ
る（Ｓ₃₀₁）。つぎに、ＣＰＵ１０４の外部に接続され
る機能キー１０３（図１参照）の各スイッチが走査され
（Ｓ₃₀₂）、各スイッチの状態が入力ポート２１０から
ＲＡＭ２０６内のキーバッファエリアに取り込まれる。
その走査の結果、状態の変化した機能キーが識別され、
対応する機能の処理がなされる（Ｓ₃₀₃）。例えば、楽
音番号のセット、エンベロープ番号のセット、また、付
加機能にリズム演奏がついていれば、リズム番号のセッ
ト等が行われる。

【００２９】その後、図１の鍵盤１０２において押鍵さ
れている鍵盤キーの状態が上記機能キーの場合と同様に
取り込まれ（Ｓ₃₀₄）、変化した鍵が識別されることに
よりキーアサイン処理が行われる（Ｓ₃₀₅）。

【００３０】つぎに、機能キー１０３（図１）で特には
図示しないデモ演奏キーが押されたときは、図２の制御
データ兼波形用ＲＯＭ２１２からデモ演奏データ（シー
ケンサデータ）が順次読み出されて、キーアサイン処理
などが行われる（Ｓ₃₀₆）。また、リズムスタートキー
が押されたときは、リズムデータが制御データ兼波形用
ＲＯＭ２１２から順次読み出され、キーアサイン処理な
どが行われる（Ｓ₃₀₇）。

【００３１】その後に、以下に述べるタイマー処理が行
われる（Ｓ₃₀₈）。すなわち、後述するインタラプトタ
イマー処理（Ｓ₄₀₂）でインクリメントされている時間
データの時間値が判別され、デモ演奏制御用に順次読み
出される時間制御用のシーケンサデータ又はリズム演奏
制御用に読み出される時間制御用のリズムデータと比較
されることにより、Ｓ₃₀₆のデモ演奏又はＳ₃₀₇のリズ
ム演奏を行う場合の時間制御が行われる。

【００３２】さらに、発音処理Ｓ₃₀₉では、発音処理さ
れるべき楽音のピッチにエンベロープを付加し、対応す
る発音チャネルにピッチデータを設定するというピッチ
エンベロープ処理等が行われる。

【００３３】さらに、フロー１周準備処理が実行される
（Ｓ₃₁₀）。この処理では、Ｓ₃₀₅の鍵盤キー処理にお
いて押鍵開始となったノート番号の発音チャネルの状態
を押鍵中に変えたり、離鍵となったノート番号の発音チ
ャネルの状態を消音中に変える等の処理が行われる。

【００３４】つぎに、図４のインタラプト処理につき説
明する。図２のクロック発生部２０３により、図３のメ
インフローに対応するプログラムに割り込みが掛かる
と、同プログラムの処理が中断され、図４のインタラプ
ト処理プログラムの実行が開始される。この場合、イン
タラプト処理のプログラムにおいて、図３のメインフロ
ーのプログラムで書き込みが行われるレジスタ等につい
ては、内容の書き換えが行われないように制御される。
従って、通常のインタラプト処理の開始時と終了時に行
われるレジスタの退避と復帰の処理は不要となる。これ
により、図３のメインフローチャートの処理とインタラ
プト処理との間の移行が迅速に行われる。

【００３５】つづいて、インタラプト処理において音源
処理が開始される（Ｓ₄₀₁）。この音源処理は図５に示
される。この結果、８発音チャネル分が累算された楽音
信号データが、図２のＲＡＭ２０６内の後述するバッフ
ァＢに得られる。

【００３６】さらに、Ｓ₄₀₂では、インタラプトタイマ
ー処理が行われる。ここでは、図４のインタラプト処理
が一定のサンプリング周期毎に実行されることを利用し
て、ＲＡＭ２０６（図２）上の特には図示しない時間デ
ータの値がインクリメントされる。すなわち、この時間
データの値を見れば時間経過がわかる。このようにして
得られる時間データは、前述したように、図３のメイン
フローのタイマー処理Ｓ₃₀₈における時間制御に用いら
れる。

【００３７】そして、Ｓ₄₀₃において、上記バッファ領
域の内容が図２の出力ラッチ２１３にラッチされる。つ
ぎに、図５のフローチャートを用いて、インタラプト処
理のステップＳ₄₀₁で実行される音源処理の動作を説明
する。

【００３８】まず、ＲＡＭ２０６の波形データ加算用の
領域がクリアされる（Ｓ₅₀₁）。次に、発音チャネルの
１チャネル毎に音源処理が行われ（Ｓ₅₀₂〜Ｓ₅₀₉）、
最後に８チャネル目の音源処理が終了した時点で所定の
バッファ領域Ｂに８チャネル分が加算された波形データ
が得られる。これらの詳細な処理については後述する。

【００３９】つぎに図６は、前述の図３、図４のフロー
チャートの処理の関係を概念的に示した流れ図である。
まず、ある処理Ａ（以下、Ｂ、Ｃ、・・・、Ｆも同じ）
が行われる（Ｓ₆₀₁）。この「処理」は、図３のメイン
フローチャートの、例えば「機能キー処理」、や「鍵盤
キー処理」などに対応する。その後、インタラプト処理
に入り、音源処理が開始される（Ｓ₆₀₂) 。これによ
り、１サンプル分の８発音チャネルをまとめた楽音信号
が得られ、出力ラッチ２１３にに出力される。その後、
メインフローチャートの何らかの処理Ｂに戻る。以上の
ような動作が、８つの全ての発音チャネルに対する音源
処理が行われながら繰り返される（Ｓ₆₀₄〜Ｓ₆₁₁）。
そして、この繰り返し処理は、楽音の発音中続けられ
る。＜音源処理におけるデータ構成＞つぎに、図４のＳ₄₀₁
で実行される音源処理の具体例について説明する。

【００４０】本実施例では、ＣＰＵ１０４が、８発音チ
ャネル分の音源処理を行うことは前述した。この８チャ
ネル分の音源処理用のデータは、図７に示すようなデー
タフォーマットで、図２のＲＡＭ２０６内の発音チャネ
ル毎の領域に設定される。

【００４１】また、このＲＡＭ２０６に、図８に示すよ
うな波形累算用のバッファＢが確保されている。この場
合、図９の各発音チャネル領域には、ＡＤＰＣＭ方式に
基づく音源処理用の各種制御データが格納される。図９
で、Ａは、音源処理時に適応量子化差分データ（後述す
る）が読み出される場合に指定されるアドレスを表し、
Ａ_Iが現在アドレスの整数部で、制御データ兼波形用Ｒ
ＯＭ２１２（図２）の適応量子化差分データが格納され
ているアドレスに直接対応する。また、Ａ_Fは現在アド
レスの小数部で、上記ＲＯＭ４１２から読み出され逆量
子化された差分値の補間に用いられる。つぎのＰ_Iはピ
ッチデータの整数部、Ｐ_Fはピッチデータの小数部を表
す。例を示すと、Ｐ_I＝１、Ｐ_F＝０は原音のピッチ
を、Ｐ_I＝２、Ｐ_F＝０は１オクターブ上のピッチを、
また、Ｐ_I＝０、Ｐ_F＝０．５は、１オクターブ下のピ
ッチをそれぞれ表す。その他の種々の制御データについ
ては、後述のＡＤＰＣＭ方式の説明の際に詳述する。

【００４２】ＣＰＵ１０４の処理では、図３のメインフ
ローが実行される場合に、音源処理に必要な制御デー
タ、例えばピッチデータ、エンベロープデータ等が、対
応する発音チャネル領域に設定される。そして、図４の
インタラプト処理での音源処理として実行される図５の
各チャネル対応の音源処理において、上記発音チャネル
領域に設定されている各種制御データが使用されなが
ら、楽音の生成処理が実行される。このようにメインフ
ローのプログラムと音源処理プログラムとの間のデータ
の通信は、ＲＡＭ２０６上の発音チャネル領域の制御デ
ータ（楽音生成データ）を介して行われ、各プログラム
における発音チャネル領域に対するアクセスは相手のプ
ログラムの実行状態に一切関わりなく行えばよいため、
実質的に両プログラムを独立したモジュール構成とする
ことができ、簡単かつ効率的なプログラム構造とするこ
とができる。

【００４３】さらに、制御データ兼波形用ＲＯＭ２１２
には、特には図示しないデータフォーマットで適応量子
化差分データ（後述する）が記憶されると共に、図９に
示されるフォーマットで後述する量子化データが記憶さ
れる。この量子化データは、後述するように、制御デー
タ兼波形量ＲＯＭ２１２から読み出された適応量子化差
分データの逆量子化を行うための制御データである。こ
のほか、同ＲＯＭ２１２には、各音色に対応する楽音生
成用の制御データが記憶されており、演奏者により或る
音色が設定された場合に、同ＲＯＭ２１２からＲＡＭ２
０６の前述の各発音チャネル領域に上記制御データが転
送、設定される。＜ＡＤＰＣＭ方式による音源処理の原理＞以下、このよ
うなデータ構成を用いて実行される、図５の１チャネル
毎の各音源処理（Ｓ₅₀₂〜Ｓ₅₀₉のいずれか）であるＡ
ＤＰＣＭ方式の音源処理について説明する。なお、この
音源処理は、ＣＰＵ１０４のオペレーション解析部２０
７が、制御用ＲＯＭ２０１に格納されている音源処理用
のプログラムを解釈・実行することにより実現される。
以下、特に言及しないかぎり、この前提のもとで処理が
行われるものとする。

【００４４】始めに、ＡＤＰＣＭ方式の動作原理の概略
を説明する。まず、図１０において、制御データ兼波形
用ＲＯＭ２１２（図２）のアドレスＡ_Iに対応するサン
プルデータＸ_Pは、アドレスＡ_Iの１つ前の、特には図
示しないアドレス（Ａ_I−１）に対応するサンプルデー
タとの差分値から求めた値である。

【００４５】制御データ兼波形用ＲＯＭ２１２のアドレ
スＡ_Iには、つぎのサンプルデータとの差分値Ｄを求め
るための適応量子化差分データが書き込まれており、こ
のデータから差分値Ｄが求まる。従って、つぎのアドレ
スのサンプルデータはＸ_P＋Ｄで求まり、これが新たな
サンプルデータＸ_Pとしておきかわる。

【００４６】この場合、現在アドレスを同図に示すよう
にＡ_Fとすれば、現在アドレスＡ_Fに対応するサンプル
データは、Ｘ_P＋Ｄ×Ａ_Fで求まる。このように、ＡＤ
ＰＣＭ方式では、現在のアドレスと、つぎのアドレスに
対応するサンプルデータ間の差分値Ｄを求めるための適
応量子化差分データが制御データ兼波形用ＲＯＭ２１２
（図２）から読み出され、それに基づいて差分値Ｄが計
算され、現在のサンプルデータに加算されて、つぎのサ
ンプルデータが求められることにより、順次波形データ
が作成される。

【００４７】このようなＡＤＰＣＭ方式を採用すると、
隣接する標本間の差分値が一般に小さい音声や楽音等の
ような波形を量子化する場合、通常のＰＣＭ方式に比較
して、少ないビット数で量子化を行えることは明らかで
ある。

【００４８】さらに、ＡＤＰＣＭ方式においては、以下
のような巧妙な適応量子化の原理が採用されている。い
ま、例えば楽音信号の差分値をメモリに記憶させる場
合、一定のＳ／Ｎを確保しながら最大±Ｅの振幅値（例
えば電圧値）をとり得る差分値を量子化するために、ｎ
ビットの量子化ビット数が必要であるとする。これに対
して、メモリ容量の制約等から１サンプルデータあたり
ｎビットより少ないｍビットのデータ量しか割り当てら
れない場合、差分値を１サンプルあたりなんとかｍビッ
トで量子化しなければならない。

【００４９】そのために通常は、±Ｅの振幅値の範囲を
２^m分割することになるが、これでは量子化幅が広がっ
てＳ／Ｎが劣化してしまう。そこで、ＡＤＰＣＭ方式に
おいては、楽音信号等の差分値をメモリに記憶等させる
場合に、一定のＳ／Ｎを確保できて、かつ、ｍビットで
表現できる振幅値の絶対値が｜±Ｅ｜より小さい｜±ｅ
｜の範囲を定める。そして、振幅値の絶対値が｜±ｅ｜
より大きな差分値は、１以上の正規化係数で除算してそ
の範囲内に入るように圧縮し、その後にｍビットで量子
化し、メモリに記憶等させる。これにより、一定のＳ／
Ｎを確保したまま１サンプルデータあたりの量子化ビッ
ト数を減らすことができ、メモリ容量を減らすことがで
きる。このような操作を適応量子化と呼ぶ。

【００５０】ここで、上述のように適応量子化された差
分データから元の差分値を再現するためには、各サンプ
ルデータの適応量子化を行った時の上記正規化係数もい
っしょに記憶させておき、適応量子化された差分データ
をメモリから読み出すときに、それに対応する正規化係
数も同時に読み出し、適応量子化された差分データに乗
算して元の差分値を再生しなければならない。この操作
を逆量子化と呼ぶ。

【００５１】しかし、１サンプルデータごとに上記正規
化係数を記憶させたのでは、結局、振幅値が±Ｅの範囲
の差分値をｎビットで量子化したのと同程度の記憶容量
が必要になってしまい、データ圧縮は実現できない。

【００５２】そこで、記憶容量の増加を抑えることので
きるＡＤＰＣＭ方式による音源処理の具体的な動作につ
き、以下に順次説明する。＜ＡＤＰＣＭ方式による音源処理の具体的動作＞以下の
音源処理では、楽音信号の差分値の振幅が連続する８サ
ンプル程度の時間範囲では急激には変化しないことを利
用して、差分値をメモリに記憶させる際に、連続する８
サンプルの差分値は同じ正規化係数で適応量子化して記
憶させることとする。そして、正規化係数の値自体もそ
れほど細かくない一定のステップで変化するようにし、
そのような正規化係数を数ビットで量子化する。

【００５３】具体的には、正規化係数の値が８段階に変
化するようにし、それを３ビットで表現する。これによ
り、正規化係数は８サンプル毎に３ビットのデータで量
子化してメモリに記憶すればよいため、データ圧縮が実
現できる。なお以下の説明では、上述の正規化係数を量
子化データと呼ぶことにする。

【００５４】上述の原理を図１１で説明する。同図で
は、上述の±Ｅは±６４、±ｅは±８であり、量子化幅
は１である。これにより、±８の範囲が１６レベルで量
子化されるため、差分値が適応量子化されるときの量子
化ビット数は４ビットとなり、また、量子化データは３
ビットである。そして、適応量子化時には、元の差分値
がこの量子化データに対応する係数で除算されることに
より、すべて±８の範囲に圧縮される。

【００５５】図１１では、元の差分値が±８以内の場合
には量子化データ「００１」によって指示される係数１
で除算され（すなわち、圧縮は行われない）、元の差分
値が±８より大きく±１６以内の場合には量子化データ
「０１０」によって指示される係数２で除算され、以下
同様にして、元の差分値が±３２より大きく±６４以内
の最大範囲の場合には量子化データ「１１１」によって
指示される係数８で除算される。そして、このようにし
て圧縮され４ビットで量子化された差分データが制御デ
ータ兼波形用ＲＯＭ２１２（図２）に記憶され、同時
に、このときの３ビットの量子化データが、差分値８サ
ンプルに対して１データずつ、図１１の如く上記ＲＯＭ
２１２に記憶される。

【００５６】以上のＡＤＰＣＭ方式による音源処理の具
体的な動作を、図１２〜図１５の動作フローチャートを
用いて説明する。フロー中の各変数は、図２のＣＰＵ１
０４内のＲＡＭ２０６上の対応する発音チャネル領域に
図７のデータフォーマットで確保されている。

【００５７】図１２〜図１５に基づく音源処理は、大き
く分けてエンベロープ処理（Ｓ₁₂₀₁〜Ｓ₁₂₀₇）と、波形
処理（Ｓ₁₂₀₈〜Ｓ₁₂₃₂）から構成される。まず、図１０
及び図１１のＡＤＰＣＭ方式の原理に基づく波形処理の
前に、エンベロープ処理について説明する。

【００５８】図１６は、エンベロープ処理で生成される
エンベロープを示した図である。Ｓ ₁₂₀₁〜Ｓ₁₂₀₇の処理
により生成されるエンベロープ値Ｅは、後述するステッ
プＳ ₁₂₃₁において楽音信号出力Ｏに乗算されることによ
り、楽音信号の各サンプルデータにエンベロープが付加
される。

【００５９】各楽音信号データに付加されるエンベロー
プは、時間的にいくつかのステップ（セグメント）から
構成されている。図１６には、４ステップの例が示され
ている。図中のΔｘはエンベロープのサンプリング周期
であり、Δｙはエンベロープ値の変化幅である。

【００６０】エンベロープ処理Ｓ₁₂₀₁〜Ｓ₁₂₀₇では、サ
ンプリングタイミング毎のエンベロープ値Ｅの計算と、
その値が現在のステップの目標エンベロープ値ＯＥに達
したか否かのチェックが行われる。そして、ＥがＯＥに
達したときには、図３のメインフローにおけるＳ₃₀₉の
発音処理においてそれが検知されて、次のステップのエ
ンベロープのためのデータ（Δｘ、Δｙ及び目標エンベ
ロープ値ＯＥ）が、図２の制御データ兼波形用ＲＯＭ２
１２から読み出されて、ＲＡＭ２０６（図２）上の対応
する発音チャネル領域（図７参照）にセットされてい
る。

【００６１】具体的には、Ｓ₁₂₀₁で、エンベロープの演
算周期Δｘと比較するためのタイマ値Δｘ_tが、インタ
ラプトタイミング毎にインクリメントされる。つぎに、
Ｓ₁₂₀₂で、ΔｘがΔｘ_tと一致したか否かが判定され
る。

【００６２】一致しなければエンベロープ処理は行われ
ない。Ｓ₁₂₀₂で、ΔｘがΔｘ_tと一致したと判定された
場合、Ｓ₁₂₀₃で、エンベロープ値の変化幅Δｙの符号ビ
ットが判別される。

【００６３】符号ビットが正でＳ₁₂₀₃の判定がＹＥＳの
場合、すなわち、エンベロープが上昇中の場合には、ス
テップＳ₁₂₀₄において、現在エンベロープ値Ｅに変化幅
Δｙが加算される。

【００６４】逆に、符号ビットが負でＳ₁₂₀₃の判定がＮ
Ｏの場合、すなわち、エンベロープが下降中の場合に
は、ステップＳ₁₂₀₅において、現在エンベロープ値Ｅか
ら変化幅Δｙが減算される。

【００６５】その後、Ｓ₁₂₀₆において、現在エンベロー
プ値Ｅが目標エンベロープ値ＯＥ以上となったか否かが
判別される。ＥがＯＥ以上となった場合には、現在エン
ベロープ値Ｅが目標エンベロープ値ＯＥで置き換えられ
る。

【００６６】これが、前述の如く図３のメインフローに
おけるＳ₃₀₉の発音処理で検知されて、次のステップの
エンベロープのためのデータがＲＡＭ２０６上にセット
される。なお、発音処理で現在エンベロープ値Ｅとして
０が検出された場合には、発音の終了として処理され
る。

【００６７】つぎに、図１０及び図１１のＡＤＰＣＭ方
式の原理に基づく、Ｓ₁₂₀₈〜Ｓ₁₂₃₂の波形処理について
説明する。制御データ兼波形用ＲＯＭ２１２（図２）上
の適応量子化差分データが記憶されているアドレスのう
ち、現在の処理の対象とされるデータが記憶されている
アドレスを図７の（Ａ_I,Ａ_F）とする。

【００６８】まず、現在アドレス（Ａ_I,Ａ_F）にピッチ
データ（Ｐ_I,Ｐ_F）が加算される（Ｓ₁₂₀₈）。このピッ
チデータは、図１の鍵盤１０２において押鍵操作された
鍵番号に対応している。

【００６９】そして、加算されたアドレスの整数部Ａ_I
に変化があるか否かが判定される（Ｓ₁₂₀₉）。判定がＮ
Ｏならば、図１０のアドレスＡ_Iにおける差分値Ｄを用
いて、Ｄ×Ａ_Fなる演算処理により、アドレスの小数部
Ａ_Fに対応する補間データ値Ｏが演算される
（Ｓ₁₂₂₉）。なお、差分値Ｄは、今回以前のインタラプ
トタイミングにおける音源処理により求まっている（後
述するＳ₁₂₁₈又Ｓ₁₂₂₁参照）。

【００７０】つぎに、上記補間データ値Ｏにアドレスの
整数部Ａ_Iに対応するサンプルデータＸ_Pが加算され、
現在アドレス（Ａ_I,Ａ_F）に対応する新しいサンプルデ
ータＯ（図１０のＸ_Qに対応）が得られる（Ｓ₁₂₃₀）。

【００７１】この後、このサンプルデータに、前述のエ
ンベロープ処理で求まっているエンベロープ値Ｅが乗算
され（Ｓ₁₂₃₁）、得られたＯの内容がＲＡＭ２０６（図
２）内の波形データバッフアＢ（図８参照）に累算され
る（Ｓ₁₂₃₂）。このバッファＢには、他の発音チャネル
に対する音源処理（図５Ｓ₅₀₂〜Ｓ₅₀₉）で生成された
楽音信号出力が累算され、最終的に８チャネル分が累算
されたデータとして、１サンプル分の楽音信号データが
生成される。

【００７２】その後、図３のメインフローに戻り、つぎ
のサンプリング周期でインタラプトが掛かって、図１２
〜図１５の音源処理の動作フローチャートがふたたび実
行されて、現在アドレス（Ａ_I,Ａ_F）にピッチデータ
（Ｐ_I,Ｐ_F）が加算される（Ｓ ₁₂₀₈）。

【００７３】以上の動作が、アドレスの整数部Ａ_Iに変
化が生ずるまで繰り返される。この間、サンプルデー
タＸ_P及び差分値Ｄは更新されず、補間データＯのみが
アドレスＡ_Fに応じて更新され、その都度新たなサンプ
ルデータＸ_Qが得られる。

【００７４】つぎに、Ｓ₁₂₀₈で現在アドレス（Ａ_I,Ａ
_F）にピッチデータ（Ｐ_I,Ｐ_F）が加算された結果、現
在アドレスの整数部Ａ_Iが変化したならば（Ｓ₁₂₀₉）、
アドレスＡ_IがエンドアドレスＡ_Eに達しているか又は
越えているか否かが判定される（Ｓ₁₂₁₀）。

【００７５】判定がＮＯの場合、以下のＳ₁₂₁₁〜Ｓ₁₂₁₈
のループ処理により、現在アドレスの整数部Ａ_Iに対応
するサンプルデータが計算される。すなわち、まず、旧
Ａ_Iという変数（図７参照）には、現在アドレスの整数
部Ａ_Iが変化する前の値が格納されている。これは、後
述するＳ₁₂₁₃又はＳ₁₂₂₄の処理の繰り返しにより実現さ
れる。

【００７６】この旧Ａ_Iの値がＳ₁₂₁₃で順次インクリメ
ントされながら、Ｓ₁₂₁₈において、旧Ａ_Iにより指示さ
れる制御データ兼波形用ＲＯＭ２１２（図２）上の適応
量子化差分データが読み出され、逆量子化の処理により
差分値Ｄが演算される。この逆量子化は、前述した如
く、適応量子化差分波形データに量子化データを乗算す
ることで実現されるが、このときの量子化データは、量
子化データ現在アドレスＡＤＲで指示される制御データ
兼波形用ＲＯＭ２１２上のデータとして読み出される
（図１１参照）。

【００７７】この場合の量子化データは、すでに説明し
たように差分値の８サンプル毎に１データずつが対応し
ている。そこで、ブロック内カウンタＢＫという変数が
用意され（図７参照）、Ｓ₁₂₁₄において上記カウンタＢ
Ｋが初期値０から順次インクリメントされ、Ｓ₁₂₁₃にお
いてそのカウンタＢＫの値が７を越えたか否かが判別さ
れることにより、８サンプル進んだか否かが判別され
る。そして、ＢＫの値が７を越えたら再びＢＫの値を初
期値０に戻し（Ｓ₁₂₁₆）、量子化データ現在アドレスＡ
ＤＲの値を１だけ進める（Ｓ₁₂₁₇）。

【００７８】このようにして、適切な量子化データ現在
アドレスＡＤＲによって読み出される適切な量子化デー
タに基づいて、Ｓ₁₂₁₈で差分値Ｄが演算される。そし
て、この差分値Ｄが、Ｓ₁₂₁₂において順次サンプルデー
タＸ_Pに累算される。

【００７９】以上の動作が繰り返される結果、旧Ａ_Iの
値が変化後の現在アドレスの整数部Ａ_Iに等しくなった
時点で、サンプルデータＸ_Pの値は変化後の現在アドレ
スの整数部Ａ_Iに対応する値となる。

【００８０】このようにして、現在アドレスの整数部Ａ
_Iに対応するサンプルデータＸ_Pが求まると、Ｓ₁₂₁₁の
判定がＹＥＳとなり、前述の補間値の演算処理
（Ｓ₁₂₂₉）に移る。

【００８１】上述の音源処理が各インタラプトタイミン
グ毎に繰り返され、Ｓ₁₂₁₀の判定がＹＥＳに変化した
ら、つぎのループ処理に入る。まず、エンドアドレスＡ
_Eを越えた分のアドレス（Ａ_I−Ａ_E）がループアドレ
スＡ_Lに加算され、得られたアドレスが新たな現在アド
レスの整数部Ａ_Iとされる（Ｓ₁₂₁₉）。

【００８２】以下、ループアドレスＡ_Lからどれだけア
ドレスが進んだかによって、差分値Ｄが演算され累算さ
れる操作が何回か繰り返されることにより、新たな現在
アドレスの整数部Ａ_Iに対応するサンプルデータＸ_Pが
計算される。

【００８３】すなわち、まず、初期設定としてサンプル
データＸ_Pが予め設定されているループアドレスＡ_Lで
のサンプルデータＸ_PL（図７参照）の値とされ、旧Ａ_I
がループアドレスＡ_Lの値とされる。

【００８４】更に、量子化データ現在アドレスＡＤＲ及
びブロック内カウンタＢＫの各値が、ループアドレスＡ
_Lにおいて対応する値ＡＤＲ_L及びＢＫ_Lとされる（Ｓ
₁₂₂₀）。

【００８５】Ａ_L、Ｘ_PL、ＡＤＲ_L及びＢＫ_Lの各値
は、予め制御データ兼波形用ＲＯＭ２１２からＲＡＭ２
０６の各発音チャネル領域（図７参照）に読み出されて
いる。なお、これらは演奏者が特には図示しない手段に
より設定できるようにしてもよい。

【００８６】つづいて、以下のＳ₁₂₂₁〜Ｓ₁₂₂₈の処理が
繰り返される。すなわち、旧Ａ_Iの値がＳ₁₂₂₄で順次イ
ンクリメントされながら、Ｓ₁₂₂₁において、旧Ａ_Iによ
り指示される制御データ兼波形用ＲＯＭ２１２（図２）
上の適応量子化差分データが読み出され、逆量子化の処
理によって差分値Ｄが演算される。

【００８７】このとき、Ｓ₁₂₁₈の場合と同様に、量子化
データ現在アドレスＡＤＲで指示される制御データ兼波
形用ＲＯＭ２１２上のアドレスから量子化データが読み
出され、適応量子化差分データに乗算されることによ
り、差分値Ｄが演算される。

【００８８】このときの量子化データ現在アドレスＡＤ
Ｒは、前述のＳ₁₂₁₄〜Ｓ₁₂₁₇の処理と同様のＳ₁₂₂₅〜Ｓ
₁₂₂₈の処理によって更新される。そして、この差分値Ｄ
が、Ｓ₁₂₂₃において順次サンプルデータＸ_Pに累算され
る。

【００８９】以上の動作が繰り返される結果、旧Ａ_Iの
値が変化後の現在アドレスの整数部Ａ_Iに等しくなった
時点で、サンプルデータＸ_Pの値はループ処理後の新た
な現在アドレスの整数部Ａ_Iに対応する値となる。

【００９０】このようにして、新たな現在アドレスの整
数部Ａ_Iに対応するサンプルデータＸ_Pが求まると、Ｓ
₁₂₂₂における判定がＹＥＳとなり、前述の補間値の演算
処理（Ｓ₁₂₂₉）に移る。

【００９１】以上のようにして、１発音チャネル分のＡ
ＤＰＣＭ方式による波形データが、ＲＡＭ２０６（図
２）上の各発音チャネル領域の出力Ｏ（図７参照）とし
て得られ、前述したようにその出力ＯがステップＳ₁₂₃₂
において波形データバッフアＢ（図８参照）に累算され
る。このバッファＢには、前述したように他の発音チャ
ネルに対する音源処理（図５Ｓ₅₀₂〜Ｓ₅₀₉）で生成さ
れた楽音信号出力が累算され、最終的に８チャネル分が
累算されたデータとして、１サンプル分の楽音信号デー
タが生成される。

【００９２】ここで、上述の１発音チャネル分のＡＤＰ
ＣＭ方式による音源処理により出力Ｏとして得られる楽
音データは、本実施例の場合、１５ビットの精度を有す
る。従って、波形データバッフアＢに得られる８チャネ
ル分が累算された楽音データは、１５ビットの８倍の１
８ビットの精度を有する。そして、上述の波形データバ
ッフアＢの内容は、前述したように、図４のインタラプ
ト処理の最後のステップＳ₄₀₃において、図２の出力ラ
ッチ２１３にラッチされる。この結果、出力ラッチ２１
３は、１８ビットの楽音サンプルデータを出力すること
になる。処理回路１０５の動作原理次に、図１の処理回路１０５について説明する。ここで
は、オーバーサンプリング、ノイズ・シェーピング、デ
ィザなどの信号処理が行われる。以下、処理回路１０５
の具体的な構成および動作について説明する前に、上記
各信号処理の動作原理について説明する。＜オーバーサンプリング処理の原理＞まず、オーバーサ
ンプリング処理の原理について説明する。

【００９３】例えば周波数帯域が20KHz である音響信号
が44.1KHz のサンプリング周波数（＝ｆs ）でサンプリ
ングされると、図１７に示すように音響信号成分の他
に、音響信号のイメージ成分が、ｆs 、２ｆs 、３ｆs
、４ｆs 、・・・に相当する各周波数44.1KHz 、88.2K
Hz 、132.3 、176.4KHzに発生する。この場合、音響信
号のイメージ成分の下限の周波数24.1KHz と音響信号の
上限の周波数20KHz との間は、わずか4.1KHzしか離れて
いない。

【００９４】復調の段階では、この狭い帯域内にカット
オフを有するローパスフィルタリングを行って、周波数
20KHz 以下の目的とする音響信号成分のみを抽出するこ
とにより、周波数20KHz 以上のイメージ成分が上記音響
信号成分に折り返しノイズとして重畳されないように処
理されなければならない。そして、上記信号成分の抽出
に際しては、周波数20KHz 以下は可能な限り一様な振幅
特性を有し、24.1KHz以上の信号遮断域では目標とする
Ｓ／Ｎ比以上の減衰量を保ことが必要である。さらに音
質上大切な要素として、20KHz 以下の通過帯域内での位
相特性が線型、つまり群遅延特性が平坦である必要があ
る。

【００９５】以上のような仕様を通常のアナログフィル
タで実現するには、上述の厳しい特性を満足させるため
に、かなり高次のフィルタが必要になる。実際には９〜
１３次のチェビシェフ形のアクティブフィルタが用いら
れるが、帯域内の群遅延特性を平坦にすることは困難で
ある。

【００９６】オーバーサンプリングは、上述の問題を解
決する技術である。その動作原理を４倍オーバーサンプ
リングの場合を例に説明する。まず、元のサンプル列の
各サンプル間に新たに３つの適当なサンプルが挿入され
て全体のサンプル数が４倍にされる。ここで、サンプリ
ング周波数を元の44.1KHz の４倍の176.4KHzに定義する
と、上述のサンプル数が４倍にされた信号においては、
図１７の斜線部で示される元の音響信号の周波数成分が
そのまま保存されるとともに、周波数20KHz 以上の周波
数を有する高調波成分が重畳される。

【００９７】つぎに、上述のサンプル数が４倍にされた
信号に対して、カットオフ周波数が20KHz であるディジ
タルローパスフィルタリング処理が実行される。この処
理により、上記信号から周波数20KHz 以上の高調波成分
が除去される。

【００９８】そして、上述のディジタルフィルタリング
処理の出力が、オーバーサンプリング周波数176.4KHzで
Ｄ／Ａ変換される。この結果、Ｄ／Ａ変換出力におい
て、元の音響信号の周波数成分が現れるとともに、オー
バーサンプリング周波数４ｆsの整数倍の各周波数４ｆs
、８ｆs 、１２ｆs 、・・・を中心とする±20KHz の
各周波数帯域に、音響信号のイメージ成分が現れる。そ
して、これらイメージ成分の周波数は、図１８に示され
るように、最も低い周波数でも156.4KHzとなり、元の音
響信号の周波数から遠く離される。

【００９９】上述のような周波数特性を有するＤ／Ａ変
換出力を、図１８の点線で示されるような緩やかな遮断
特性を有するアナログフィルタに通すことにより、図１
８の斜線部で示される目的とする音響信号成分のみを得
ることができる。このような緩やかな遮断特性を有する
アナログフィルタは、次数の低い安価なもので実現する
ことができ、かつ、群遅延特性が優れたフィルタも容易
に実現できるという特徴を有する。

【０１００】すなわち、オーバーサンプリング処理にお
いては、特性の良いアナログフィルタを用いるよりは、
ディジタルローパスフィルタリング処理とサンプリング
周波数の高いＤ／Ａ変換器と安価なアナログローパスフ
ィルタを組み合わせた方が、安価でかつ特性の優れた音
響信号の再生システムを実現することができる。

【０１０１】ここで、ディジタル信号処理装置に余裕が
あれば、信号処理装置は、上述したディジタルローパス
フィルタリング処理を直接実行すればよい。しかし、前
述したサンプル数を増加させる処理とディジタルローパ
スフィルタリング処理を、図１９に示すような直線補間
処理で近似的に置き換えることにより、オーバーサンプ
リングのためのディジタル信号処理を大幅に簡略化する
ことができる。

【０１０２】図１９において、本来のサンプル値をＤ
１、Ｄ２、Ｄ３、・・・とし、例えば隣接するサンプル
値Ｄ１とＤ２の間の差分値をΔとすると、その差分値の
１／４の値Δ／４が、オーバーサンプリング周期１／
（４ｆs ）ごとにサンプル値Ｄ１に順次加算されること
によって、上記各オーバーサンプリング周期のタイミン
グごとに直線補間値ｉ１、ｉ２、ｉ３が得られる。

【０１０３】このようにしてサンプル数が４倍にされた
信号においては、カットオフ周波数が20KHz であるディ
ジタルローパスフィルタリング処理が実行された場合と
同様に、周波数20KHz 以上の高調波成分がほぼ除去され
る。従って、直線補間処理だけで、前述したサンプル数
を増加させる処理とディジタルローパスフィルタリング
処理に近似した処理を同時に実現することができる。

【０１０４】図１の処理回路１０５は、後に詳述するよ
うにして、上述した直線補間処理によるオーバーサンプ
リング処理を実行する。＜ノイズシェーピング処理の原理＞つぎに、ノイズシェ
ーピング処理の原理について説明する。

【０１０５】図１の処理回路１０５では、後に詳述する
ようにして、図２０の機能ブロック図に対応するノイズ
シェーピング処理が上述したオーバーサンプリング処理
と組み合わされて実行されることにより、量子化ノイズ
が軽減される。

【０１０６】本実施例では、図１のＣＰＵ１０４内の出
力ラッチ２１３（図２）から出力される楽音サンプルデ
ータは前述したように１８ビットの精度を有するが、図
１のＤ／Ａ変換器１０６は１６ビット精度のものが使用
される。このため、図１の処理回路１０５は、ＣＰＵ１
０４からの１８ビットの楽音サンプルデータを１６ビッ
トのデータに再量子化し、Ｄ／Ａ変換器１０６に出力す
る。

【０１０７】この場合、下位３ビットで表現されていた
楽音信号の振幅の小さい信号成分が切り捨てられ、その
切り捨て処理に起因して量子化ノイズが発生する。この
量子化ノイズは、ノイズシェーピングを施さない場合
は、図２１に示されるように、オーバーサンプリング周
波数の１／２の周波数帯域の全体にわたって一様に分布
し、音響信号成分が存在する周波数20kHz 以下の帯域に
も一様に分布する。従って、このような量子化ノイズを
含む信号がＤ／Ａ変換されると、音響信号とともに、聴
感上耳ざわりなホワイトノイズが聞こえることになる。

【０１０８】ここでもし、量子化ノイズ成分のみに関し
て、ノイズ全体のエネルギーは変えずに、周波数分布を
図２２に示されるように周波数20kHz 以上の可聴帯域外
に偏らせることができれば、Ｄ／Ａ変換後に、周波数20
kHz 以上の信号成分が、前述したオーバーサンプリング
時のアナログフィルタで抑制されることにより、聴感上
のノイズを減少させることができる。このようなノイズ
シェーピング処理は、図２０に示される機能構成により
実現できる。すなわち、ラッチ部２００５は、例えば１
８ビットの入力データから例えば上位１６ビットのみを
取り出し、それを１６ビットの出力データとして出力す
る。この場合に切り捨てられる下位３ビットは、１サン
プル遅延部２００６と２００８、乗算部２００７と２０
０９、および加算部２００１と２００３からなる一種の
高域強調フィルタ部に入力されて、１８ビットの入力デ
ータにフィードバックされる。これにより、入力データ
の下位３ビットが切り捨てられることに起因して出力デ
ータに重畳される量子化ノイズの周波数特性を、図２２
に示されるような特性にすることができる。

【０１０９】ここで、上記高域強調フィルタ部の内部で
は、演算精度を上げるために１８ビットの入力データに
対して、１９ビットの精度で演算が実行される。また、
リミット部２００４は、上記高域強調フィルタ部におけ
る演算結果がオーバーフローしその極性が反転してスパ
イクノイズが発生するのを防ぐために、演算結果を所定
の上限値又は下限値でクリップする回路である。

【０１１０】ディザ付加部（Ｄｚ）２００２については
後述する。図１の処理回路１０５は、後に詳述するよう
にして、図２０の機能構成に対応するノイズシェーピン
グ処理を実行する。＜ディザ処理の原理＞図２０の機能構成において、ディ
ザ付加部（Ｄｚ）２００２は、加算部２００１を介して
１８ビットの入力データにランダムに変化する微小雑音
を付加する。これにより、前述した１９ビットから１６
ビットへの再量子化の段階において、カットされる下位
３ビットに含まれる微小な楽音信号の成分が１６ビット
の出力データにわずかに含まれることになり、聴感上、
その微小な楽音信号成分をある程度再生することが可能
となる。

【０１１１】図１の処理回路１０５は、後に詳述するよ
うにして、図２０の機能構成の一部として、上記ディザ
処理を実行する。処理回路１０５の具体的説明次に、上述したオーバーサンプリング処理、ノイズシェ
ーピング処理、およびディザ処理を実行する処理回路１
０５の具体的な構成および動作について説明する。＜処理回路１０５の全体的な構成と動作＞図２３は、図
１の処理回路１０５の全体構成図である。

【０１１２】まず、分周回路２３０１は、ＣＰＵ１０４
（図１）内のクロック発生部２０３（図２参照）から出
力されるマスタークロック出力ＣＫ１、ＣＫ２の共通の
周波数を１／１６分周し、図２４に示されるように、位
相が異なる同じ周波数の４個のクロックＮＳＣＫ０、Ｎ
ＳＣＫ１、ＮＳＣＫ２、ＮＳＣＫ３を得る。

【０１１３】つぎに、６４進カウンタ２３０２は、上記
クロックＮＳＣＫ１に従って６４カウントの計数動作を
行う。その６桁の各出力は、クロックＮＳＣＫ１のパル
スの後に到来するクロックＮＳＣＫ０のパルスにより、
カウンタラッチ２３０３（図２３）にラッチされ、デコ
ーダ回路２３０４に出力される。

【０１１４】デコーダ回路２３０４は、６４進カウンタ
２３０２の出力に従って、図２３に示されるような各種
制御クロックを生成する。これらの制御クロックは、演
算回路２３０５を制御する。

【０１１５】演算回路２３０５は、分周回路２３０１か
らのクロックＮＳＣＫ０、ＮＳＣＫ２、ＮＳＣＫ３、お
よびＣＰＵ１０４（図１）のクロック発生部２０３（図
２）からのインタラプト信号ＩＮＴによって制御され
る。さらに、演算回路２３０５には、ＣＰＵ１０４の出
力ラッチ２１３（図２）を介して、１８ビットの楽音サ
ンプルデータが入力される。そして、演算回路２３０５
は、前述したオーバーサンプリング処理、ノイズシェー
ピング処理、およびディザ処理を実行し、その結果得ら
れる１６ビットの楽音信号データをＤ／Ａ変換器１０６
（図１）に出力する。

【０１１６】ここで、６４進カウンタ２３０２のカウン
ト値が００（Ｈ）（「（Ｈ）」は１６進表現を示す）か
ら３Ｆ（Ｈ）まで１周して、その値が００（Ｈ）になる
ごとに、ＣＰＵ１０４（図１）内のクロック発生部２０
３（図２参照）から、インタラプト信号ＩＮＴのパルス
が図２５に示されるように１個出力される。そして、こ
のインタラプト信号ＩＮＴの周期はサンプリング周期１
／ｆ_sに等しい。

【０１１７】さらに、各インタラプト周期（すなわち、
各サンプリング周期）の間に、６４進カウンタ２３０２
が１６カウントを計数し、そのカウント値が０Ｂ
（Ｈ）、１Ｂ（Ｈ）、２Ｂ（Ｈ）または３Ｂ（Ｈ）にな
るごとに、図２５のように、演算回路２３０５内の出力
ラッチＯ（後述する）が、図１のＤ／Ａ変換器１０６に
新たな楽音信号データを出力する。従って、この出力周
期は１／（４ｆ_s）となり、これが４倍オーバーサンプ
リング周期となる。

【０１１８】このように、本来のサンプリング周波数の
４倍のサンプリング周波数でオーバーサンプリング処理
が行われるが、本実施例ではこのオーバーサンプリング
処理として、図１９を用いて説明したように、本来の隣
接するサンプル値の間をそれらの差分値に基づく３個の
補間値で直線補間する処理が、演算回路２３０５で行わ
れる。

【０１１９】すなわち、６４進カウンタ２３０２が１６
カウントを計数するごとに、演算回路２３０５において
１個の補間値が計算され、それが楽音信号としてＤ／Ａ
変換器１０６に出力される。また、６４進カウンタ２３
０２が６４カウントを計数してそのカウント値が１周す
るごとに、ＣＰＵ１０４（図１）の出力ラッチ２１３
（図２参照）から演算回路２３０５に新たなサンプル値
が入力され、演算回路２３０５において、その新たなサ
ンプルに基づく上述の直線補間処理が続けられる。

【０１２０】また、演算回路２３０５において、上述の
補間値が計算されるごとに、前述したノイズシェーピン
グ処理とディザ処理が実行される。＜演算回路の構成＞次に、演算回路２３０５の具体的な
構成および動作について順次説明する。

【０１２１】図２６および図２７は、処理回路１０５
（図１）内の演算回路２３０５（図２３）の回路構成図
である。まず、入力ラッチ２６０１は、ＣＰＵ１０４
（図１）内の出力ラッチ２１３から出力される１８ビッ
トの楽音サンプルデータをラッチする。この入力ラッチ
２６０１は、図１のＣＰＵ１０４の動作と処理回路１０
５の動作との同期をとる重要な機能を有する。

【０１２２】いま、図２の構成を有するＣＰＵ１０４の
音源処理に要する時間は、音源処理用のソフトウエア
（例えば図１２〜図１５に対応するプログラム）の実行
条件により変化するため、音源処理が終了して出力ラッ
チ２１３（図２）に楽音のサンプルデータがラッチされ
るタイミングは、図２８に示されるように一定でない。
従って、出力ラッチ２１３の出力がそのまま次の処理回
路１０５に出力されると、ＣＰＵ１０４の動作と処理回
路１０５の動作とが同期しなくなってしまう。

【０１２３】そこで、本実施例では、出力ラッチ２１３
の出力が、図２６の入力ラッチ２６０１（図２６参照）
に入力され、図２のクロック発生部２０３から出力され
るサンプリングクロックと等しい間隔を有するインタラ
プト信号ＩＮＴにより、楽音サンプルデータが入力ラッ
チ２６０１にラッチさせられる。これにより、ＣＰＵ１
０４から出力される楽音サンプルデータは、図２８に示
されるように、インタラプト信号ＩＮＴに同期した一定
時間間隔で処理回路１０５に入力されることになる。

【０１２４】以上のようにして、ＣＰＵ１０４と処理回
路１０５との間の同期をとることができる。つぎに、図
２６の入力ラッチ２６０１の電源投入時の動作につき説
明する。

【０１２５】図１の構成を有する電子楽器の電源が投入
されると、ＣＰＵ１０４のオペレーション解析部２０７
（図２）は、前述した図３のメインフローチャートに従
ったプログラムの実行を開始する。そして、まず、前述
した図３のステップＳ₃₀₁のパワーオンイニシャル処理
が実行される。このソフトウエア処理においては、前述
したように、図２のＲＡＭ２０６の内容の初期化、出力
ラッチ２１３の内容の初期化が行われる。

【０１２６】ここで、電源が投入されてから、図３のメ
インフローチャートに対応するプログラムの実行が開始
されるまでには、所定の時間を要する。そのため、上述
のソフト的な初期化処理が実行されるまでにも若干の時
間が必要である。

【０１２７】一方、ＣＰＵ１０４の外部にある処理回路
１０５は、電源の投入と同時にＣＰＵ１０４からは独立
して動作を開始するため、上述の出力ラッチ２１３の内
容がリセットされる前の僅かな時間の間に、処理回路１
０５内の入力ラッチ２６０１にラッチされているデータ
の内容は保証されない。

【０１２８】その結果、入力ラッチ２６０１の内容が処
理回路１０５において処理されてしまい、その処理結果
がＤ／Ａ変換器１０６（図１）に雑音として出力されて
しまう恐れがある。

【０１２９】そこで、本実施例では、このような雑音の
発生を防ぐために、電源の投入と同時に、処理回路１０
５内の図２６の入力ラッチ２６０１が、強制的にハード
リセットされる。＜演算回路の構成（全体動作）＞つぎに、図２３のカウ
ンタラッチ２３０３の示す各タイミングで、図２６およ
び図２７の構成を有する演算回路２３０５において実行
される各処理について、図２９を用いて説明する。

【０１３０】まず、図２９において、「機能」は後述す
る各処理において行われるラッチ間の転送や演算の内容
を示し、それぞれの「機能」には、図２９のそれぞれの
「処理」で示される処理番号が対応している。

【０１３１】つぎに、図２９において、「カウンタラッ
チ」は、それぞれの「機能」が実行されるタイミングを
示すカウンタラッチ２３０３（図２３）の値である。こ
の値に基づいて、デコーダ回路２３０４（図２３）が、
以下に示す各制御クロックを生成する。

【０１３２】ここで、図２９のそれぞれの「機能」に対
応して、各ラッチ（例えばＴ₁ラッチ２６１０）の出力
は、処理Ｂ以外は、全て加減算器（ＦＡＳ）２６２８の
入力端子ＡまたはＢ（以後、ＦＡＳ−Ａ、ＦＡＳ−Ｂと
呼ぶ）を通過させられる。そのために、図２６または図
２７の各ラッチの出力ゲート（例えばＴ₁ラッチ２６１
０の出力ゲート２６１２）が開かれる必要があるととも
に、ＦＡＳ２６２８の入力ゲート２６２４、２６２６の
いずれか一方または両方が、図２９の「機能」の内容に
応じて開かれる必要がある。

【０１３３】各ラッチの出力ゲート（例えばＴ₁ラッチ
２６１０の出力ゲート２６１２）は、デコーダ回路２３
０４（図２３）から出力される制御クロックがハイレベ
ルのときに、クロックＮＳＣＫ０のタイミング（図２４
参照）で、出力ゲートを制御するアンドゲート（例えば
２６１３）がオンとなるため、開かれる。この制御クロ
ックが、図２９に示される「ＦＡＳ−Ａ入力ゲートクロ
ック」と「ＦＡＳ−Ｂ入力ゲートクロック」である。

【０１３４】また、ＦＡＳ２６２８の入力ゲート２６２
４、２６２６は、デコーダ回路２３０４（図２３）から
出力される各制御クロックがローレベル“０”でアンド
ゲート２６２５または２６２７がオフのときに開いて、
各制御クロックがハイレベル“１”でアンドゲート２６
２５または２６２７がオンのときに閉じる。これら入力
ゲート２６２４および２６２６を制御する各制御クロッ
クが、図２９に示される「ＺＮＳＡ」と「ＺＮＳＢ」で
ある。

【０１３５】ＦＡＳ２６２８は、デコーダ回路２３０４
から出力される制御クロックがローレベル“０”かハイ
レベル“１”かにより、加算または減算のいずれかの演
算を行う。この制御クロックが、図２９における「ＮＳ
ＳＵＢ（減算）」である。

【０１３６】ＦＡＳ２６２８での演算結果は、リミット
回路２６２９およびＴ₃ラッチ２６３０を介して、図２
６、図２７の各ラッチ（例えばＴ₁ラッチ２６１０）に
戻される。このとき、デコーダ回路２３０４（図２３）
から出力される制御クロックがハイレベルのときに、ク
ロックＮＳＣＫ３のタイミング（図２４参照）で、該当
するラッチの入力を制御するアンドゲート（例えば２６
３３）がオンとなる。この制御クロックが、図２９にお
ける「ラッチクロック」である。

【０１３７】なお、リミット回路２６２９は、図２０の
リミット部２００４と同じ機能を有し、ＦＡＳ２６２８
の出力が１９ビットよりオーバーフローしないように、
その出力を必要に応じてクリップする回路である。＜演算回路の構成（処理１〜処理６の全体説明）＞以
下、図２９に基づいて、図２６、図２７の構成を有する
演算回路２３０５の具体的な動作について順次説明す
る。

【０１３８】図２３の６４進カウンタ２３０２は、図３
０に示されるように、ＣＰＵ１０４からのインタラプト
信号ＩＮＴの１周期毎に、００（Ｈ）〜３Ｆ（Ｈ）の計
数を繰り返すが、カウント値００（Ｈ）と０１（Ｈ）で
は、処理はなにも行われない。つぎに、カウント値０２
（Ｈ）〜０６（Ｈ）では、図３０に示されるように、オ
ーバーサンプリング処理、ノイズシェーピング処理およ
びディザ処理のための前処理が行われる。

【０１３９】この前処理は、図２９に処理１〜処理６と
して示されている。ＣＰＵ１０４からの１８ビットの楽
音サンプルデータは、図２６、図２７の演算回路２３０
５内を、入力ラッチ２６０１→Σラッチ２６０２→Σ^-1
ラッチ２６２０→Ｔ₁ラッチ２６１０およびＴ₂ラッチ
２６１４の順に移動する。ここで、入力ラッチ２６０１
の機能については前述した。また、Σラッチ２６０２と
Σ^-1ラッチ２６２０は、直線補間の差分値を演算するた
めに、それぞれ入力ラッチ２６０１からの現在の楽音サ
ンプルデータと１サンプリングタイミング（＝インタラ
プトタイミング）前の楽音サンプルデータを保持する。
Ｔ₁ラッチ２６１０は、オーバーサンプリング処理であ
る直線補間処理における補間値を保持する。また、Ｔ₂
ラッチ２６１４は、ノイズシェーピング処理とディザ処
理における中間データを保持する。＜演算回路の構成（処理１の説明）＞まず、カウンタラ
ッチ２３０３（図２３）がカウント値０２（Ｈ）を示す
タイミングで、Σラッチ２６０２にラッチされている前
回のサンプリングタイミング（＝インタラプトタイミン
グ）の楽音サンプルデータが、Σ^-1ラッチ２６２０に移
される（図２９の処理１）。すなわち、Σラッチ２６０
２の出力は、出力ゲート２６０４、ＦＡＳ２６２８、リ
ミット回路２６２９、Ｔ₃ラッチ２６３０を順次通っ
て、Σ^-1ラッチ２６２０に入力される。

【０１４０】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０２（Ｈ）の欄を、随時参照するものとする。まず、
デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロックと
してＳＩＧＧＴが入力し、クロックＮＳＣＫ０の入力タ
イミングで、Σラッチ２６０２の出力ゲート２６０４が
オンになる。

【０１４１】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１４２】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたΣラッチ２６０
２の出力がそのままＦＡＳ２６２８の出力端子に出力さ
れる。

【０１４３】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＳＩＧ１ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６２１がオンとなり、Ｔ₃ラッチ２６３０
の出力がΣ^-1ラッチ２６２０にラッチされる。

【０１４４】以上の処理で、Σラッチ２６０２の内容が
Σ^-1ラッチ２６２０に移される。＜演算回路の構成（処理２の説明）＞次に、カウンタラ
ッチ２３０３（図２３）がカウント値０３（Ｈ）を示す
タイミングで、入力ラッチ２６０１にラッチされている
楽音サンプルデータが、Σラッチ２６０２に移される
（図２９処理２）。ここで、入力ラッチ２６０１には、
前述したように、インタラプト信号ＩＮＴの入力タイミ
ングで（図２４参照）、ＣＰＵ１０４（図１）内の出力
ラッチ２１３（図２参照）から楽音サンプルデータがラ
ッチされている。

【０１４５】ここで、図２９のカウンタラッチが０３
（Ｈ）である欄を参照すると理解されるように、デコー
ダ回路２３０４からラッチクロックとしてＳＩＧＣＫが
入力し、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６０３がオンになることによって、上述の処理
が実行される。＜演算回路の構成（処理３の説明）＞つづいて、カウン
タラッチ２３０３（図２３）がカウント値０４（Ｈ）を
示すタイミングで、Σ^-1ラッチ２６２０にラッチされた
前回のサンプリングタイミング（＝インタラプトタイミ
ング）における楽音サンプルデータに、Ｄｚラッチ２６
０６に保持されているディザ値が加算されて、その加算
値がＴ₂ラッチ２６１４に移される（図２９の処理
３）。この処理は、前述した図２０のディザ付加部（Ｄ
ｚ）２００２と加算部２００１の機能に対応し、このＴ
₂ラッチ２６１４の内容に対して、後述するノイズシェ
ーピング処理が実行される。

【０１４６】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０４（Ｈ）の欄を、随時参照するものとする。まず、
デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロックと
してＳＩＧ１ＧＴが入力し、クロックＮＳＣＫ０の入力
タイミングで、Σ^-1ラッチ２６２０の出力ゲート２６２
２がオンになる。また、デコーダ２３０４から制御クロ
ックＺＮＳＢとして“０”が入力するためアンドゲート
２６２７の出力がローレベルとなり、ＦＡＳ２６２８の
入力ゲート２６２６はオンになる。その結果、前述した
処理１でΣ^-1ラッチ２６２０に保持された前回のサンプ
リングタイミングの楽音サンプルデータが、ＦＡＳ−Ｂ
からＦＡＳ２６２８に入力される。

【０１４７】一方、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＤＺＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｄｚラッチ２６０６の出
力ゲート２６０８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＡとして“０”が入力するた
めアンドゲート２６２５の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２４はオンになる。その
結果、乱数発生回路２６５３により発生され後述する図
２９の処理１０においてＤｚラッチ２６０６に保持され
ているディザ値が、ＦＡＳ−ＡからＦＡＳ２６２８に入
力される。

【０１４８】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ｂから入力されたΣ
^-1ラッチ２６２０の出力に、ＦＡＳ−Ａから入力された
Ｄｚラッチ２６０６からのディザ値が加算される。

【０１４９】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４にラッチされる。

【０１５０】以上の処理で、Σ^-1ラッチ２６２０にラッ
チされた前回のサンプリングタイミング（＝インタラプ
トタイミング）における楽音サンプルデータにディザ値
が加算されて、Ｔ₂ラッチ２６１４に移される。＜演算回路の構成（処理４の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値０５（Ｈ）を示
すタイミングで、後述するオーバーサンプリング処理で
ある直線補間処理に使用される歩進値Δ／４の計算処理
が行われる（図２９の処理４）。この歩進値は、図１９
で前述したように、現在のサンプル値の前回のサンプル
値に対する差分値Δが１／４された値である。すなわ
ち、このタイミングでは、前述した処理２（図２９参
照）でΣラッチ２６０２に保持された今回のサンプリン
グタイミング（＝インタラプトタイミング）の楽音サン
プルデータから、前述した処理１（図２９参照）でΣ^-1
ラッチ２６２０に保持された前回のサンプリングタイミ
ングの楽音サンプルデータが減算されることにより差分
値が計算され、その値が１／４されることによって歩進
値Δ／４が計算され、この値がΔ／４ラッチ２６３２に
ラッチされる。

【０１５１】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０５（Ｈ）の欄を随時参照するものとする。まず、デ
コーダ２３０４からＦＡＳ−Ａ入力ゲートクロックとし
てＳＩＧＧＴが入力し、クロックＮＳＣＫ０の入力タイ
ミングで、Σラッチ２６０２の出力ゲート２６０４がオ
ンになる。また、デコーダ２３０４から制御クロックＺ
ＮＳＡとして“０”が入力するためアンドゲート２６２
５の出力がローレベルとなり、ＦＡＳ２６２８の入力ゲ
ート２６２４はオンになる。その結果、Σラッチ２６０
２に保持されている今回のサンプリングタイミングの楽
音サンプルデータが、ＦＡＳ−ＡからＦＡＳ２６２８に
入力される。

【０１５２】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＳＩＧ１ＧＴが入力し、クロッ
クＮＳＣＫ０の入力タイミングで、Σ^-1ラッチ２６２０
の出力ゲート２６２２がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＢとして“０”が入力す
るためアンドゲート２６２７の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２６はオンにな
る。その結果、Σ^-1ラッチ２６２０に保持されている前
回のサンプリングタイミングの楽音サンプルデータが、
ＦＡＳ−ＢからＦＡＳ２６２８に入力される。

【０１５３】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは１であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたΣ
ラッチ２６０２の出力から、ＦＡＳ−Ｂから入力された
Σ^-1ラッチ２６２０の出力が減算される。

【０１５４】上記減算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＤＥＦＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力が除算器２６３１で１／４され、その結果として得ら
れる歩進値Δ／４が、Δ／４ラッチ２６１４にラッチさ
れる。ここで、除算器２６３１は、ＦＡＳ２６２８から
リミット回路２６２９およびＴ₃ラッチ２６３０を介し
て入力する１９ビットのパラレルデータに対して、２ビ
ットの算術右シフト演算を実行する回路である。

【０１５５】以上のようにして、直線補間処理のための
歩進値Δ／４がΔ／４ラッチ２６１４にラッチされる。＜演算回路の構成（処理５の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値０６（Ｈ）を示
すタイミングで、前述した処理１（図２９参照）でΣ^-1
ラッチ２６２０に保持された前回のサンプリングタイミ
ング（＝インタラプトタイミング）の楽音サンプルデー
タがＴ₁ラッチ２６１０に移される（図２９の処理
５）。このＴ₁ラッチ２６１０の内容に対して、後述す
るオーバーサンプリング処理である直線補間処理が実行
される。

【０１５６】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が０６（Ｈ）の欄を随時参照するものとする。まず、デ
コーダ２３０４からＦＡＳ−Ｂ入力ゲートクロックとし
てＳＩＧ１ＧＴが入力し、クロックＮＳＣＫ０の入力タ
イミングで、Σ^-1ラッチ２６２０の出力ゲート２６２２
がオンになる。

【０１５７】また、デコーダ２３０４から制御クロック
ＺＮＳＢとして“０”が入力するためアンドゲート２６
２７の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２６はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＡとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２５の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１５８】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値“０”にＦＡＳ−Ｂの入力値が加算さ
れ、従って、ＦＡＳ−Ｂから入力されたΣ^-1ラッチ２６
２０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１５９】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＴＭ１ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６１１がオンとなり、Ｔ₃ラッチ２６３０
の出力がＴ₁ラッチ２６１０にラッチされる。

【０１６０】以上の処理でΣ^-1ラッチ２６２０の内容が
Ｔ₁ラッチ２６１０に移される。以上、図２９の処理１
〜処理５によって、オーバーサンプリング処理、ノイズ
シェーピング処理およびディザ処理のための前処理が終
了する。＜演算回路の構成（処理６〜処理１２の全体説明）＞つ
づいて、ノイズシェーピング処理、オーバーサンプリン
グ処理である直線補間処理、およびディザ処理のそれぞ
れが実行される。

【０１６１】これらの処理は、カウンタラッチ２３０３
のカウント値（＝６４進カウンタ２３０２のカウント
値）がインタラプト信号ＩＮＴの１周期で１周する間
に、図３０に示されるように、同カウント値が、０８
（Ｈ）〜０Ｅ（Ｈ）、１８（Ｈ）〜１Ｅ（Ｈ）、２８
（Ｈ）〜２Ｅ（Ｈ）、および３８（Ｈ）〜３Ｅ（Ｈ）と
なる各区間でそれぞれ１回ずつ繰り返される。すなわ
ち、１インタラプト周期の１／４周期ごとに一連の演算
が実行され、これが４倍オーバーサンプリング周期に対
応することになる。

【０１６２】上述の一連の処理は、図２９においてカウ
ンタラッチ２３０３のカウント値が“−８”〜“−Ｅ”
（“−”は、０、１、２、または３のいずれかの値を示
す）となる処理６〜処理１２として示される。＜演算回路の構成（処理６の説明）＞まず、図２９の処
理６〜処理９は、ノイズシェーピング処理であって、前
述した図２０の機能構成に対応する。

【０１６３】始めに、カウンタラッチ２３０３（図２
３）がカウント値“−８”（Ｈ）を示すタイミングで実
行される図２９の処理６においては、Ｔ₂ラッチ２６１
４の内容からＺ^-2ラッチ２６３６の内容が減算され、そ
の減算結果が新たにＴ₂ラッチ２６１４にラッチされ
る。

【０１６４】ここで、Ｔ₂ラッチ２６１４には、後述す
る図２９の処理１０〜処理１２、または前述した図２９
の処理３により、ディザ処理が施されたされたオーバー
サンプリングデータが保持されている。また、Ｚ^-2ラッ
チ２６３６には、後述する図２９の処理８と処理９によ
って、ノイズシェーピング処理された１９ビットの楽音
サンプルデータから切り捨てられた下位３ビットの信号
成分をＺ^-1ラッチ２６４０を介して２オーバーサンプリ
ングタイミング分遅延させた信号が保持されている。

【０１６５】従って、Ｔ₂ラッチ２６１４は図２０のラ
ッチ部２００５に対応し、図２９の処理６は、図２０の
遅延部２００６、２００８、乗算部２００９、および加
算部２００１の処理に対応することになる。

【０１６６】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−８”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ２ＡＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１６がオンになる。また、デコーダ２３０４から制御
クロックＺＮＳＡとして“０”が入力するためアンドゲ
ート２６２５の出力がローレベルとなり、ＦＡＳ２６２
８の入力ゲート２６２４はオンになる。その結果、Ｔ₂
ラッチ２６１４に保持されているディザ処理が施された
オーバーサンプリングデータが、ＦＡＳ−ＡからＦＡＳ
２６２８に入力される。

【０１６７】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＺ２ＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｚ^-2ラッチ２６３６の出
力ゲート２６３８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＢとして“０”が入力するた
めアンドゲート２６２７の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２６はオンになる。その
結果、Ｚ^-2ラッチ２６３６に保持されている遅延サンプ
ルデータが、ＦＡＳ−ＢからＦＡＳ２６２８に入力され
る。

【０１６８】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは１であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたＴ
₂ラッチ２６１４の出力から、ＦＡＳ−Ｂから入力され
たＺ^-2ラッチ２６３６の出力が減算される。

【０１６９】上記減算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４に新たにラッチされる。＜演算回路の構成（処理７の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−９”（Ｈ）
を示すタイミングで実行される図２９の処理７において
は、Ｔ₂ラッチ２６１４の内容に、Ｚ^-1ラッチ２６４０
の内容を２倍した値が加算され、その加算結果が新たに
Ｔ₂ラッチ２６１４にラッチされる。

【０１７０】ここで、Ｔ₂ラッチ２６１４には、図２９
の処理６の場合と同様、後述する図２９の処理１０〜処
理１２、または前述した図２９の処理３により、ディザ
処理が施されたされたオーバーサンプリングデータが保
持されている。また、Ｚ^-1ラッチ２６４０には、後述す
る図２９の処理９により、ノイズシェーピング処理され
た１９ビットの楽音サンプルデータから切り捨てられた
下位３ビットの信号成分を１オーバーサンプリングタイ
ミング分遅延させた信号が保持されている。

【０１７１】従って、図２９の処理７は、図２０の遅延
部２００６、乗算部２００７、および加算部２００３の
処理に対応することになる。以下、この具体的な動作を
示す。なお、図２４のタイミングチャートと、図２９の
カウンタラッチが“−９”（Ｈ）の欄を、随時参照する
ものとする。

【０１７２】まず、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＴＭ２ＡＧＴが入力し、クロッ
クＮＳＣＫ０の入力タイミングで、Ｔ₂ラッチ２６１４
の出力ゲート２６１６がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＡとして“０”が入力す
るためアンドゲート２６２５の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２４はオンにな
る。その結果、Ｔ₂ラッチ２６１４に保持されているデ
ィザ処理が施されたオーバーサンプリングデータが、Ｆ
ＡＳ−ＡからＦＡＳ２６２８に入力される。

【０１７３】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＺ１２ＧＴが入力し、クロック
ＮＳＣＫ０の入力タイミングで、Ｚ^-1ラッチ２６４０の
出力ゲート２６４５がオンになる。また、デコーダ２３
０４から制御クロックＺＮＳＢとして“０”が入力する
ためアンドゲート２６２７の出力がローレベルとなり、
ＦＡＳ２６２８の入力ゲート２６２６はオンになる。そ
の結果、Ｚ^-1ラッチ２６４０に保持されている遅延サン
プルデータが、乗算器２６４４で２倍された後に、ＦＡ
Ｓ−ＢからＦＡＳ２６２８に入力される。ここで、乗算
器２６４４は、１ビットの算術左シフト演算を実行する
回路である。

【０１７４】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８においては、ＦＡＳ−Ａから入力さ
れたＴ₂ラッチ２６１４の出力に、ＦＡＳ−Ｂから入力
されたＺ^-1ラッチ２６４０の内容が２倍された値が加算
される。

【０１７５】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３３がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４に新たにラッチされる。＜演算回路の構成（処理８の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−Ａ”（Ｈ）
を示すタイミングで実行される図２９の処理８において
は、Ｚ^-1ラッチ２６４０の内容がＺ^-2ラッチ２６３６に
移される。

【０１７６】ここで、Ｚ^-1ラッチ２６４０には、後述す
る図２９の処理９によって、ノイズシェーピング処理さ
れた１９ビットの楽音サンプルデータから切り捨てられ
た下位３ビットの信号成分を１サンプルタイミング分遅
延させた信号が保持されている。

【０１７７】従って、図２９の処理８は、図２０の遅延
部２００６の内容を遅延部２００８でさらに１オーバー
サンプリングタイミング分遅延させる処理に対応するこ
とになる。

【０１７８】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ａ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロッ
クとしてＺ１１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｚ^-1ラッチ２６４０の出力ゲート２６
２２がオンになる。

【０１７９】また、デコーダ２３０４から制御クロック
ＺＮＳＢとして“０”が入力するためアンドゲート２６
２７の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２６はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＡとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２５の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１８０】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値“０”にＦＡＳ−Ｂの入力値が加算さ
れ、従って、ＦＡＳ−Ｂから入力されたＺ^-1ラッチ２６
４０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１８１】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＺ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６３７がオンとなり、Ｔ₃ラッチ２６３０の出
力がＺ^-2ラッチ２６３６にラッチされる。

【０１８２】以上の処理により、Ｚ^-1ラッチ２６４０の
内容がＺ^-2ラッチ２６３６に移される。ところで、Ｚ^-1
ラッチ２６４０とＺ^-2ラッチ２６３６には、ノイズシェ
ーピング処理において、１９ビットの出力信号の下位３
ビットのデータがフィードバックされる際に、１オーバ
ーサンプリングおよび２オーバーサンプリング前のデー
タ、つまり過去のデータが記憶されている。

【０１８３】そのため、図１のＣＰＵ１０４の出力が０
になると、図１の処理回路１０５の楽音信号の出力も０
にされるべきである。ところが、Ｚ^-1ラッチ２６４０と
Ｚ^-2ラッチ２６３６には、ＣＰＵ１０４の出力が０にな
る前の値が残っている。その結果、ノイズシェーピング
処理の過程で上記各ラッチ内に残っている信号成分がＤ
／Ａ変換器１０６（図１）に出力されてしまいノイズと
なる可能性がある。

【０１８４】このような現象が起きないようにするた
め、本実施例では、ＣＰＵ１０４の出力が０になると、
つぎのようにしてＺ^-1ラッチ２６４０とＺ^-2ラッチ２６
３６が強制的にリセットされる。

【０１８５】すなわち、図２７において、ＣＰＵ１０４
内の出力ラッチ２１３（図２参照）から出力される１８
ビットの楽音サンプルデータが、ナンドゲート２６４９
に入力されている。そして、ナンドゲート２６４９の出
力は、Ａラッチ２６５０、Ｂラッチ２６５１を介して、
Ｚ^-1ラッチ２６４０とＺ^-2ラッチ２６３６の各リセット
端子に入力される。

【０１８６】以上のような構成において、ＣＰＵ１０４
からの１８ビットの楽音サンプルデータがすべて０にな
ると、ナンドゲート２６４９の出力がハイレベルにな
る。そして、この出力がＡラッチ２６５０およびＢラッ
チ２６５１によって２サンプリングタイミング（＝イン
タラプトタイミング）分遅延された後、このハイレベル
信号によってＺ^-1ラッチ２６４０とＺ^-2ラッチ２６３６
が強制的にリセットされる。

【０１８７】ここで、ナンドゲート２６４９の出力が２
サンプリングタイミング分遅延されるのは、ＣＰＵ１０
４からの楽音サンプルデータが演算回路２３０５に入力
し、同回路２３０５から上記楽音サンプルデータに対応
する楽音信号が出力されるまでに、２サンプリングタイ
ミング分の時間を要するため、上記リセットのタイミン
グを演算回路２３０５の処理タイミングに合わせるため
である。＜演算回路の構成（処理９の説明）＞つぎに、カウンタ
ラッチ２３０３（図２３）がカウント値“−Ｂ”（Ｈ）
を示すタイミングで実行される図２９の処理９において
は、前述した図２９の処理７でＴ₂ラッチ２６１４に得
られた１９ビットの楽音サンプルデータのうち、上位１
６ビットをＤ／Ａ変換器１０６（図１）に出力される出
力楽音サンプルデータとしてＯラッチ２６４７にセット
し、切り捨てられる下位３ビットをＺ^-1ラッチ２６４０
にセットする処理である。

【０１８８】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｂ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ２ＡＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１６がオンになる。

【０１８９】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０１９０】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたＴ₂ラッチ２６
１４の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０１９１】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＤＡＣＫおよびＺ１ＣＫが
入力している。従って、クロックＮＳＣＫ３の入力タイ
ミングでアンドゲート２６４８がオンとなる。

【０１９２】ここで、Ｏラッチ２６４７は、Ｔ₃ラッチ
２６３０からの１９ビットの出力のうち上位１６ビット
のみを取り込み、その１６ビットのデータをそのまま出
力するように物理的に構成されている。また、Ｚ^-1ラッ
チ２６４０は、Ｔ₃ラッチ２６３０からの１９ビットの
出力のうち下位３ビットのみを取り込み、上位１６ビッ
トに０を挿入して、１９ビットのデータとして出力する
ように物理的に構成されている。

【０１９３】このようにして、Ｔ₂ラッチ２６１４に得
られている１９ビットの楽音サンプルデータのうち、上
位１６ビットがＯラッチ２６４７にラッチされ、下位３
ビットがＺ^-1ラッチ２６４０にラッチされる。

【０１９４】以上説明した図２９の処理６〜処理９によ
って、図２０の機能構成に対応するノイズシェーピング
処理が実行される。＜演算回路の構成（処理１０の説明）＞つぎに、カウン
タラッチ２３０３（図２３）がカウント値“−Ｃ”
（Ｈ）を示すタイミングで実行される図２９の処理１０
は、オーバーサンプリング処理であって、前述した図１
９の直線補間処理である。

【０１９５】すなわち、処理１０では、Ｔ₁ラッチ２６
１０にラッチされたデータに、前述した図２９の処理４
でΔ／４ラッチ２６３２にラッチされた歩進値Δ／４が
加算されることによって、新たな直線補間値（図１９参
照）が演算され、Ｔ₁ラッチ２６１０にラッチされる。

【０１９６】なお、演算前のＴ₁ラッチ２６１０には、
カウンタラッチ２３０３（図２３）がカウント値“１
Ｃ”（Ｈ）、“２Ｃ”（Ｈ）、または“３Ｃ”（Ｈ）を
示すタイミングでは、前回のオーバーサンプリングタイ
ミングにおいて同じ処理１０でラッチされた前回の直線
補間値が保持されており、同じく“０Ｃ”（Ｈ）を示す
タイミングでは、前述した図２９の処理５により、直線
補間値ではなくて新たな楽音サンプルデータ（図１９の
Ｄ１などに対応する）が保持されている。

【０１９７】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｃ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｔ₁ラッチ２６１０の出力ゲート２６
１２がオンになる。また、デコーダ２３０４から制御ク
ロックＺＮＳＡとして“０”が入力するためアンドゲー
ト２６２５の出力がローレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２４はオンになる。その結果、Ｔ₁ラ
ッチ２６１０の内容がＦＡＳ−ＡからＦＡＳ２６２８に
入力される。

【０１９８】一方、デコーダ２３０４からＦＡＳ−Ｂ入
力ゲートクロックとしてＤＥＦＧＴが入力し、クロック
ＮＳＣＫ０の入力タイミングで、Δ／４ラッチ２６３２
の出力ゲート２６３４がオンになる。また、デコーダ２
３０４から制御クロックＺＮＳＢとして“０”が入力す
るためアンドゲート２６２７の出力がローレベルとな
り、ＦＡＳ２６２８の入力ゲート２６２６はオンにな
る。その結果、Δ／４ラッチ２６３２に保持されている
歩進値Δ／４が、ＦＡＳ−ＢからＦＡＳ２６２８に入力
される。

【０１９９】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ａから入力されたＴ
₁ラッチ２６１０の出力に、ＦＡＳ−Ｂから入力された
Δ／４ラッチ２６３２からの歩進値Δ／４が加算され
る。

【０２００】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ１ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１１がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₁ラッチ２６１０にラッチされる。

【０２０１】以上の処理により、直線補間処理が実行さ
れる。なお、直線補間処理とは関係ないが、デコーダ２
３０４からはラッチクロックとしてＤＺＣＫが入力して
いる。従って、クロックＮＳＣＫ３の入力タイミングで
アンドゲート２６０７がオンとなり、乱数発生回路２６
５３から出力する乱数値が、後述する図２９の処理１２
で処理される新たなディザ値としてＤｚラッチ２６０６
にラッチされる。＜演算回路の構成（処理１１の説明）＞つぎに、カウン
タラッチ２３０３（図２３）がカウント値“−Ｄ”
（Ｈ）を示すタイミングで実行される図２９の処理１１
は、上述の処理１０でＴ₁ラッチ２６１０に得られた新
たな直線補間値を、後述する処理１２でのディザ処理、
および次回のオーバーサンプリングタイミングにおける
前述した処理６〜処理９のノイズシェーピング処理のた
めに、Ｔ₂ラッチ２６１４に移す処理である。これによ
り、オーバーサンプリング処理である直線補間処理とデ
ィザ処理およびノイズシェーピング処理がカスケードに
接続されることになる。

【０２０２】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｄ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ａ入力ゲートクロッ
クとしてＴＭ１ＧＴが入力し、クロックＮＳＣＫ０の入
力タイミングで、Ｔ₁ラッチ２６１０の出力ゲート２６
１２がオンになる。

【０２０３】また、デコーダ２３０４から制御クロック
ＺＮＳＡとして“０”が入力するためアンドゲート２６
２５の出力がローレベルとなり、ＦＡＳ２６２８の入力
ゲート２６２４はオンになる。一方、デコーダ２３０４
から制御クロックＺＮＳＢとして“１”が入力するた
め、クロックＮＳＣＫ０の入力タイミングでアンドゲー
ト２６２７の出力がハイレベルとなり、ＦＡＳ２６２８
の入力ゲート２６２６はオフになる。さらに、デコーダ
２３０４からＦＡＳ２６２８へ入力される制御クロック
ＮＳＳＵＢは０であるため、ＦＡＳ２６２８は加算演算
を実行する。

【０２０４】この結果、ＦＡＳ２６２８においては、Ｆ
ＡＳ−Ａの入力値にＦＡＳ−Ｂの入力値“０”が加算さ
れ、従って、ＦＡＳ−Ａから入力されたＴ₁ラッチ２６
１０の出力がそのままＦＡＳ２６２８の出力端子に出力
される。

【０２０５】その後、上記出力はリミット回路２６２９
を通って、クロックＮＳＣＫ２の入力タイミングでＴ₃
ラッチ２６３０を通過する。ここで、デコーダ２３０４
からはラッチクロックとしてＴＭ２ＣＫが入力してい
る。従って、クロックＮＳＣＫ３の入力タイミングでア
ンドゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０
の出力がＴ₂ラッチ２６１４にラッチされる。

【０２０６】以上の処理により、Ｔ₁ラッチ２６１０の
内容がＴ₂ラッチ２６１４に移される。＜演算回路の構成（処理１２の説明）＞最後に、カウン
タラッチ２３０３（図２３）がカウント値“−Ｅ”
（Ｈ）を示すタイミングで実行される図２９の処理１２
においては、上述の処理１１でＴ₂ラッチ２６１４に移
し替えられた新たな直線補間値に、Ｄｚラッチ２６０６
に保持されているディザ値が加算され、その加算値がＴ
₂ラッチ２６１４に新たにラッチされる。この処理は、
前述した図２９の処理３と同様、前述した図２０のディ
ザ付加部（Ｄｚ）２００２と加算部２００１の機能に対
応し、このＴ₂ラッチ２６１４の内容に対して、次回の
オーバーサンプリングタイミングにおいて、前述した処
理６〜処理９のノイズシェーピング処理が実行されるこ
とになる。

【０２０７】以下、この具体的な動作を示す。なお、図
２４のタイミングチャートと、図２９のカウンタラッチ
が“−Ｅ”（Ｈ）の欄を、随時参照するものとする。ま
ず、デコーダ２３０４からＦＡＳ−Ｂ入力ゲートクロッ
クとしてＴＭ２ＢＧＴが入力し、クロックＮＳＣＫ０の
入力タイミングで、Ｔ₂ラッチ２６１４の出力ゲート２
６１９がオンになる。また、デコーダ２３０４から制御
クロックＺＮＳＢとして“０”が入力するためアンドゲ
ート２６２７の出力がローレベルとなり、ＦＡＳ２６２
８の入力ゲート２６２６はオンになる。その結果、Ｔ₂
ラッチ２６１４の内容が、ＦＡＳ−ＢからＦＡＳ２６２
８に入力される。

【０２０８】一方、デコーダ２３０４からＦＡＳ−Ａ入
力ゲートクロックとしてＤＺＧＴが入力し、クロックＮ
ＳＣＫ０の入力タイミングで、Ｄｚラッチ２６０６の出
力ゲート２６０８がオンになる。また、デコーダ２３０
４から制御クロックＺＮＳＡとして“０”が入力するた
めアンドゲート２６２５の出力がローレベルとなり、Ｆ
ＡＳ２６２８の入力ゲート２６２４はオンになる。その
結果、Ｄｚラッチ２６０６内の乱数発生器２６５３によ
り発生され同ラッチに保持されているディザ値が、ＦＡ
Ｓ−ＡからＦＡＳ２６２８に入力される。

【０２０９】そして、デコーダ２３０４からＦＡＳ２６
２８へ入力される制御クロックＮＳＳＵＢは０であるた
め、ＦＡＳ２６２８では、ＦＡＳ−Ｂから入力されたＴ
₂ラッチ２６１４の出力に、ＦＡＳ−Ａから入力された
Ｄｚラッチ２６０６からのディザ値が加算される。

【０２１０】上記加算結果は、リミット回路２６２９を
通って、クロックＮＳＣＫ２の入力タイミングでＴ₃ラ
ッチ２６３０を通過する。ここで、デコーダ２３０４か
らはラッチクロックとしてＴＭ２ＣＫが入力している。
従って、クロックＮＳＣＫ３の入力タイミングでアンド
ゲート２６１５がオンとなり、Ｔ₃ラッチ２６３０の出
力がＴ₂ラッチ２６１４にラッチされる。

【０２１１】以上説明した実施例により、図１のＣＰＵ
１０４の制御によるソフトウエ処理に基づく楽音信号の
生成処理と、図１の外付けの処理回路１０５による楽音
信号に対する各種制御処理とを、正確に同期させて実行
することができる。他の実施例の説明上述した実施例において、図１の処理回路１０５は、オ
ーバーサンプリング処理として、図２６、図２７の構成
で示される図２３の演算回路２３０５により、図１９の
原理に基づく図２９の処理４および処理１０などの直線
補間処理として実現した。これに対し、より精度の高い
オーバーサンプリング処理を行うには、図１７、図１８
などの説明において前述したように、元の音響信号の周
波数帯域以上の帯域に存在する高調波成分をカットする
例えば図３１のような機能構成を有するディジタルロー
パスフィルタリング処理を、ＤＳＰなどによるディジタ
ル信号処理として直接実行してもよい。

【０２１２】また、上述した実施例では、図１の処理回
路１０５は、オーバーサンプリング処理、ノイズシェー
ピング処理、およびディザ処理を実行する回路として説
明されたが、本発明はこれらに限られることなく、例え
ばリバーブやトレモロなどの効果付加処理を実行する回
路であってもよい。

【０２１３】さらに、上述した実施例では、図１のＣＰ
Ｕ１０４は楽音信号をモノラルで生成し、処理回路１０
５はそのモノラルの楽音信号を処理してＤ／Ａ変換器１
０６に出力している。これに対して、ＣＰＵ１０４、処
理回路１０５およびＤ／Ａ変換器１０６などが、楽音信
号の生成、制御および出力をステレオで実行するように
構成されてもよい。この場合、例えば、演算回路２３０
５（図２３）内の入力ラッチ２６０１（図２６参照）
は、ＣＰＵ１０４からのステレオの楽音サンプルデータ
に対応して２個設けられ、演算回路２３０５の構成は、
これらの入力ラッチの各楽音サンプルデータに対して、
時分割処理によってオーバーサンプリング処理などを実
行するハードウエア構成とすればよい。

【０２１４】

【発明の効果】本発明によれば、プロセッサにおける楽
音サンプルデータの出力タイミングが変化しても、その
変化を同期手段が吸収し、プロセッサからの楽音サンプ
ルデータを正確な時間間隔で楽音サンプルデータが入力
させることができ、プロセッサから楽音サンプルデータ
が出力されるタイミングと処理回路が各楽音サンプルデ
ータに対して楽音制御処理を実行するタイミングとを正
確に同期させることが可能となる。

【０２１５】この結果、汎用のプロセッサと適当な処理
回路との組合せにより高度な楽音制御を行うことのでき
る性能のよい電子楽器を実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の全体構成図である。

【図２】ＣＰＵの内部構成図である。

【図３】ＣＰＵのメインフローチャートである。

【図４】インタラプト処理の動作フローチャートであ
る。

【図５】音源処理の動作フローチャートである。

【図６】メイン動作フローチャートとインタラプト処理
との関係を示す概念図である。

【図７】ＲＡＭ上の発音チャネル毎の記憶領域を示す図
である。

【図８】ＲＡＭ上のバッフア領域を示す図である。

【図９】制御データ兼波形用ＲＯＭ上の量子化データの
データフォーマットを示す図である。

【図１０】ＡＤＰＣＭ方式において差分値Ｄと現在アド
レスＡ_Fを用いて補間値Ｘ_Qを求める場合の原理説明図
である。

【図１１】適応量子化の原理説明図である。

【図１２】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その１）である。

【図１３】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その２）である。

【図１４】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その３）である。

【図１５】ＡＤＰＣＭ方式による音源処理の動作フロー
チャート（その４）である。

【図１６】エンベロープ特性の説明図である。

【図１７】Ｄ／Ａ変換器から出力される信号の周波数ス
ペクトル図（その１）である。

【図１８】Ｄ／Ａ変換器から出力される信号の周波数ス
ペクトル図（その２）である。

【図１９】直線補間を説明する図である。

【図２０】ノイズシェーピングの原理構成図である。

【図２１】ノイズシェーピングの効果を示す図（その
１）である。

【図２２】ノイズシェーピングの効果を示す図（その
２）である。

【図２３】処理回路の内部構成図である。

【図２４】クロック関係のタイミング・チャート（その
１）である。

【図２５】クロック関係のタイミング・チャート（その
２）である。

【図２６】演算回路の内部構成図（その１）である。

【図２７】演算回路の内部構成図（その２）である。

【図２８】ＣＰＵと処理回路の同期動作の説明図であ
る。

【図２９】演算回路における各処理に用いられる制御ク
ロックを示す図である。

【図３０】演算回路における各処理のタイミングチャー
トである。

【図３１】他の実施例におけるディジタルローパスフィ
ルタリング処理の機能構成図である。

【符号の説明】

１０１スイッチ部１０２鍵盤１０３機能キー１０４ＣＰＵ１０５処理回路１０６Ｄ／Ａ変換器１０７サウンドシステム２０１制御用ＲＯＭ２０２ＲＯＭアドレスデコーダ２０３クロック発生部２０４ＲＡＭアドレス制御部２０５ＲＯＭアドレス制御部２０６ＲＡＭ２０７オペレーション解析部２０８加減算器及び論理演算部２０９乗算器２１０入力ポート２１１出力ポート２１２制御データ兼波形ＲＯＭ２１３ラッチＩ２３０１分周回路２３０２６４進カウンタ２３０３カウンタラッチ２３０４デコーダ回路２３０５演算回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成３年９月２１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

───────────────────────────────────────────────────── フロントページの続き (72)発明者神保輝雄東京都西多摩郡羽村町栄町３丁目２番１号カシオ計算機株式会社羽村技術センター内

Claims

【特許請求の範囲】

【請求項１】所定時間間隔で音源処理プログラムを実
行することにより楽音サンプルデータを順次生成するプ
ロセッサと、該プロセッサの外部に設けられ該プロセッ
サで生成された前記楽音サンプルデータに対して楽音制
御処理を実行する処理回路とを有する楽音信号発生装置
において、前記プロセッサが前記音源処理プログラムを実行して生
成した前記楽音サンプルデータを保持し、該保持された
楽音サンプルデータを前記所定時間間隔に同期した出力
時間間隔で前記処理回路に入力する同期手段を有する、ことを特徴とする楽音信号発生装置。
【請求項２】所定時間間隔で音源処理プログラムを実
行することによりステレオの楽音サンプルデータを順次
生成するプロセッサと、該プロセッサの外部に設けられ
該プロセッサで生成された前記ステレオの楽音サンプル
データに対して楽音制御処理を時分割で実行する処理回
路とを有する楽音信号発生装置において、前記プロセッサが前記音源処理プログラムを実行して生
成した前記ステレオの楽音サンプルデータをそれぞれ保
持し、該保持されたステレオの各楽音サンプルデータを
前記所定時間間隔に同期した出力時間間隔で前記処理回
路にそれぞれ入力する同期手段を有する、ことを特徴とする楽音信号発生装置。