JP2008289003A - ビデオ信号発生装置 - Google Patents

Abstract

【課題】デジタル方式の基準信号発生回路のクロックの周期変更を実行した場合、カラーサブキャリア信号の位相誤差を低減できるビデオ信号発生装置を提供する。
【解決手段】ＭＰＥＧデコーダ１２から抽出された基準時刻コードに位相同期するようにＤＣＸＯ１４は基準信号としてのシステムクロックｃｌｋを位相生成回路５に出力すると共に、所定のタイミングで位相調整信号pase-shiftを出力する。位相生成回路５は、位相調整を行わないクロックサイクルでは位相情報となる位相調整量としてパラメータＦＳＣＤ′を、位相調整を実行するクロックサイクルではパラメータＦＳＦＴを、累積加算した出力値ＲＡＤＤとしてカラーサブキャリア信号としての正弦波信号を発生させるように切り替える。
【選択図】図１

Description

本発明は、コンポジットビデオ信号を生成するためにカラーサブキャリア信号を生成するビデオ信号発生装置に関する。

近年においては、様々な画像或いは映像が、標準的なカラーテレビジョン方式の映像信号に変換されてディスプレイにて表示される。
この場合、標準的なカラーテレビジョン方式の映像信号として、コンポジットビデオ信号が使用され、このコンポジットビデオ信号を生成するためにカラーサブキャリア信号（色副搬送波信号）を生成するビデオエンコーダやビデオ信号発生装置が用いられる。
例えば、特許文献１には、ｓｉｎとｃｏｓｉｎのカラーサブキャリア用波形を記憶しているメモリに対して、１０ビットのアドレスを用い、かつアドレスの１水平走査期間におけるシフト数を補正して読み出すことによりカラーサブキャリアを発生させるビデオエンコーダが開示されている。

このような構成とすることにより、メモリの容量を抑制して、精度の高いカラーサブキャリア信号を生成している。
この特許文献１に対して、ビット数をより多くすることにより、シフト数の補正を行うことなく、精度の高いカラーサブキャリア信号を生成することができる。
一方、カラーサブキャリアを発生させるビデオ信号発生装置をデジタル方式とすることにより、デジタル放送に対応し易くできると共に、アナログ的な調整を不必要とするビデオ信号発生装置を実現できる。
デジタル方式のビデオ信号発生装置とした場合、送信されたビデオ信号中から得られる基準時刻データ或いは参照用クロックデータに、受信側の基準信号発生回路のクロックの周期を変化させて位相同期させるように調整する処理が行われる。
この場合、送信されたビデオ信号中から得られる基準時刻データに、受信側のクロックを位相同期させる調整を行った時刻前後におけるカラーサブキャリアを発生させる位相生成回路の位相誤差を低減できるカラーサブキャリアを発生させることが望まれる。
特開２００１−３４６２２１号公報

本発明は上述した点に鑑みてなされたもので、デジタル方式の基準信号発生回路のクロックの周期変更を実行した場合、カラーサブキャリア信号の位相誤差を低減できるビデオ信号発生装置を提供することを目的とする。

本発明の一実施形態に係るビデオ信号発生装置は、入力される基準時刻データに位相同期するようにデジタル方式の基準信号発生回路から出力される基準信号としてのクロックに同期して入力されるパラメータ値を累積的に加算して出力する加算回路の出力値に基づいて位相情報を生成する位相生成回路と、前記位相情報からカラーサブキャリア信号としての正弦波信号を生成する正弦波信号生成回路と、前記基準時刻データに位相同期させるための前記クロックに対する周期変更に応じて、前記加算回路に入力される前記パラメータ値を変更する補正を行う補正回路と、を具備することを特徴とする。

本発明によれば、基準信号発生回路のクロックの周期変更を実行した場合、カラーサブキャリア信号の位相誤差を低減できる。

以下、図面を参照して本発明の実施例を説明する。
本発明の実施形態を説明する前に、本実施形態に関連する参考例を説明する。図５はこの参考例のビデオ信号発生装置１１の構成を示す。
このビデオ信号発生装置１１は、例えばデジタル放送を受信して、復調を行うＭＰＥＧデコーダ１２と、このＭＰＥＧデコーダ１２から基準時刻コード抽出回路１３を介して抽出された基準時刻コード（又はデータ）に位相同期したデジタルの基準信号としてのシステムクロックｃｌｋを発生するデジタル方式の基準信号発生回路としてのデジタル制御発振回路（以下、ＤＣＸＯと略記）１４と、ＭＰＥＧデコーダ１２及びＤＣＸＯ１４の出力信号からコンポジットビデオ信号を生成するビデオエンコーダ１５とを有する。なお、ＭＰＥＧデコーダ１２の代わりにビデオデコーダなどでも良い。

ＭＰＥＧデコーダ１２により復調された出力信号は、ビデオエンコーダ１５内のＳＹＮＣ発生回路１６、ＶＢＩ発生回路１７、Ｙ発生回路１８、Ｕ，Ｖ発生回路１９にそれぞれ入力され、同期信号（ＳＹＮＣ信号）、垂直帰線消去期間内の文字多重放送等の信号（ＶＢＩ信号）、輝度信号（Ｙ信号）、Ｕ，Ｖ信号（色差信号）がそれぞれ生成される。
また、ＤＣＸＯ１４から出力されるシステムクロックｃｌｋは、ビデオエンコーダ１５内のカラーサブキャリア信号を発生するカラーサブキャリア発生回路２１と、コンポジットビデオ信号及びＳビデオ信号とを発生するコンポジット／Ｓビデオ信号発生回路２２とに入力される。また、このシステムクロックｃｌｋは、ＭＰＥＧデコーダ１２にも入力される。

上記ＤＣＸＯ１４は、タイムスタンプされた基準時刻コードが入力される位相比較回路（図面中ではＰＣと略記）２３を有し、この位相比較回路２３には、このＤＣＸＯ１４から出力される基準信号となるシステムクロックｃｌｋが、例えばカウンタ回路（図面中ではＣＮＴと略記）２４を介して入力される。
なお、基準時刻コードは、例えば２７ＭＨｚの基準時刻コードであり、これに対応してシステムクロックｃｌｋの自走周波数ｆｃｌｋも、２７ＭＨｚに設定される。
上記カウンタ回路２４は、原クロック発振器２５により発生される原クロックを基準時刻コードに対応した時刻コード（デジタルコード）に変換して位相比較回路２３に出力する。位相比較回路は、２つの入力信号に対して、基準時刻コードを基準として、それらの（位相差に相当する）コード差、つまり、基準時刻コードからの誤差コード差を位相比較回路２３の出力信号として出力する。

ＤＣＸＯ１４は、この出力信号を所定の周期に変換する平滑化フィルタ回路を構成する例えば除算器２６と、この除算器２６の出力信号により周波数（又は周期）が可変制御されて、システムクロックｃｌｋとして出力するデジタル制御発振回路（ＤＣＯと略記）２７とを有する。このＤＣＯ２７には、原クロック発振器２５から原クロックが入力される。
この原クロック発振器２５は、システムクロックｃｌｋの例えば２４倍の周波数の原クロックを発生する。
また、ＤＣＸＯ１４は、このビデオ信号発生装置１１の垂直期間を決定する垂直期間生成カウンタ回路（図面中ではＶ−ＣＮＴと略記）２８を備えている。そして、この垂直期間生成カウンタ回路２８は、原クロックを１垂直期間（１Ｖと略記）に相当する所定数だけ計数し、その所定数計数したタイミングでＤＣＯ２７内の分周器２７ａに対して、その分周比を調整する位相調整タイミング信号を印加する。

除算器２６は、位相比較回路２３の出力信号を所定の周期、例えばビデオ信号の１周期（例えば６０）で除算する。図５の場合、除算係数Ｘ＝６０とすると、１フィールド又は１Ｖ当たりの位相誤差或いは時刻誤差が算出される。
この除算器２６を経た時刻誤差の信号は、ＤＣＯ２７に入力され、この信号でＤＣＯ２７内の分周器２７ａの分周比を制御することにより、ＤＣＯ２７から出力されるシステムクロックｃｌｋの位相（クロック周期）を調整する。なお、本明細書においては、システムクロックｃｌｋの位相調整と、（クロック）周期調整とは同義語となる。より詳しく述べると、位相調整のためにクロック周期調整（クロック周期変更）を行う。
分周器２７ａは、原クロック発振器２５から出力される原クロックを例えば半周期単位にて４７単位、４８単位、４９単位の何れかで一周期となるシステムクロックｃｌｋ信号を生成する。
通常は、４８に分周することで基準時刻コード側（送信側）の２７ＭＨｚのクロックと、ビデオ信号発生装置１１側のシステムクロックｃｌｋの２７ＭＨｚとのクロック周期が殆ど同期するが、例えば１Ｖで数クロック分、両者の位相誤差が発生する場合がある。そして、例えば１Ｖ毎にシステムクロックｃｌｋのクロック周期が調整される。
ＤＣＯ２７から位相調整（周期調整）されたシステムクロックｃｌｋがカラーサブキャリア発生回路２１に出力される。
カラーサブキャリア発生回路２１は、システムクロックｃｌｋにより位相情報を発生するデジタル方式の位相生成回路３０と、この位相情報により正弦波形の信号をカラーサブキャリア信号として出力する正弦波信号発生回路としてのＳｉｎ／Ｃｏｓ変換回路３１とを有する。

カラーサブキャリア発生回路２１を構成する位相生成回路３０は、このカラーサブキャリア発生回路２１で発生するカラーサブキャリア信号の位相変化量を規定するパラメータとしての位相変化量パラメータ発生回路（図面中では、その位相変化量パラメータの値ＦＳＣＤで略記）３２を有する。
この位相変化量パラメータ発生回路３２は、一定値（固定値）の位相変化量パラメータとしてのＦＳＣＤを加算器（ＡＤＤと略記）３３に出力する。
この加算器３３による加算された出力は、前記システムクロックｃｌｋに同期してカラーサブキャリア位相レジスタ（以下、単に位相レジスタ、図面中ではＲＡＤＤと略記）３４に入力される。この位相レジスタ３４の出力値ＲＡＤＤは、加算器３３に入力されて、累積的に加算されると共に、カラーサブキャリア信号となる正弦波信号としてのＳｉｎ／Ｃｏｓに変換（発生）するＳｉｎ／Ｃｏｓ変換回路３１にも入力される。

つまり、加算器３３と位相レジスタ３４とは、システムクロックｃｌｋに同期して入力されるパラメータ値となり、さらにるＦＳＣＤを累積的に加算する加算回路を形成している。なお、この加算回路は、所定のビット数（具体的には３２ビット）を計数するカウンタ回路により形成することもできる。

Ｓｉｎ／Ｃｏｓ変換回路３１は、カラーサブキャリア信号となる正弦波データを格納したＲＯＭにより構成され、位相レジスタ３４からの出力値ＲＡＤＤに応じて、カラーサブキャリア周波数ｆｓｃを有する（正弦波形の信号を）カラーサブキャリア信号として出力する。この出力値ＲＡＤＤは、システムクロックｃｌｋ毎に位相変化量パラメータのＦＳＣＤだけ変化する。
この参考例では、システムクロックｃｌｋのクロック周期調整が行われても、その場合の位相変化量のパラメータ値が固定となっている。これに対して、後述する実施形態では周期調整に適した正しい位相変化量に改善する（周期調整動作に関係する２種類のパラメータ値を追加して用いる）ことになる。
このカラーサブキャリア信号は、コンポジット／Ｓビデオ信号発生回路２２を構成する乗算回路（図面中ではＭＰＹと略記）３５に入力される。

この乗算回路３５は、Ｕ、Ｖ信号も入力され、両信号が乗算され、クロマ信号が生成される。乗算回路３５の出力信号は、混合・加算回路（図面中ではＭＵＸと略記）３６に入力される。この混合・加算回路３６には、上述したＳＹＮＣ信号、ＶＢＩ信号、Ｙ信号からＳビデオ信号の輝度信号を生成する、混合・加算回路３７で演算された信号も入力される。
そして、この混合・加算回路３６を経た信号は、コンポジットビデオ信号生成部３８により、システムクロックｃｌｋを用いてコンポジットビデオ信号（ＣＶＢＳ信号）が生成され、その出力端から出力される。
また、乗算回路３５と混合・加算回路３７からの出力信号も、それぞれＳビデオ（Ｙ）、Ｓビデオ（Ｃ）生成回路３９、４０に入力され、システムクロックｃｌｋを用いてＳビデオ輝度信号とＳビデオカラーサブキャリア信号（色信号）が生成され、各出力端から出力される。

このビデオ信号発生装置１１においては、ＤＣＸＯ１４は例えば図６に示すパラメータを用いて、システムクロックｃｌｋを生成する。
図６のようにパラメータはＮとｎであり、Ｎは位相調整量の1単位となる時間量とシステムクロックclkの周期の比で、構成例では４８である。この場合、位相調整量の1単位としては、原クロックの半周期と定義している。
また、パラメータｎは、１Ｖ当たりのクロック位相調整回数であり、ＤＣＯ１４に入力される信号に依存する。
なお、ＤＣＸＯ１４において位相調整を行う場合、原クロック発振器２５の原クロックの立ち上がりと立ち下がりの両方のエッジを使用して、２７ＭＨｚのシステムクロックｃｌｋを１／４８周期、（その位相を）進めるか、遅らせるか或いは変化させないで出力する。そして、例えば進み方向の位相調整を−、遅れ方向の位相調整を＋と定義する。

また、カラーサブキャリア発生回路２１におけるパラメータ例を図７に示す。図７に示すパラメータは、ｆｃｌｋ，ｆｓｃ，ＲＡＤＤ、ＦＳＣＤとなっている。
上述したようにｆｃｌｋは、システムクロックｃｌｋの自走周波数、ｆｓｃはカラーサブキャリア周波数，ＲＡＤＤは、位相情報を出力する位相レジスタ３４の出力値、ＦＳＣＤはシステムクロックｃｌｋの周波数とカラーサブキャリア周波数に応じて設定される位相量パラメータであり、これはＲＡＤＤの１サイクル当たりの増分になる。
なお、図７に示すように位相レジスタ３４のビット数は、３２ビットであり、参考例（及び後述する実施形態）は上述した特許文献１のような問題点を十分に解消している。 また、ＤＣＸＯ１４において位相調整を行うための周期調整のタイミング図を図８に示す。

通常動作状態では、原クロックが分周器２７ａで２４サイクルで分周（原クロックの半周期単位では４８分周）されることにより、その下の通常時に再生される２７ＭＨｚのシステムクロックｃｌｋが生成される。
そして、基準時刻コードに対して原クロックの周期が長いと、分周器２７ａは、原クロックの半周期単位での４７分周に設定され、位相を進めるように調整される（phase-)。逆に、基準時刻コードに対して原クロックの周期が短いと、分周器２７ａは、原クロックの半周期単位での４９分周に設定され、位相を遅らせるように調整される（phase+)。
この参考例により位相調整されたシステムクロックｃｌｋに同期して位相調整されるカラーサブキャリア信号の動作タイミング図を図９及び図１０に示す。

図９は、ＤＣＸＯ１４において位相調整が行われていない期間の位相レジスタ３４の出力値ＲＡＤＤとＳｉｎ／Ｃｏｓ変換回路３１から出力されるＳｉｎ波形の例を示す。
この状態においては、分周器２７ａは、４８分周に設定された状態で動作している。この場合には、一定の周期でＳｉｎ／Ｃｏｓ変換回路３１からカラーサブキャリア信号を形成するＳｉｎ波形とＣｏｓ波形の信号が出力される。なお、図９ではＳｉｎ波形のみを示している。
これに対して、図１０はＤＣＸＯ１４において位相調整（周期調整）が行われた期間における位相レジスタ３４の出力値ＲＡＤＤとＳｉｎ／Ｃｏｓ変換回路３１から出力されるＳｉｎ波形の例を示す。
図１０に示す例では、通常の４８分周された状態から例えば４９分周にクロック周期の変更（調整）が行われた場合の例で示している。

図１０に示すようにクロック周期の調整（変更）が行われたタイミングで、クロック周期が変更されるめ、そのクロック周期の変更の度に（点線で示す変更前の位相状態から）位相誤差が不連続に変化し、その変化の影響が以後に及ぶようになる。
従って、この参考例の場合には、クロック周期の調整の度に位相誤差が（調整前の位相状態から）局所的、ないしは不連続に変化して、その変化が以後のサイクルに及びため、クロック周期の変更が繰り返されると、変更前のクロック周期の場合との位相誤差が蓄積されて、位相誤差が大きくなってしまう。
このように位相誤差が蓄積されたカラーサブキャリア信号の場合には、以下のように改善すべき点が発生する。
この参考例で生成されたカラーサブキャリア信号を用いたコンポジットビデオ信号が入力されるテレビジョン受像機（ＴＶと略記）等の映像表示用の電子機器は、このカラーサブキャリア信号に、その内部の基準発振器を追従させようと位相引き込みを行うことになる。

その場合、上記のように位相誤差が蓄積されたカラーサブキャリア信号であると、その位相引き込みに時間がかかってしまう。また、その引き込みが完了するまでに時間がかかると、本来の色とは異なる色相で再生される時間が長くなってしまう。
このため、ＤＣＸＯ１４でクロック周期の調整を行った場合の情報を利用してカラーサブキャリア信号発生回路２１側で、位相変化量を調整するような補正を行えば、上記参考例を改善することができる。
次にこの参考例を改善した本発明の一実施形態に係るビデオ信号発生装置１を説明する。図１は本発明の一実施形態に係るビデオ信号発生装置１の全体構成を示す。

図１に示すビデオ信号発生装置１は、例えばデジタル放送を受信して、復調を行うＭＰＥＧデコーダ１２と、このＭＰＥＧデコーダ１２から基準時刻コード抽出回路１３を介して抽出された基準時刻コード（又はデータ）に位相同期したデジタルの基準信号としてのシステムクロックｃｌｋを発生するデジタル方式の基準信号発生回路としてのデジタル制御発振回路（ＤＣＸＯと略記）１４と、ＭＰＥＧデコーダ１２及びＤＣＸＯ１４の出力信号からコンポジットビデオ信号を生成するビデオエンコーダ３とを有する。なお、ＭＰＥＧデコーダ１２の代わりにビデオデコーダなどを用いた構成でも良い。
ＭＰＥＧデコーダ１２により復調された出力信号は、ビデオエンコーダ３内のＳＹＮＣ発生回路１６、ＶＢＩ発生回路１７、Ｙ発生回路１８、Ｕ，Ｖ発生回路１９にそれぞれ入力され、同期信号（ＳＹＮＣ信号）、垂直帰線消去期間内の文字多重放送等の信号（ＶＢＩ信号）、輝度信号（Ｙ信号）、Ｕ，Ｖ信号（色差信号）がそれぞれ生成される。
また、ＤＣＸＯ１４の出力信号は、ビデオエンコーダ３内のカラーサブキャリア信号を発生するカラーサブキャリア発生回路４と、コンポジットビデオ信号及びＳビデオ信号とを発生するコンポジット／Ｓビデオ信号発生回路２２とに入力される。なお、コンポジット／Ｓビデオ信号発生回路２２の構成は、図５と同じ構成であるためその詳細を省略している。

カラーサブキャリア発生回路４は、システムクロックｃｌｋにより位相情報を発生するデジタル方式の位相生成回路５と、この位相情報（具体的には位相レジスタ３４の出力値ＲＡＤＤ）により正弦波形の信号をカラーサブキャリア信号として出力する正弦波信号生成回路としてのＳｉｎ／Ｃｏｓ変換回路３１とを有する。
図１のＤＣＸＯ１４は、図５で説明したＤＣＸＯ１４と同じ構成であるが、カラーサブキャリア発生回路４（内の位相生成回路５）で使用される信号（情報）が追加される。 上記ＤＣＸＯ１４は、タイムスタンプされた基準時刻コードが入力される位相比較回路（図面中ではＰＣと略記）２３を有し、この位相比較回路２３には、このＤＣＸＯ２から出力される基準信号となるシステムクロックｃｌｋが、例えばカウンタ回路２４を介して入力される。
なお、基準時刻コードは、例えば２７ＭＨｚ周期で増加していく整数値などの基準時刻コードであり、これに対応してシステムクロックｃｌｋの自走周波数ｆｃｌｋも、２７ＭＨｚに設定される。

上記カウンタ回路２４は、原クロック発振器２５により発生される原クロックを基準時刻コードに対応した時刻コード（デジタルコード）に変換して位相比較回路２３に出力する。位相比較回路２３は、２つの入力信号に対して、基準時刻コードを基準として、それらの（位相誤差に相当する）コード差、つまり、基準時刻コードからの誤差に相当するコードを位相比較回路２３の出力信号として出力する。
位相比較回路２３の出力信号を所定の周期に変換する平滑化フィルタ回路を構成する例えば除算器２６と、この除算器２６の出力信号により周波数（又は周期）が可変制御されて、システムクロックｃｌｋとして出力するデジタル制御発振回路（ＤＣＯと略記）２７とを有する。このＤＣＯ２７には、原クロック発振器２５から原クロックが入力される。 この原クロック発振器２５は、システムクロックｃｌｋの例えば２４倍の周波数の原クロックを発生する。

また、ＤＣＸＯ１４は、このビデオ信号発生装置１の垂直期間を決定する垂直期間生成カウンタ回路（図面中ではＶ−ＣＮＴと略記）２８を備えている。そして、この垂直期間生成カウンタ回路２８は、原クロックを１垂直期間（１Ｖ）に相当する所定数だけ計数し、その所定数計数したタイミングでＤＣＯ２７内の分周器２７ａの分周比を調整する位相調整タイミング信号を印加する。
そして、分周器２７ａの分周比の調整が実行された際の位相調整信号phase-shiftは、位相生成回路５（の後述するセレクタ９）に出力される。
除算器２６は、位相比較回路２３の出力信号を所定の周期、例えばビデオ信号の１周期（例えば６０）で除算する。図５の場合、除算係数Ｘ＝６０とすると、１フィールドまたは１Ｖ当たりの位相誤差或いは時刻誤差が算出される。この誤差は、１Ｖ当たりの位相調整回数ｎの情報として、位相生成回路５（の後述する計算回路６に）に出力される。

この除算器２６を経た時刻誤差の信号は、ＤＣＯ２７に入力され、この信号でＤＣＯ２７内の分周器２７ａ分周比を制御することにより、ＤＣＯ２７から出力されるシステムクロックｃｌｋの位相（クロック周期）を調整する。
原クロック発振器２５から出力される原クロックは、分周器２７ａにより、この原クロックを例えば４７、４８、４９の何れかに分周する。通常は、４８分周で殆ど基準時刻コード側（送信側）の２７ＭＨｚのクロックと、ビデオ信号発生装置１１側のシステムクロックｃｌｋの２７ＭＨｚとのクロック周期が殆ど同期するが、例えば１Ｖで数クロック分、両者の位相誤差が発生する場合がある。
そして、本実施形態においても図８のように分周器２７ａの分周比を変更してシステムクロックｃｌｋのクロック周期を変更することによりその位相調整を行う。

但し、本実施形態においては、以下に説明するように位相生成回路５において、システムクロックｃｌｋのクロック周期の変更を行った場合、図５の場合には固定されていた位相変化量のパラメータを、そのクロック周期の変更に応じて切り替える補正を行うようにしている。つまり、２種類のパラメータを用意し、位相調整のためのクロック周期の変更を実行した際、そのクロック周期の増減の極性を考慮してパラメータを変更する補正を行う。
また、クロック周期の変更を行う回数（若しくは頻度）、具体的には１Ｖ当たりの位相調整回数ｎに応じて図５の場合には固定されていた位相変化量を変更する。
そして、ＤＣＯ２７からその位相調整されたシステムクロックｃｌｋがカラーサブキャリア発生回路４内の位相生成回路５（の位相レジスタ３４）に出力される。
カラーサブキャリア発生回路４を構成する位相生成回路５は、図５の位相生成回路３０の構成を変形した構成となっている。より具体的には図５の位相生成回路３０の構成の場合には、ＤＣＸＯ１４からのシステムクロックｃｌｋの情報のみから、Ｓｉｎ／Ｃｏｓ変換回路３１で発生する位相情報を決定していた。

これに対して、図１の位相生成回路５は、ＤＣＸＯ１４からのシステムクロックｃｌｋの情報の他に、位相調整を行う位相調整回数ｎの情報と、位相調整を実行したタイミングの位相調整信号phase-shiftを取り込み、位相調整を行った場合における位相変化量の不連続性、ないしは発生する局所的変化量を１Ｖの期間で低減する補正を行う。
この補正は、位相調整を行う１Ｖの期間の場合には、位相調整を行っていないサイクル中の位相変化量とは異なる値にして、位相調整を行わない１Ｖの期間における位相変化量との不連続性を１Ｖの期間において低減し、これにより所定の信号規格内のカラーサブキャリア信号を発生させる位相情報を生成する。
また、この補正は、位相調整を行う位相調整回数ｎを考慮して、位相調整を行っていないサイクル中における位相変化量パラメータと、位相調整を行ったサイクルでの位相変化量パラメータとの２種類を用いる。

カラーサブキャリア発生回路４を構成する位相生成回路５は、このカラーサブキャリア発生回路４で発生するカラーサブキャリア信号の基準となる位相変化量を規定するパラメタとしての位相変化量パラメータ発生回路（図面中ではＦＳＣＤと略記）３２を有する。 この位相変化量パラメータ発生回路３２による位相変化量パラメータＦＳＣＤは、算出回路としての計算回路（図面中ではＣＡＬＣ）６に入力される。この計算回路６には、ＤＣＸＯ１４の除算器２６からの位相調整回数ｎの情報が入力される。
そして、この計算回路６は、両入力から、通常の周期、つまり４８分周の場合で使用する通常周期用位相変化量パラメータＦＳＣＤ′を算出して、通常周期用位相変化量パラメータレジスタ７（図面中では該当パラメータレジスタに設定される通常周期用位相変化量パラメータＦＳＣＤ′で略記）に格納する。

また、この計算回路６は、位相調整回数ｎだけ位相調整（クロック周期変更）を実行した場合に該当する位相調整実行時用位相変化量パラメータ（或いは周期変更時用位相変化量パラメータ）ＦＳＦＴを計算して、位相調整実行時用位相変化量パラメータレジスタ８（図面中では該当するパラメータレジスタに設定される位相調整実行時用位相変化量パラメータＦＳＦＴで略記）に格納する。
両パラメータレジスタ７、８は、切替回路としてのセレクタ９を介して加算器３３に接続され、セレクタ９により切り替えられた方のパラメータレジスタ７，８に格納されているパラメータＦＳＣＤ′或いはＦＳＦＴが加算器３３に入力される。このセレクタ９は、位相調整信号phase-shiftによりその選択が制御される。

そして、この位相調整信号phase-shiftにより、セレクタ９から出力される位相変化量パラメータ値div-raddが加算器３３に入力される。後述するように通常は、パラメータＦＳＣＤ′が位相変化量パラメータ値div-raddが加算器３３に入力され、位相調整を実行する位相調整時間においてパラメータＦＳＦＴが位相変化量パラメータ値div-raddが加算器３３に入力されることになる。加算器３３以降の構成は、図５と同様の構成である。
この加算器３３により加算された出力は、前記システムクロックｃｌｋに同期してカラーサブキャリア位相レジスタ（以下、位相レジスタ、図面中ではＲＡＤＤと略記）３４に入力される。この位相レジスタ３４の出力値ＲＡＤＤは、加算器３３に入力されて、累積的に加算されると共に、カラーサブキャリア信号となる正弦波信号としてのＳｉｎ／Ｃｏｓに変換（発生）するＳｉｎ／Ｃｏｓ変換回路３１にも入力される。
つまり、加算器３３と位相レジスタ３４とは、システムクロックｃｌｋに同期してセレクタ９から出力される位相変化量パラメータ値div-raddを（入力されるパラメータ値として）累積的に加算する加算回路を形成している。なお、この累積的に加算する加算回路は、所定ビット数（具体例では３２ビット）のカウンタ回路を用いて形成することもできる。

Ｓｉｎ／Ｃｏｓ変換回路３１は、カラーサブキャリア信号となる正弦波データを格納したＲＯＭにより構成され、位相レジスタ３４の出力値ＲＡＤＤに応じて、カラーサブキャリア周波数ｆｓｃを有する（正弦波形の信号を）カラーサブキャリア信号として出力する。
本実施形態に係る位相生成回路５においては、位相変化量パラメータ発生回路３２，計算回路６，両パラメータレジスタ７，８及びセレクタ９が、位相情報を補正する補正回路を形成する。この補正回路は、位相調整のために周期変更を実行した場合に前記加算回路（を構成する加算器３３）に入力されるパラメータ値となる２種類の位相変化量パラメータdiv-raddを、切り替える。
上記カラーサブキャリア信号は、コンポジット／Ｓビデオ信号発生回路２２に入力される。そして、上述したようにコンポジット／Ｓビデオ信号発生回路２２は、コンポジットビデオ信号およびＳビデオ信号を出力する。

このビデオ信号発生装置１においては、ＤＣＸＯ１４は例えば図６に示すパラメータを用いて、システムクロックｃｌｋを生成する。
上述したように、Ｎは位相調整量の1単位となる時間とシステムクロックｃｌｋの周期の比で、本実施形態の構成例では４８である。この場合、位相調整の1単位となる時間としては、システムクロックｃｌｋを２４逓倍した原クロックの半周期と定義している。 また、ｎは、１Ｖ当たりのクロック位相調整回数のパラメータであり、ＤＣＸＯ１４から入力される信号に依存する。
なお、ＤＣＸＯ１４において位相調整を行う場合、原クロック発振器２５の原クロックの立ち上がりと立ち下がりの両方のエッジを使用して、２７ＭＨｚのシステムクロックを１／４８周期、（その位相を）進めるか、遅らせて或いは変化させないで出力する。そして、進み方向を−、遅れ方向を＋と定義する。

また、カラーサブキャリア発生回路４におけるパラメータ例は図７と同じである。パラメータは、ｆｃｌｋ，ｆｓｃ，ＲＡＤＤ、ＦＳＣＤとなっている。
なお、図７に示すように位相レジスタ３４のビット数は、３２ビットであり、上述した特許文献１で述べている問題点を解消している。
また、ＤＣＸＯ１４において位相調整のためのクロック周期変更を行うタイミング図を図８に示す。
通常動作状態では、原クロックが２４周期で分周されることにより、その下の通常時の再生された２７ＭＨｚのシステムクロックが生成される。
そして、基準時刻コードに対して原クロックの周期が長いと、分周器２７ａは、原クロックの半周期単位での４７分周に設定され、位相を進めるように調整される。逆に、基準時刻コードに対して原クロックの周期が短いと、分周器２７ａは、原クロックの半周期単位での４９分周に設定され、位相を遅らせるように調整される。

また、本実施形態に係る位相生成回路５においては、上述したパラメータＦＳＣＤから計算により算出された通常周期用位相変化量パラメータＦＳＣＤ′と位相調整実行時用位相変化量パラメータＦＳＦＴが用いられる。
これらＦＳＣＤ′とＦＳＦＴの両パラメータは図２に示すように位相調整量の極性と位相調整回数ｎに応じて設定される。
位相調整のためにクロック周期の変更を実行した場合、パラメータＦＳＣＤ′からパラメータＦＳＦＴに切り替えられ、ＲＡＤＤから生成したカラーサブキャリア信号位相が、クロック周期の変化が原因で局所的に不連続となる影響を低減する。また、位相調整を行わない場合にＲＡＤＤにＦＳＣＤを１Ｖ期間累積加算した場合との誤差を、１Ｖに及ぶ他方のパラメータＦＳＣＤ′の値で平均化して、１Ｖの期間でのＲＡＤＤの累積誤差を低減する。

このように設定することにより、位相調整のためにクロック周期の調整を実行した場合にも、位相誤差が局所的に不連続になる現象や、１Ｖ毎の位相誤差が以後に影響してしまうことを低減できる。
換言すると１Ｖの期間においては、位相調整を行った場合と行わない場合とのいずれにおいても適正な信号規格のカラーサブキャリア信号を発生することができる位相変化量を実現できる。また、位相調整回数ｎの値に依存しないで、適正な信号規格のカラーサブキャリア信号を発生することができる位相変化量を実現できるようにしている。
また、図３は位相調整信号phase-shiftにより実際に位相調整を実行する場合の概略のタイミング図を垂直同期信号ＶＤとの関係で示す。
図３に示す垂直同期信号ＶＤに同期して垂直期間生成カウンタ回路２８は、原クロックを１Ｖに相当する所定回数計数する動作を繰り返す。

また、この垂直期間生成カウンタ回路２８による計数出力により、この垂直同期信号ＶＤの直後と次の垂直同期信号ＶＤの直前までの間に、映像の表示期間Ｔｅが設定される。 さらに、垂直期間生成カウンタ回路２８による計数出力により、表示期間Ｔｅの外側、つまり垂直同期信号ＶＤの発生時刻に近い映像表示に利用されていない例えば垂直帰線期間内に設定されたタイミングで位相調整信号phase-shiftが生成される。
このように映像表示に利用されていない例えば垂直帰線期間等の垂直同期信号ＶＤの周辺期間に位相調整信号phase-shiftを設定することにより、位相調整を行った場合における位相変化量の局所的な変化の影響を軽減できる。
この位相調整信号phase-shiftは、垂直期間生成カウンタ回路２８内部で発生するようにしても良いし、図１に示すように垂直期間生成カウンタ回路２８の計数出力に基づいてＤＣＯ２７内部で発生させても良い。

この位相調整信号phase-shiftは、例えば位相調整回数ｎ以上となる複数回のパルスとして出力される。そして、上述した位相調整回数ｎの値だけ、１Ｖ当たりで複数回、位相調整を実行することができるようにしている。
また、位相調整を行う位相調整回数ｎの値に応じて、上記２つのパラメータＦＳＣＤ′、ＦＳＦＴの値を調整し、所定の規格の信号形態に準拠したカラーサブキャリア信号を発生させることができるようにしている。
このような構成を備えた本実施形態に係るビデオ信号発生装置１によるカラーサブキャリア生成のタイミング図は図４のようになる。
図４の最上段は、位相レジスタ３４の出力値ＲＡＤＤであり、この出力値ＲＡＤＤに応じた位相量でＳｉｎ／Ｃｏｓ変換回路３１は、図４の最下段に示すＳｉｎ波形を出力する。

位相調整を実行するタイミングでないと、加算器３３にはパラメータＦＳＣＤ′が入力され、位相レジスタ３４の出力値ＲＡＤＤは、このパラメータＦＳＣＤ′を累積的に加算したものとなる。
そして、位相調整するタイミングになると、ＤＣＯ２７から位相調整信号phase-shiftがセレクタ９に出力される。すると、このセレクタ９は切り替えられ、パラメータＦＳＦＴが加算器３３に入力されるように切り替えられる。図４では、４８分周から４９分周する場合で示している。
位相調整のために周期変更を行った後、div-raddはパラメータＦＳＦＴから、再び周期変更前のパラメータＦＳＣＤ′に戻される。
このように、システムクロックの周期変更を行ったタイミングにおいて、ＲＡＤＤから変換したカラーサブキャリア位相が不連続となる現象は、ＲＡＤＤの変化量をＦＳＦＴに変えることで低減できる。

本回路にて周期変更を行わない場合および従来の回路構成では恒にＲＡＤＤにＦＳＣＤを加算するため、このサイクルでのＲＡＤＤの増加量には、通常より大きな差が生じるが、本実施形態では通常の位相変化量パラメータＦＳＣＤ′を適切に計算することで、1Ｖ期間終了時の最終的なＲＡＤＤの値を、１Ｖ期間の間、恒にＦＳＣＤのみを累積した場合のＲＡＤＤと、ほぼ等価な値とすることが可能である。
これにより、位相制御の回数に影響されずに、連続する１V期間の前後で、ＲＡＤＤで示されるカラーサブキャリア位相を問題がおきない誤差で連続させることが可能となる。 従って、本実施形態に係る位相生成回路５等を備えたカラーサブキャリア発生回路４によれば、位相調整を行った場合にもその位相調整による局所的に発生した位相変化量の不連続性が後の期間に残存ないしは蓄積する影響を低減して、適正な信号規格に準拠したカラーサブキャリア信号を発生することができる。

このため、このカラーサブキャリア信号を用いて生成したコンポジットビデオ信号を用いて映像表示機器を動作させた場合に、その映像表示機器内部の基準信号発生器が円滑にこのカラーサブキャリア信号に追従する位相引き込み状態に設定できる。
また、デジタル方式で位相同期を行うと共に、デジタル方式の位相情報でカラーサブキャリア信号を発生させるようにしているので、アナログ方式に比較して回路素子のバラツキの影響を低減できると共に、調整作業等を低減できる。
なお、上述した説明において、位相調整回数ｎが例えば１Ｖの期間に１回で十分に対応できるような場合には、周期変更の際の極性のみでパラメータＦＳＣＤ′、ＦＳＦＴを算出設定するようにできる。

図１は本発明の一実施形態に係るビデオ信号発生装置の構成を示すブロック図。 図２は位相生成回路による位相調整のパラメータの具体例を示す図。 図３は位相調整を実行するタイミングを示すタイミング図。 図４は一実施形態に係るビデオ信号発生装置における位相調整を行うタイミングと共に、生成される正弦波等を示すタイミング図。 図５は本発明の参考例に係るビデオ信号発生装置の構成を示すブロック図。 図６は図１及び図５のビデオ信号発生装置に用いられるパラメータの具体例を示す図。 図７は図１及び図５のビデオ信号発生装置に用いられるパラメータの具体例を示す図。 図８はデジタル制御発振回路における分周比の切替によりシステムクロックの周期調整を行う説明図。 図９は図５のビデオ信号発生装置における位相調整を実行しない期間における位相調整量と生成される正弦波を示すタイミング図。 図１０は図５のビデオ信号発生装置における位相調整を実行した期間における位相調整量と生成される正弦波を示すタイミング図。

符号の説明

１…ビデオ信号発生装置
３…ビデオエンコーダ
４…カラーサブキャリア発生回路
５…位相生成回路
１３…基準時刻コード抽出回路
１４…デジタル制御発振回路（ＤＣＸＯ）
２７…ＤＣＯ
７、８…パラメータレジスタ
３１…Ｓｉｎ／Ｃｏｓ変換回路
９…セレクタ
３３…加算器
３４…位相レジスタ

Claims (5)

1. 入力される基準時刻データに位相同期するようにデジタル方式の基準信号発生回路から出力される基準信号としてのクロックに同期して入力されるパラメータ値を累積的に加算して出力する加算回路の出力値に基づいて位相情報を生成する位相生成回路と、
   前記位相情報からカラーサブキャリア信号としての正弦波信号を生成する正弦波信号生成回路と、
   前記基準時刻データに位相同期させるための前記クロックに対する周期変更に応じて、前記加算回路に入力される前記パラメータ値を変更する補正を行う補正回路と、
   を具備することを特徴とするビデオ信号発生装置。
2. 前記補正回路は、前記加算回路に入力される２種類のパラメータ値を前記周期変更の増減に応じて算出する算出回路と、前記算出回路により算出された２種類のパラメータ値を切り替えることにより変更する切替回路と、を有することを特徴とする請求項１に記載のビデオ信号発生装置。
3. 前記クロック信号を発生するデジタル方式の基準信号発生回路を有し、該基準信号発生回路は前記周期変更により位相調整を実行する位相調整時間に前記補正回路における前記パラメータ値の切り替えの動作を制御することを特徴とする請求項２に記載のビデオ信号発生装置。
4. 前記算出回路は、さらに前記周期変更を実行する回数も考慮して前記加算回路に入力される一方のパラメータ値を算出することを特徴とする請求項２に記載のビデオ信号発生装置。
5. 前記位相調整時間のタイミングは、垂直同期信号の周辺期間に設定されることを特徴とする請求項３に記載のビデオ信号発生装置。

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