JP2009147916A - 映像信号処理装置 - Google Patents

Abstract

【課題】ＰＬＬ回路での位相ロック可否を判断し、判断結果に応じて入力アナログ映像信号のサンプリングクロック生成に使用する回路をＰＬＬ回路とＤＬＬ回路で自動的に切り替え可能な映像信号処理装置を提供する。
【解決手段】アナログ映像信号をＡ／Ｄ変換するＡＤ変換器２と、ＡＤ変換器２にクロック信号を供給するクロック信号生成回路８を備え、クロック信号生成回路８は、アナログ映像信号から取得された水平同期信号に基づいて第一クロック信号を生成するＰＬＬ回路８１と、アナログ映像信号から取得された復号同期信号に基づいて第二クロック信号を生成するＤＬＬ回路８２と、ＰＬＬ用位相比較器８１１の出力に基づいて第一クロック信号または第二クロック信号の何れかを選択して出力するクロック選択部８３を備えている。
【選択図】図１

Description

本発明は、アナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器にクロック信号を供給するクロック信号生成回路を備えた映像信号処理装置に関する。

電波受信装置やＤＶＤプレーヤーといった複数種類の装置から入力されたアナログ映像信号をデジタル映像信号に変換して、液晶ディスプレイ等の表示部に表示させる映像信号処理装置がオーディオ装置やナビゲーション装置等に組み込まれている。

映像信号処理装置には、ＰＬＬ(Phase-Locked Loop)回路やＤＬＬ(Delay-Locked Loop)回路が組み込まれ、ＰＬＬ回路またはＤＬＬ回路で生成されたクロック信号が、装置に入力されたアナログ映像信号をデジタル映像信号に変換するためのサンプリングクロックとして使用されている。

ＰＬＬ回路では、入力アナログ映像信号から分離され、周波数制御された水平同期信号とフィードバック信号の位相差及び周波数差に基づいて、所定の周波数のクロック信号を生成してフィードバックする電圧制御発振器（ＶＣＯ）を備え、当該水平同期信号に同期したクロック信号が生成される。

ＤＬＬ回路では、電圧制御発振器（ＶＣＯ）に替えて基準発振器と複数の遅延回路が設けられ、入力アナログ映像信号から分離された複合同期信号とエッジが揃ったクロック信号が生成される。

入力アナログ映像信号が、ＮＴＳＣ方式等のテレビ信号規格を満たした標準信号である場合、または、当該入力アナログ映像信号から分離された水平同期信号に基づいてＰＬＬ回路による位相ロックが可能な信号である場合には、ＰＬＬ回路で生成されたクロック信号がサンプリングクロックとして使用される。

入力アナログ映像信号を、ＤＬＬ回路で生成されたクロック信号に基づいてサンプリングするよりも、ＰＬＬ回路で生成されたクロック信号に基づいてサンプリングした方が、映像のジッタが少なく綺麗な映像を表示することができるからである。

しかし、入力アナログ映像信号が、テレビ信号規格を逸脱した非標準信号である場合、または、当該入力アナログ映像信号から分離された水平同期信号に基づいてＰＬＬ回路による位相ロック不可能な信号である場合には、ＤＬＬ回路で生成されたクロック信号がサンプリングクロックとして使用される。

そこで、従来、映像信号処理装置では、入力アナログ映像信号の信号発生源の種類に対応して、ＰＬＬ回路またはＤＬＬ回路の何れかが一律に選択され、選択されたクロック信号がサンプリングクロック信号として、アナログ／デジタル変換器に供給されていた。

例えば、映像信号処理装置に入力されるアナログ映像信号の信号発生源が、電波受信装置やＤＶＤプレーヤーであれば、ＰＬＬ回路で生成されたクロック信号がサンプリングクロックとして選択され、ＶＨＳビデオレコーダーであれば、ＤＬＬ回路で生成されたクロック信号がサンプリングクロックとして選択されていた。

電波受信装置やＤＶＤプレーヤーは、テレビ信号規格を満たした標準信号が出力されるが、ＶＨＳビデオレコーダーの再生に使用されるビデオテープは、繰り返し使用や温度特性等によって伸縮する可能性があり、伸縮したビデオテープが再生されると、テレビ信号規格を逸脱した非標準信号が出力される可能性が高く、ＰＬＬ回路による位相ロックが不可能となる虞があるからである。

特許文献１には、同期信号と映像信号が分かれて入力される場合に、映像信号のサンプリングの位相のみを回すことができるクロック発生装置が開示されている。

詳述すると、クロック発生装置は、同期信号が重畳された映像信号または同期信号を入力してデジタル化して出力する第一のＡＤＣと、映像信号を入力してデジタル化して出力する第二のＡＤＣと、前記第一のＡＤＣの出力信号から分離した水平同期信号に基づいてクロックを生成して前記第一のＡＤＣに供給するＰＬＬ回路と、前記ＰＬＬ回路から出力されるクロックを遅延させ多相のクロックを出力するＤＬＬ回路と、入力した多相のクロックから何れかのクロックを選択して前記第二のＡＤＣに供給するクロック選択回路とを備えている。
特開２００６−１１５１１３号公報

しかし、入力アナログ映像信号の信号発生源の種類に対応して、サンプリングクロック生成のために使用するＰＬＬ回路とＤＬＬ回路を使い分けるように構成された映像信号処理装置には、以下のような問題が生じる虞がある。

先ず、映像信号処理装置が、ＰＬＬ回路とＤＬＬ回路の何れのクロック信号をアナログ／デジタル変換器に供給するかを切り替えるために、入力アナログ映像信号の信号発生源の種類を識別しなければならず、そのための回路が必要になる。

次に、一般に、ＰＬＬ回路のクロック信号を用いる方が、映像のジッタが少なく綺麗な映像を表示することができるが、ビデオレコーダーでは、一律にＤＬＬ回路のクロック信号が用いられるので、映像の質が低下する。

ビデオレコーダーで再生されるビデオテープ等の記録媒体の状態によっては、ＰＬＬ回路による位相ロックが可能となる場合もあり、そのような場合には、ＰＬＬ回路のクロック信号を選択する方がより綺麗な映像を表示することができるのである。

逆に、ＰＬＬ回路のクロック信号が選択される標準信号の信号発生源であっても、周辺環境等の影響によってＰＬＬ回路による位相ロックが不可能となり、映像乱れが発生する。

このような場合、ＤＬＬ回路のクロック信号を選択すれば、映像を正常に表示できる場合があるのである。

本発明の目的は、上述した従来の問題点に鑑み、ＰＬＬ回路での位相ロックの可否を判断し、判断結果に応じて入力アナログ映像信号のサンプリングクロック生成に使用する回路をＰＬＬ回路とＤＬＬ回路で自動的に切り替えることのできる映像信号処理装置を提供する点にある。

上述の目的を達成するため、本発明による映像信号処理装置の特徴構成は、アナログ映像信号から取得された水平同期信号に基づいて第一クロック信号を生成するＰＬＬ回路と、前記アナログ映像信号から取得された復号同期信号に基づいて第二クロック信号を生成するＤＬＬ回路と、前記ＰＬＬ回路に備えたＰＬＬ用位相比較器から出力される位相差に基づいて、前記第一クロック信号または前記第二クロック信号の何れかを選択して出力するクロック選択部と、前記クロック選択部で選択されたクロック信号に基づいて、アナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器と、を備えている点にある。

水平同期信号と第一クロック信号に基づいてフィードバックされた分周信号との位相がＰＬＬ回路に備えたＰＬＬ用位相比較器で比較される。

ＰＬＬ用位相比較器の出力である位相差が小さい場合、つまりＰＬＬ回路による位相ロックが可能な場合には、映像信号処理装置に入力されるアナログ映像信号の信号発生源にかかわらず、クロック選択部により、ＰＬＬ回路で生成された第一クロック信号がアナログ／デジタル変換器のサンプリングクロックとして選択される。

前記位相差が大きい場合、つまりＰＬＬ回路による位相ロックが不可能な場合には、映像信号処理装置に入力されるアナログ映像信号の信号発生源にかかわらず、クロック選択部により、ＤＬＬ回路で生成された第二クロック信号がアナログ／デジタル変換器のサンプリングクロックとして選択される。

以上説明した通り、本発明によれば、ＰＬＬ回路での位相ロックの可否を判断し、判断結果に応じて入力アナログ映像信号のサンプリングクロック生成に使用する回路をＰＬＬ回路とＤＬＬ回路で自動的に切り替えることのできる映像信号処理装置を提供することができるようになった。

以下に、本発明による映像信号処理装置の第一の実施形態を説明する。

図１に示すように、映像信号処理装置１は、アナログ／デジタル変換器２と、アナログ／デジタル制御部３と、Ｙ／Ｃ分離部４と、ＲＧＢ信号生成部５と、表示制御部６と、同期信号分離部７と、クロック信号生成回路８とを備えている。

アナログ／デジタル変換器２は、アナログ映像信号をデジタル映像信号に変換するブロックである。Ｙ／Ｃ分離部４は、アナログ／デジタル制御部３からの出力信号を輝度信号と色信号に分離するブロックである。アナログ／デジタル制御部３は、アナログ／デジタル変換器２及びＹ／Ｃ分離部４間のインタフェース回路として機能するブロックである。

ＲＧＢ信号生成部５は、Ｙ／Ｃ分離部４で分離された輝度信号及び色信号に基づいてＲＧＢ信号を生成するブロックである。表示制御部６は、液晶ディスプレイ等で構成される表示部９に映像を表示するための制御を行なう。

同期信号分離部７は、入力されたアナログ映像信号から水平同期信号、垂直同期信号、及び複合同期信号を分離して出力するブロックである。クロック信号生成回路８は、アナログ／デジタル変換器２に供給されるサンプリング用のクロック信号を生成するブロックである。

アナログ／デジタル変換器２は、入力されたアナログ映像信号を、クロック信号生成回路８より供給されたクロック信号の立上りまたは立下りに同期してサンプルホールドしてデジタル映像信号に変換する。

アナログ／デジタル変換器２に入力されるアナログ映像信号は、電波受信装置やＤＶＤプレーヤー等の複数種類の信号発生源から出力されるアナログ映像信号の何れかであり、スイッチ回路としてのソース選択部で選択された信号発生源から出力されるアナログ映像信号である。

Ｙ／Ｃ分離部４は、アナログ／デジタル制御部３からの出力信号のうち色副搬送波の周波数近傍の信号のみを通過させて色信号Ｃを出力するバンドパスフィルタと、アナログ／デジタル制御部３からの出力信号からバンドパスフィルタの出力を減じて輝度信号Ｙを出力する減算器とを備えている。

ＲＧＢ信号生成部５は、色信号Ｃに基づいて２種の色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）を取り出す色信号復調部と、輝度信号Ｙと色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）に基づいてＲＧＢ信号を生成するマトリックス部とを備えている。

表示制御部６は、表示部９の表示モード等を設定操作する操作制御部と、ＲＧＢ信号を表示部９の画面に表示する表示出力部等を備えている。

図２に示すように、同期信号分離部７は、同期分離部７１と、垂直同期分離部７２と、水平同期分離部７３と、同期信号用位相比較器７４と、電圧制御発振器７５と、水平ダウンカウンタ７６と、垂直ダウンカウンタ７７を備えている。

同期分離部７１は、アナログ映像信号から水平同期信号と垂直同期信号とで構成される複合同期信号を分離する。垂直同期分離部７２は、複合同期信号から垂直同期信号を分離する。水平同期分離部７３は、複合同期信号から水平同期信号を分離する。

同期信号用位相比較器７４は、水平同期分離部７３から出力された水平同期信号と水平ダウンカウンタ７６から出力されたフィードバック信号との位相及び周波数を比較し、当該位相差に対応する電圧を出力する。

電圧制御発振器７５は、同期信号用位相比較器７４から出力された電圧値に対応する周波数のクロック信号を生成して、水平ダウンカウンタ７６に出力する。

水平ダウンカウンタ７６は、電圧制御発振器７５から出力されたクロック信号を、水平期間のカウントに対応する分周比で分周したクロック信号をフィードバック信号（周波数調整された水平同期信号）として出力する。

垂直ダウンカウンタ７７は、水平ダウンカウンタ７６で分周された水平同期信号の周波数を、垂直期間のカウントに対応する分周比で分周したクロック信号を垂直同期信号として出力する。

つまり、同期信号用位相比較器７４、電圧制御発振器７５、及び水平ダウンカウンタ７６により自動周波数制御回路（ＡＦＣ）７８が構成され、水平周期分離部７３から入力された水平同期信号と水平ダウンカウンタ７６より入力されたクロック信号の位相差が一致するようにフィードバック制御される。

図１に示すように、クロック信号生成回路８は、ＰＬＬ回路８１と、ＤＬＬ回路８２と、クロック選択部８３を備えている。

ＰＬＬ回路８１は、アナログ映像信号から取得された水平同期信号、例えば、同期信号分離部７でアナログ映像信号から分離され、ＡＦＣ７８で所定周波数に制御された水平同期信号に基づいて第一クロック信号を生成する。

ＤＬＬ回路８２は、アナログ映像信号から取得された複合同期信号、例えば、同期信号分離部７でアナログ映像信号から分離した復号同期信号に基づいて第二クロック信号を生成する。

クロック選択部８３は、ＰＬＬ回路８１に備えたＰＬＬ用位相比較器８１１の出力に基づいて、第一クロック信号または第二クロック信号の何れかを選択して、アナログ／デジタル変換器２にサンプリングクロックとして出力する。

ＰＬＬ回路８１には、安定した同期信号が入力されるのが望ましく、ＤＬＬ回路８２には、入力されたアナログ映像信号から分離された生の同期信号がそのまま入力されるのが望ましい。

そのため、図１では、ＰＬＬ回路８１にはＡＦＣ７８で周波数制御された水平同期信号が入力され、ＤＬＬ回路８２には入力アナログ映像信号から分離された生の複合同期信号が入力されている。

ＰＬＬ回路８１は、位相差を算出して当該位相差に応じた電圧レベルの信号を出力するＰＬＬ用位相比較器８１１と、ＰＬＬ用位相比較器８１１から出力された信号から高周波成分を除去するローパスフィルタ（ＬＰＦ）８１２と、ＬＰＦ８１２から出力された信号に基づいて周波数を算出して、算出した周波数の第一クロック信号を出力する電圧制御発振器（ＶＣＯ）８１３と、ＶＣＯ８１３から出力された第一クロック信号を分周する周波数分周器８１４とを備えている。

ＰＬＬ用位相比較器８１１は、同期信号分離部７の水平ダウンカウンタ７６から出力された水平同期信号と、ＶＣＯ８１３から出力され周波数分周器８１３で分周された第一クロック信号との位相差を算出して、水平同期信号に対する第一クロック信号の位相の遅れまたは進みに基づいて、ＬＰＦ８１２に出力する信号の電圧レベルを増加または減少させる。

つまり、ＰＬＬ回路８１では、当該位相差が一致するようにフィードバック制御が行なわれる。

ＤＬＬ回路８２は、ＰＬＬ回路８１から出力された第一クロック信号を異なる時間遅延させる複数のクロック遅延回路８２１（８２１１〜８２１ｎ）を備え、各クロック遅延回路８２１の出力と、同期信号分離部７から出力された復号同期信号との位相を比較するＤＬＬ用位相比較器８２２と、ＤＬＬ用位相比較器８２２で最小位相差を示すクロック遅延回路８２１の出力を第二クロック信号として出力するクロック切替部８２３を備えている。

各クロック遅延回路８２１は、例えば、夫々異なる個数の遅延回路としてのバッファ回路を備え、各クロック遅延回路８２１においてバッファ回路が直列接続される。つまり、各クロック遅延回路８２１は、備えているバッファ回路の個数に対応した時間だけ第一クロック信号を遅延して出力する。尚、直列接続された複数個のバッファ回路の各タップから信号を取り出すことにより、遅延時間が異なる複数のクロック信号が得られるように構成してもよい。

ＤＬＬ用位相比較器８２２は、同期信号分離部７の同期分離部７１から出力された複合同期信号と、各クロック遅延回路８２１から出力された信号との位相差をそれぞれ算出し、算出した各位相差をクロック切替部８２３へ出力する。

クロック切替部８２３は、ＤＬＬ用位相比較器８２２で算出された各位相差のうち最も小さい位相差を選択して出力するスイッチ回路を備えている。

上述の構成によれば、各クロック遅延回路８２１に入力する基準信号として、ＰＬＬ回路８１から出力される第一クロック信号が用いられるので、基準信号を発生させるための発振回路を別途設ける必要がない。

クロック選択部８３は、ＰＬＬ用位相比較器８１１から出力される位相差が第一閾値Ｔ１ｔｈ以上となる水平同期信号が、所定数連続するときに前記第二クロック信号を選択し、位相差が第一閾値Ｔ１ｔｈよりも小さな値に設定された第二閾値Ｔ２ｔｈ以下となる水平同期信号が、所定数連続するときに前記第一クロック信号を選択するように設定されている。

以下に詳述する。水平同期信号は、各走査線の開始タイミングで、例えば図３（ａ）に示すようなパルス（水平同期パルス）を有する信号である。

第一クロック信号は、自動周波数制御された水平同期信号に基づいてＰＬＬ回路８１で生成されたクロック信号であり、位相がロックされている状態では、水平同期信号との位相差は極めて小さいが、水平同期信号が乱れるとクロック信号との位相差が大きくなる。

ＰＬＬ用位相比較器８１１から位相差ｔに応じた電圧レベルの信号が走査線毎に出力されるため、クロック選択部８３は、ＰＬＬ用位相比較器８１１の出力信号に基づいて位相差ｔを把握し、その程度に応じてＰＬＬ回路８１から出力される第一クロック信号と、ＤＬＬ回路８２から出力される第二クロック信号の何れをアナログ／デジタル変換器２に出力するかを切り替える。

クロック選択部８３は、第一クロック信号が選択されているときに、例えば、以下に示すように第一クロック信号から第二クロック信号へ切り替える。

図３（ｂ）に示すように、クロック選択部８３は、ＰＬＬ用位相比較器８１１によって算出された位相差ｔが、連続して所定回数（図３（ｂ）では三回）、第一閾値Ｔ１ｔｈ以上となった場合、第一クロック信号から第二クロック信号に切り替える。

一方、図３（ｃ）に示すように、ＰＬＬ用位相比較器８１１によって算出された位相差ｔが、前記所定回数に達しないうちに第一閾値Ｔ１ｔｈ未満となった場合（図３（ｃ）では二回目に第一閾値Ｔ１ｔｈ未満となっている。）、第一クロック信号を引き続き選択する。

クロック選択部８３は、第二クロック信号が選択されているときに、例えば、以下に示すように第二クロック信号から第一クロック信号へ切り替える。

図４（ａ）に示すように、クロック選択部８３は、ＰＬＬ用位相比較器８１１によって算出された位相差ｔが、連続して所定回数（図４（ａ）では三回）、第一閾値Ｔ１ｔｈより小さな第二閾値Ｔ２ｔｈ以下となった場合、第二クロック信号から第一クロック信号に切り替える。

一方、図４（ｂ）に示すように、ＰＬＬ用位相比較器８１１によって算出された位相差ｔが、前記所定回数に達しないうちに第二閾値Ｔ２ｔｈより大きくなった場合（図４（ｂ）では二回目に第二閾値Ｔ２ｔｈより大きくなっている。）、第二クロック信号を引き続き選択する。

第一閾値Ｔ１ｔｈと第二閾値Ｔ２ｔｈの値を等しくすると、ＰＬＬ用位相比較器８１１から出力される位相差ｔが閾値付近で前後する場合に、クロック選択部８３により第一クロック信号と第二クロック信号が頻繁に切り替えられ、表示部９に表示される映像に映像乱れが生じる虞がある。

そこで、第二閾値Ｔ２ｔｈを第一閾値Ｔ１ｔｈより小さい値に設定することにより、ヒステリシスを持たせて、両クロック信号の切替が頻繁に発生することを防止しているのである。

以下、クロック選択部８３による第一クロック信号及び第二クロック信号の切替について、図５に示すフローチャートに基づいて説明する。尚、映像信号処理装置１の起動時に、クロック選択部８３により第一クロック信号が選択されている。

先ず、クロック選択部８３は、回数カウンタをリセット、つまり「０」に設定する（ＳＡ１）。回数カウンタとは、第一クロック信号が選択されているときに、位相差ｔが第一の閾値Ｔ１ｔｈ以上、または、第二クロック信号が選択されているときに、位相差ｔが第二の閾値Ｔ２ｔｈ以下となる回数をカウントするカウンタである。

ＰＬＬ回路８１に水平同期信号が入力されると（ＳＡ２）、ＰＬＬ用位相比較器８１１により水平同期信号と周波数分周器８１４から出力されたクロック信号の位相差ｔが出力され、クロック選択部８３により位相差ｔと第一閾値Ｔ１ｔｈが比較される（ＳＡ３）。

位相差ｔが第一閾値Ｔ１ｔｈ以上であれば（ＳＡ３）、クロック選択部８３により回数カウンタがインクリメントされ（ＳＡ４）、位相差ｔが第一閾値Ｔ１ｔｈ未満であればステップＳＡ１に戻り、回数カウンタがリセットされる。

その結果、回数カウンタの値が所定値以上となれば、つまり位相差ｔが複数の走査線で連続して第一の閾値Ｔ１ｔｈ以上となれば（ＳＡ５）、クロック選択部８３により第一クロック信号から第二クロック信号に切り替えられ（ＳＡ６）、回数カウンタがリセットされる（ＳＡ７）。

その後、ＰＬＬ回路８１に水平同期信号が入力されると（ＳＡ８）、ＰＬＬ用位相比較器８１１により水平同期信号と周波数分周器８１４から出力されたクロック信号の位相差ｔが出力され、クロック選択部８３により位相差ｔと第一閾値Ｔ１ｔｈが比較される（ＳＡ９）。

位相差ｔが第二の閾値Ｔ２ｔｈ以下であれば（ＳＡ９）、クロック選択部８３により回数カウンタがインクリメントされ（ＳＡ１０）、位相差ｔが第二閾値Ｔ２ｔｈより大きければステップＳＡ７に戻り、回数カウンタがリセットされる。

その結果、回数カウンタのカウント値が所定値以上となれば、つまり位相差ｔが複数の走査線で連続して第二閾値Ｔ２ｔｈ以下となれば（ＳＡ１１）、クロック選択部８３により第二クロック信号から第一クロック信号へ切り替えられ（ＳＡ１２）、回数カウンタがリセットされる（ＳＡ１）。

ステップＳＡ２またはステップＳＡ８でＰＬＬ回路８１に水平同期信号が入力されない場合に処理が終了する。

また、フィールド単位で第一クロック信号と第二クロック信号の何れを選択するかが判断されるように構成してもよい。

フィールドは垂直同期信号で切り替わる。つまり、垂直同期信号は、第一フィールド（奇数フィールド）から第二フィールド（偶数フィールド）への切替タイミング、及び、第二フィールド（偶数フィールド）から次フレームの第一フィールド（奇数フィールド）への切替タイミングで出力されるパルス信号である。

クロック選択部８３に垂直同期信号、または複合同期信号を入力し、垂直同期タイミングで回数カウンタをリセットすれば、直前のフィールドでカントアップされた値に関係なく、その後の処理を進めることができる。

例えば、図３（ｂ）に示す状態が、複数のフィールドに跨って発生する場合について説明する。

クロック選択部８３は、位相差ｔが、連続して二回、第一の閾値Ｔ１ｔｈ以上となった状態で、垂直同期タイミングとなると、回数カウンタをリセットするのである。その後、次のフィールドの水平同期信号の位相差ｔが第一の閾値Ｔ１ｔｈ以上となっても、回数カウンタの値は１となるため、その時点で第一クロック信号から第二クロック信号に切り替えられることが回避される。尚、第二のクロック信号から第一のクロック信号に切り替える場合も同様である。

上述の構成によれば、異なるフィールドやフレームで算出された位相差ｔに基づいてクロックの切替が判断されることを防止することができる。

以下、別実施形態について説明する。上述の実施形態では、図３及び図４で例示したように、所定回数連続して位相差ｔが第一閾値Ｔ１ｔｈ以上、または、第二閾値Ｔ１ｔｈ以下となる場合に、クロック選択部８３がクロック信号を切り替える構成を説明したが、本発明は、必ずしも所定回数連続する場合に限るものではなく、複数の走査線で所定回数位相差ｔが第一閾値Ｔ１ｔｈ以上、または、第二閾値Ｔ１ｔｈ以下となる場合に、クロック信号を切り替えるものであってもよい。

例えば、位相差ｔが第一の閾値Ｔ１ｔｈ以上であるか否かの判定を所定本数の走査線に一回（例えば、三回に一回）行ない、判定を行なった走査線でのみ連続して所定回数（例えば、三回）、第一の閾値Ｔ１ｔｈ以上となるときに第二クロック信号を選択する構成であってもよい。

より具体的に説明すると、クロック選択部８３は、９本の走査線がＰＬＬ回路８１に入力されてきた場合に、第二クロック信号を選択するためには、９本の走査線のうち判定を行なう３本（例えば、３番目、６番目、９番目の３本）の走査線で三回連続して第一の閾値Ｔ１ｔｈ以上となる場合に第二クロック信号を選択すればよく、判定を行なわない残り６本の走査線では第一の閾値Ｔ１ｔｈ以上でなくともよい。

さらに、例えば、あるフィールドの全走査線中、所定数以上の走査線で位相差ｔが第一閾値Ｔ１ｔｈ以上となった場合に、第一クロック信号から第二クロック信号に切り替え、所定数以下の走査線で位相差ｔが第二閾値Ｔ２ｔｈ以下となった場合に、第二クロック信号から第一クロック信号に切り替える構成であってもよい。

また、クロック信号を切り替えるための回数カウンタの閾値は３に限るものではなく、装置に応じて適宜設定すればよい。また、第一クロック信号から第二クロック信号に切り替える場合の回数カウンタの閾値と、第二クロック信号から第一クロック信号に切り替える場合の回数カウンタの閾値を異なる値に設定してもよい。

図５に示すフローチャートは、映像信号処理装置１の起動時に、クロック選択部８３により第一クロック信号が選択されている場合の例であるが、映像信号処理装置１の起動時に、クロック選択部８３により第二クロック信号が選択されている場合には、図６に示すフローチャートで処理が実行される。

また、映像信号処理装置１に入力されるアナログ映像信号の信号発生源に応じて、クロック選択部８３により選択されるクロック信号が異なるように設定されていてもよい。

例えば、信号発生源がＶＨＳレコーダー等である場合には、クロック選択部８３により第二クロック信号が初期選択され、信号発生源が電波受信装置やＤＶＤプレーヤー等である場合には、クロック選択部８３により第一クロック信号が初期選択されるように構成してもよい。

上述の実施形態では、クロック選択部８３が、ＰＬＬ用位相比較器８１１から出力される位相差ｔに基づいてクロック信号を選択する場合を説明したが、ＰＬＬ回路８１のＬＰＦ８１２から出力される位相差に基づいてクロック信号を選択するように構成してもよい。

以下に、本発明による映像信号処理装置の第二の実施形態を説明する。第二の実施形態は、上術したクロック選択部に関する実施形態であり、第一の実施形態と同一の構成の説明は省略し、同一の構成は同一の符号を付して説明する。

図７に示すように、映像信号処理装置１は、アナログ／デジタル変換器２と、アナログ／デジタル制御部３と、Ｙ／Ｃ分離部４と、ＲＧＢ信号生成部５と、表示制御部６と、同期信号分離部７と、クロック信号生成回路８でなる各機能ブロックを備えている。各機能ブロックの構成は第一の実施形態と同様である。

映像信号処理装置１は、これら機能ブロックが集積回路化されたＡＳＩＣで構成され、クロック選択部８３による選択処理を外部に備えたコントローラから制御するための複数のレジスタ８４を備えている。

図８に示すように、クロック選択部８３には、第一選択部８３１、第二選択部８３２、第三選択部８３３、第四選択部８３４の四つの選択部が組み込まれ、各選択部はレジスタ８４に設定された基準値に基づいて、何れのクロック信号を選択するかを判定するように構成されている。

先ず、本実施形態で用いられるＰＬＬ回路８１について説明する。
図９に示すように、ＰＬＬ用位相比較器８１１は、同期信号分離部７から出力された水平同期信号HSYNCがクロック端子に入力されるフリップフロップ８１１Ａと、周波数分周器８１４で分周されたフィードバック信号が入力されるフリップフロップ８１１Ｂを備えている。

各フリップフロップ８１１Ａ，８１１Ｂの出力ＱがＮＡＮＤゲート８１１Ｃに入力され、ＮＡＮＤゲート８１１Ｃの出力が各フリップフロップ８１１Ａ，８１１ＢのクリアＣＬＲに入力されている。

一端が接地されたスイッチ８１１Ｄと、一端が電源に接続されたスイッチ８１１Ｅとが直列に接続され、フリップフロップ８１１Ａの出力Ｑによりスイッチ８１１Ｄがオンまたはオフに切り替えられ、フリップフロップ８１１Ｂの出力Ｑによりスイッチ８１１Ｅがオンまたはオフに切り替えられるように構成されている。

水平同期信号HSYNCに対してフィードバック信号の位相が遅れると、その遅れ期間、フリップフロップ８１１Ａの出力Ｑがハイレベルとなり、スイッチ８１１Ｄがオンする。

水平同期信号HSYNCに対してフィードバック信号の位相が進むと、その進み期間、フリップフロップ８１１Ｂの出力Ｑがハイレベルとなり、スイッチ８１１Ｅがオンする。以後、フリップフロップ８１１Ａの出力Ｑを信号ＯＵＴＡ、フリップフロップ８１１Ｂの出力Ｑを信号ＯＵＴＢと記す。

従って、水平同期信号HSYNCに対してフィードバック信号の位相が遅れると、その遅れ期間に、スイッチ８１１Ｄとスイッチ８１１Ｅの接続点からローレベルの信号が遅れ側の位相差として出力され、水平同期信号HSYNCに対してフィードバック信号の位相が進むと、その進み期間に、スイッチ８１１Ｄとスイッチ８１１Ｅの接続点からハイレベルの信号が進み側の位相差として出力される。

ＰＬＬ用位相比較器８１１の出力がＬＰＦ８１２を介してＶＣＯ８１３に入力される。ＶＣＯ８１３は、入力された位相差に応じて、２７ＭＨｚの周波数を中心に上下に周波数を変動させたクロック信号を周波数分周器８１４に出力する。

周波数分周器８１４は、分周比１／（８５８×２）で分周したクロック信号をフィードバック信号としてＰＬＬ用位相比較器８１１に出力する。

ＮＴＳＣ方式の映像信号は、水平同期信号HSYNCの周波数が１５．７３４ＫＨｚに設定されているが、実際には多少の揺らぎが発生するため、ＰＬＬ回路８１によって水平周波数の同期を確保したサンプリングクロックでＡＤ変換する必要がある。

しかし、図１０に示すように、映像信号に含まれる水平同期信号HSYNCと、ＰＬＬ回路８１に備えたＶＣＯ８１３の２７ＭＨｚの基準クロックを分周したフィードバック信号との位相差Δφが大きくなると、同期が外れて映像が乱れる。

クロック選択部８３は、ＰＬＬ用位相比較器８１１から出力される位相差、つまり、信号ＯＵＴＡ及び信号ＯＵＴＢに基づいて、ＰＬＬ回路８１の出力である第一クロック信号、または、ＤＬＬ回路８２の出力である第二クロック信号の何れかを選択して、アナログ／デジタル変換器２に出力する。

以下、各選択部について説明する。
図８に示すように、第一選択部８３１は、位相差Δφが基準位相差以上となる水平同期信号の数をカウントする第一水平同期信号カウンタ（図８中、カウンタＡと記す。）と、第一水平同期信号カウンタの値が第一基準値以上となる連続するフィールド数をカウントする第一フィールドカウンタ（図８中、カウンタＢと記す。）を備えている。

第一選択部８３１は、スイッチ回路８５で第一クロック信号が選択されているときに、第一フィールドカウンタの値が第一基準フィールド値以上になると、ＮＴＳＣ方式の規格から逸脱した非標準信号が入力されていると判断して、第二クロック信号を選択する。

また、第一選択部８３１は、スイッチ回路８５で第二クロック信号が選択されているときに、第一フィールドカウンタの値が第一基準フィールド数以下になると、ＮＴＳＣ方式の規格に基づいた標準信号が入力されていると判断して、第一クロック信号を選択する。

以下の説明では、第一クロック信号が選択されているときを標準モード、第二クロック信号が選択されているときを非標準モードともいう。

以下に第一選択部８３１について詳述する。
図１１及び図１４に示すように、第一選択部８３１は、フィールド単位で、水平同期信号HSYNCに対してフィードバック信号の位相が遅れている場合には、信号ＯＵＴＡのハイレベル期間を５４ＭＨｚのクロックでカウントし、水平同期信号HSYNCに対してフィードバック信号の位相が進んでいる場合には、信号ＯＵＴＢのハイレベル期間を５４ＭＨｚのクロックでカウントする位相差カウンタを備えている。

第一選択部８３１は、各水平同期信号に対して位相差カウンタによるカウント値とレジスタ８４に設定されている基準位相差とを比較する比較器を備え、位相差カウンタによるカウント値がレジスタ８４に設定されている基準位相差以上になると、第一水平同期信号カウンタ（カウンタＡ）をカウントアップする。

図１２及び図１４に示すように、第一選択部８３１は、垂直同期信号VSYNCが入力されたときに、第一水平同期信号カウンタのカウント値とレジスタ８４に設定されている第一基準値とを比較する比較器を備え、第一水平同期信号カウンタの値が第一基準値以上となると、第一水平同期信号カウンタをリセットするとともに、第一フィールドカウンタ（カウンタＢ）の値をカウントアップする。

第一選択部８３１は、垂直同期信号VSYNCが入力されたときに、第一水平同期信号カウンタのカウント値が、第一基準値より小さい場合には、第一水平同期信号カウンタをリセットするとともに、第一フィールドカウンタをリセットする。

その後、第一選択部８３１は、第一フィールドカウンタの値と第一基準フィールド数とを比較器で比較し、その結果に基づいて第一クロック信号と第二クロック信号の何れを選択するかを判定する。

スイッチ回路８５で第一クロック信号が選択されているときに、第一フィールドカウンタの値が第一基準フィールド数以上であれば、第二クロック信号に切り替えるように判定し、第一フィールドカウンタの値が第一基準フィールド数より小さければ、第一クロック信号の選択を維持するように判定する。

また、スイッチ回路８５で第二クロック信号が選択されているときに、第一フィールドカウンタの値が第一基準フィールド数以下であれば、第一クロック信号に切り替えるように判定し、第一フィールドカウンタの値が第一基準フィールド数より大きければ、第二クロック信号の選択を維持するように判定する。

レジスタ８４に設定される基準位相差は、位相の進み側と位相の遅れ側とで同じ値に設定することも可能であるが、異なる値に設定されることが好ましい。ビデオレコーダーで再生されるビデオテープ等の記録媒体の状態によってその特性が異なるため、標準モードと非標準モードの切替の応答性をよくするためである。

つまり、標準モードが選択されているときに、位相の遅れにより非標準モードに移行するための基準位相差φ１と、標準モードが選択されているときに、位相の進みにより非標準モードに移行するための基準位相差φ２とは異なる値に設定されることが好ましい。

また、基準位相差、第一基準値、及び、第一基準フィールド値は、第一クロック信号が選択されているときと、第二クロック信号が選択されているときで、異なる値に設定されることが好ましい。基準位相差は０よりおおきく数μsec.までの範囲で設定され、第一基準値は０より大きく２５５ラインまでの範囲で設定され、第一基準フィールド値は０より大きく２５５フィールドまでの範囲で設定することができる。

図１３に示すように、標準モードが選択されているときに、位相の遅れにより非標準モードに移行するための基準位相差φ１１と、非標準モードが選択されているときに、位相の遅れが軽減されて標準モードに移行するための基準位相差φ１２とが異なる値に設定されることが好ましい。

また、標準モードが選択されているときに、位相の進みにより非標準モードに移行するための基準位相差φ２１と、非標準モードが選択されているときに、位相の進みが軽減されて標準モードに移行するための基準位相差φ２２とが異なる値に設定されることが好ましい。

標準モードと非標準モードが頻繁に切り替わることによる映像の乱れを解消するために、ヒステリシスを持たせるのである。

同様に、標準モードから非標準モードに移行するための第一基準値、及び、第一基準フィールド値と、非標準モードから標準モードに移行するための第一基準値、及び、第一基準フィールド値も異なる値に設定し、ヒステリシスを持たせることが好ましい。

図１４は、レジスタに設定された基準位相差、第一基準値、及び、第一基準フィールド値がそれぞれ異なる場合の、第一選択部８３１の回路構成である。

ＮＴＳＣ方式に従えば、１フィールドを構成する水平同期信号の数、つまり走査ライン数が２６２．５本となる。

しかし、ライン数が不足する場合に、レジスタに設定された第一基準値の値によっては、第一選択部８３１が適正に判定できない虞がある。

そこで、第一選択部８３１に加えて、クロック選択部８３に第二選択部８３２を備えることが好ましい。

図８及び図１５に示すように、第二選択部８３１は、垂直同期信号VSYNCに同期して各フィールドに含まれる水平同期信号HSYNCの数をカウントする第二水平同期信号カウンタ（図８中、カウンタＣと記す。）と、第二水平同期信号カウンタの値とレジスタ８４に設定されたライン基準範囲とを比較する比較器を備えている。ライン基準範囲は２６２．５±２．５ラインの範囲で設定可能である。

第二選択部８３１は、第一クロック信号が選択されているときに、第二水平同期信号カウンタの値が、レジスタ２４に設定されたライン基準範囲を逸脱すると、第二クロック信号に切り替えるように判定し、ライン基準範囲内であれば、第一クロック信号の選択を維持するように判定する。

また、第二選択部８３１は、第二クロック信号が選択されているときに、第二水平同期信号カウンタの値がレジスタ２４に設定されたライン基準範囲に収束すると、第一クロック信号に切り替えるように判定し、ライン基準範囲を逸脱すると、第二クロック信号の選択を維持するように判定する。

図８に示すように、第三選択部８３３は、１フィールドの所定区間内で連続した複数の水平同期信号に対して、位相差Δφの最大値と最小値の差分値を算出する差分検出部と、当該差分値が基準差分値より大きく、または、小さくなる連続フィールドブロック数をカウントする第二フィールドカウンタ（図８中、カウンタＤと記す。）を備えている。

第三選択部８３３は、スイッチ回路８５で第一クロック信号が選択されているときに、第二基準フィールド数の間で当該差分値が前記基準差分値より大きくなる連続フィールドブロック数を前記第二フィールドカウンタでカウントし、第二フィールドカウンタの値が基準フィールドブロック数と等しくなると、ＮＴＳＣ方式の規格から逸脱した非標準信号が入力されていると判断して、第二クロック信号を選択する。

また、第三選択部８３３は、スイッチ回路８５で第二クロック信号が選択されているときに、第二基準フィールド数の間で当該差分値が前記基準差分値より小さくなる連続フィールドブロック数を前記第二フィールドカウンタでカウントし、第二フィールドカウンタの値が基準フィールドブロック数と等しくなると、ＮＴＳＣ方式の規格に基づいた標準信号が入力されていると判断して、第一クロック信号を選択する。

第三選択部８３３は、図１６に示すように、アナログ映像信号の水平同期信号の周期が頻繁に変動して、ＰＬＬ回路８１で位相がロックできない状態になる場合に対応できるように設けられている。

例えば、図１３に示すヒステリシスを持たせた範囲で、位相差が頻繁に変動する場合に有用となる。

以下に第三選択部８３３について詳述する。
図１７及び図１８に示すように、第三選択部８３３は、水平同期信号HSYNCに対してフィードバック信号の位相が遅れている場合には、信号ＯＵＴＡのハイレベル期間を５４ＭＨｚのクロックでカウントし、水平同期信号HSYNCに対してフィードバック信号の位相が進んでいる場合には、信号ＯＵＴＢのハイレベル期間を５４ＭＨｚのクロックでカウントする位相差カウンタを備えている。

位相差Δφのカウント対象となる水平同期信号HSYNCの期間、つまりカウント対象期間がレジスタ８４に設定されている。

カウント対象期間は、垂直同期信号VSYNCが入力される前後の期間を除いたフィールドの中間期間に設定され、カウント開始ラインと、カウント終了ラインで規定される。

第三選択部８３３は、カウント対象期間に、入力される各水平同期信号HSYNCに対して位相差Δφをカウントし、カウントした位相差Δφの最大値を最大値レジスタに書き込むとともに、最小値を最小値レジスタに書き込む。

最大値レジスタ及び最小値レジスタの値は、フィールド数がレジスタ８４に設定された第二基準フィールド数に達するまでの間、随時更新される。

第三選択部８３３は、フィールドカウンタによりカウントされるフィールド数が第二基準フィールド数に達する度に、その垂直ブランキング期間に、最大値レジスタに書き込まれた最大値と最小値レジスタに書き込まれた最小値との差分値を算出して、当該差分値とレジスタ８４に設定されている基準差分値とを比較器により比較する。

第三選択部８３３は、スイッチ回路８５で第一クロック信号が選択されているとき、当該差分値が基準差分値以上であれば、第二フィールドカウンタをカウントアップする。

第三選択部８３３は、フィールド数をカウントするフィールドカウンタにより、フィールド数がレジスタ８４に設定された基準フィールドブロック数に達したことを検出すると、最大値レジスタ及び最小値レジスタをリセットする。

さらに、第三選択部８３３は、このとき、第二フィールドカウンタの値が基準フィールドブロック数と等しいか否かを比較器で比較し、等しければ第二クロック信号に切り替えるように判定し、等しくなければ第一クロック信号の選択を維持するように判定する。

また、第三選択部８３３は、スイッチ回路８５で第二クロック信号が選択されているとき、当該差分値が基準差分値以下であれば、第二フィールドカウンタをカウントアップする。

第三選択部８３３は、フィールド数をカウントするフィールドカウンタにより、フィールド数がレジスタ８４に設定された基準フィールドブロック数に達したことを検出すると、最大値レジスタ及び最小値レジスタをリセットする。

さらに、第三選択部８３３は、このとき、第二フィールドカウンタの値が基準フィールドブロック数と等しいか否かを比較器で比較し、等しければ第一クロック信号に切り替えるように判定し、等しくなければ第二クロック信号の選択を維持するように判定する。

第一選択部８３１で説明したレジスタの値と同様に、基準差分値、第二基準フィールド数、及び、基準フィールドブロック数は、第一クロック信号が選択されているときと、第二クロック信号が選択されているときで、異なる値に設定されることが好ましい。基準差分値は０より大きく数μsec.までの範囲で設定され、第二基準フィールド数は０より大きく２５５フィールドまでの範囲で設定され、基準フィールドブロック数は０より大きく２５５までの範囲で設定される。

図８に示すように、第四選択部８３４は、複合同期信号CSYNCから分離された水平同期信号HSYNCに対して、レジスタ８４に設定された許容範囲から周期が逸脱する水平同期信号HSYNCの数を、フィールド毎にカウントする第三水平同期信号カウンタ（図８中、カウンタＥと記す。）を備えている。

第四選択部８３４は、第一クロック信号が選択されているときに、１フィールド内で第三水平同期信号カウンタの値が、レジスタ８４に設定された基準信号数以上となると、ＮＴＳＣ方式の規格から逸脱した非標準信号が入力されていると判断して、第二クロック信号を選択する。

また、第四選択部８３４は、第二クロック信号が選択されているときに、１フィールド内で第三水平同期信号カウンタの値が、レジスタ８４に設定された基準信号数以下となると、ＮＴＳＣ方式の規格に基づいた標準信号が入力されていると判断して、第一クロック信号を選択する。

第四選択部８３４は、アナログ映像信号の水平同期信号の周期が大きく変動する場合に対応できるように設けられている。

以下第四選択部８３４について詳述する。
図１９に示すように、第四選択部８３４は、同期信号分離部７で分離された複合同期信号CSYNCから水平同期信号成分を検出して、二つの水平同期信号の間隔である水平同期期間を、５４ＭＨｚのクロックでカウントするラインカウンタを備えている。

水平同期信号の周期が適正であれば、水平同期期間に１７１６×２（＝３４３２）回カウントされるが、水平同期信号の周期が変動するとカウント値がずれる。

第四選択部８３４は、各水平同期タイミングで、ラインカウンタの値がレジスタ８４に設定された許容範囲を逸脱するか否かを比較器で比較し、許容範囲を逸脱している場合に、第三水平同期信号カウンタをカウントアップする。

第四選択部８３４は、第一クロック信号が選択されているときに、垂直同期タイミングで、第三水平同期信号カウンタの値とレジスタ８４に設定された基準信号数とを比較器で比較し、第三水平同期信号カウンタの値が基準信号数以上である場合に、第二クロック信号に切り替えるように判定する。

また、第四選択部８３４は、第二クロック信号が選択されているときに、垂直同期タイミングで、第三水平同期信号カウンタの値とレジスタ８４に設定された基準信号数とを比較器で比較し、第三水平同期信号カウンタの値が基準信号数以下である場合に、第一クロック信号に切り替えるように判定する。

レジスタに設定される許容範囲、基準信号数は、第一クロック信号が選択されているときと、第二クロック信号が選択されているときで、異なる値に設定されることが好ましい。許容範囲は３４３２±３回の範囲、基準信号数は、第一クロック信号が選択されているときに、１フィールドの走査線数の２割程度、第二クロック信号が選択されているときに、１フィールドの走査線数の１割程度に設定することができる。

以上、説明した第二の実施形態では、クロック選択部８３に、第一選択部８３１、第二選択部８３２、第三選択部８３３、第四選択部８３４の四つの選択部が組み込まれた例を説明したが、第一選択部８３１、第三選択部８３４、第四選択部８３４の何れか一つの選択部のみ組み込まれるものであってもよい。

クロック選択部８３に全ての選択部、または、幾つかの複数の選択部が組み込まれる場合には以下のように構成することが好ましい。

スイッチ回路８５により第一クロック信号が選択されているときに、第一選択部８３１から第四選択部８３４の何れか一つでも第二クロック信号を選択する場合には、クロック選択部８３はスイッチ回路８５を切り替えて第二クロック信号を選択する。

互いに異なる判定結果が出力された場合に、ＤＬＬ回路８２から出力される第二クロック信号で映像信号をデジタル変換した方が、映像の乱れを回避できる可能性が高いからである。

逆に、スイッチ回路８５により第二クロック信号が選択されているときに、第一選択部８３１から第四選択部８３４の全てが第一クロック信号を選択する場合にのみ、クロック選択部８３はスイッチ回路８５を切り替えて第一クロック信号を選択する。

全ての判定結果が一致した場合に、ＰＬＬ回路８１から出力される第一クロック信号で映像信号をデジタル変換すれば、映像の乱れが発生することなく、綺麗な映像を表示することができるからである。

尚、上述した実施形態は本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等を適宜変更設計できることは言うまでもない。

第一の実施形態を示し、映像信号処理装置の機能ブロック構成図 同期信号分離部の機能ブロック構成図 （ａ）は、水平同期信号を説明するため、（ｂ）は、第一クロック信号から第二クロック信号へ切り替わる場合について説明するため、（ｃ）は、第一クロック信号から第二クロック信号へ切り替わらない場合について説明するためのタイムチャート （ａ）は、第二クロック信号から第一クロック信号へ切り替わる場合について説明するため、（ｂ）は、第二クロック信号から第一クロック信号へ切り替わらない場合について説明するためのタイムチャート クロック選択部による第一クロック信号及び第二クロック信号の切替について説明するためのフローチャート 初期設定が第二クロック信号の場合のクロック選択部による第一クロック信号及び第二クロック信号の切替について説明するためのフローチャート 第二の実施形態を示し、映像信号処理装置の機能ブロック構成図 クロック選択部のブロック構成図 ＰＬＬ回路に用いられるＰＬＬ用位相比較器の回路図 水平同期信号とフィードバック信号の位相関係の説明図 位相が遅れ側にずれる場合と進み側にずれる場合の説明図 第一選択部の動作説明図 レジスタに設定される基準位相差値の説明図 第一選択部の回路ブロック構成図 第二選択部の回路ブロック構成図 第三選択部の動作説明図 第三選択部の動作説明図 第三選択部の回路ブロック構成図 第四選択部の回路ブロック構成図

符号の説明

１：映像信号処理装置
２：アナログ／デジタル変換器（ＡＤ変換器）
８：クロック信号生成回路
８１：ＰＬＬ回路
８１１：ＰＬＬ用位相比較器
８２：ＤＬＬ回路
８２１：クロック遅延回路
８２２：ＤＬＬ用位相比較器
８２３：クロック切替部
８３：クロック選択部

Claims (8)

1. アナログ映像信号から取得された水平同期信号に基づいて第一クロック信号を生成するＰＬＬ回路と、
   前記アナログ映像信号から取得された復号同期信号に基づいて第二クロック信号を生成するＤＬＬ回路と、
   前記ＰＬＬ回路に備えたＰＬＬ用位相比較器から出力される位相差に基づいて、前記第一クロック信号または前記第二クロック信号の何れかを選択して出力するクロック選択部と、
   前記クロック選択部で選択されたクロック信号に基づいて、アナログ映像信号をデジタル映像信号に変換するアナログ／デジタル変換器と、
   を備えている映像信号処理装置。
2. 前記クロック選択部は、
   前記位相差が基準位相差以上となる水平同期信号の数をカウントする第一水平同期信号カウンタと、
   前記第一水平同期信号カウンタの値が第一基準値以上となる連続するフィールド数をカウントする第一フィールドカウンタと、
   を備えた第一選択部が組み込まれ、
   前記第一選択部は、
   前記第一クロック信号が選択されているときに、前記第一フィールドカウンタの値が第一基準フィールド値以上になると、前記第二クロック信号を選択し、
   前記第二クロック信号が選択されているときに、前記第一フィールドカウンタの値が第一基準フィールド数以下になると、前記第一クロック信号を選択する
   請求項１記載の映像信号処理装置。
3. 前記クロック選択部は、
   各フィールドに含まれる水平同期信号の数をカウントする第二水平同期信号カウンタを備えた第二選択部が組み込まれ、
   前記第二選択部は、
   前記第一クロック信号が選択されているときに、前記第二水平同期信号カウンタの値がライン基準範囲を逸脱すると、前記第二クロック信号を選択し、
   前記第二クロック信号が選択されているときに、前記第二水平同期信号カウンタの値が前記ライン基準範囲に収束すると、前記第一クロック信号を選択する請求項２記載の映像信号処理装置。
4. 前記クロック選択部は、
   １フィールドの所定区間内で連続した複数の水平同期信号に対して、前記位相差の最大値と最小値の差分値を算出し、第二基準フィールド数の間で当該差分値が基準差分値より大きく、または、小さくなる連続フィールドブロック数をカウントする第二フィールドカウンタと、
   を備えた第三選択部が組み込まれ、
   前記第三選択部は、
   前記第一クロック信号が選択されているときに、第二基準フィールド数の間で当該差分値が前記基準差分値より大きくなる連続フィールドブロック数を前記第二フィールドカウンタでカウントし、前記第二フィールドカウンタの値が基準フィールドブロック数と等しくなると、前記第二クロック信号を選択し、
   前記第二クロック信号が選択されているときに、第二基準フィールド数の間で当該差分値が前記基準差分値より小さくなる連続フィールドブロック数を前記第二フィールドカウンタでカウントし、前記第二フィールドカウンタの値が前記基準フィールドブロック数と等しくなると、前記第一クロック信号を選択する請求項１記載の映像信号処理装置。
5. 前記クロック選択部は、
   前記複合同期信号から分離された水平同期信号に対して、周期が許容範囲を逸脱する水平同期信号の数を、フィールド毎にカウントする第三水平同期信号カウンタを備えた第四選択部が組み込まれ、
   前記第四選択部は、
   前記第一クロック信号が選択されているときに、１フィールド内で前記第三水平同期信号カウンタの値が基準信号数以上となると、前記第二クロック信号を選択し、
   前記第二クロック信号が選択されているときに、１フィールド内で前記第三水平同期信号カウンタの値が基準信号数以下となると、前記第一クロック信号を選択する請求項１記載の映像信号処理装置。
6. 前記クロック選択部は、請求項２記載の第一選択部と、請求項３記載の第二選択部と、請求項４記載の第三選択部と、請求項５記載の第四選択部とを備え、
   前記第一クロック信号が選択されているときに、前記第一選択部から前記第四選択部の何れか一つでも第二クロック信号を選択する場合に、前記第二クロック信号を選択し、
   前記第一クロック信号が選択されているときに、前記第一選択部から前記第四選択部の全てが第一クロック信号を選択する場合にのみ、前記第一クロック信号を選択する
   請求項１記載の映像信号処理装置。
7. 前記クロック選択部は、
   前記位相差が第一閾値以上となる水平同期信号が、所定数連続するときに前記第二クロック信号を選択し、
   前記位相差が第一閾値よりも小さな値に設定された第二閾値以下となる水平同期信号が、所定数連続するときに前記第一クロック信号を選択する
   ように設定されている請求項１記載の映像信号処理装置。
8. 前記ＤＬＬ回路は、前記第一クロック信号を異なる時間遅延させる複数のクロック遅延回路と、各クロック遅延回路の出力と前記復号同期信号との位相を比較するＤＬＬ用位相比較器と、前記ＤＬＬ用位相比較器で最小位相差を示すクロック遅延回路の出力を前記第二クロック信号として出力するクロック切替部を備えている請求項１から７の何れかに記載の映像信号処理装置。

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