WO2006114807A1 - クロック選択回路およびシンセサイザ - Google Patents

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WO2006114807A1
WO2006114807A1 PCT/JP2005/006355 JP2005006355W WO2006114807A1 WO 2006114807 A1 WO2006114807 A1 WO 2006114807A1 JP 2005006355 W JP2005006355 W JP 2005006355W WO 2006114807 A1 WO2006114807 A1 WO 2006114807A1
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frequency
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PCT/JP2005/006355
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Inventor
Masazumi Marutani
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Fujitsu Limited
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a clock selection circuit and a synthesizer, and more particularly to a clock selection circuit and a plurality of clock selection circuits for selecting a frequency after frequency division to be the same as a frequency of a reference clock REF, This is related to a synthesizer that selects a frequency after frequency division from the clock output from the voltage-controlled oscillator in order to be the same as the frequency of the reference clock.
  • a synthesizer prepares a plurality of clocks in a circuit, automatically selects the most appropriate one of these, and outputs a clock satisfying desired frequency and noise characteristics.
  • a synthesizer prepares a plurality of clocks in a circuit, automatically selects the most appropriate one of these, and outputs a clock satisfying desired frequency and noise characteristics.
  • FIG. 13 is a block configuration diagram of a conventional synthesizer.
  • the synthesizer 100 includes a phase comparator 101, an LPF (Low Pass Filter) 102, a voltage controlled oscillator (VCO) group 103, a frequency divider 104, and a clock selection circuit 10 5. have.
  • LPF Low Pass Filter
  • VCO voltage controlled oscillator
  • the reference clock REF output from the crystal oscillator and the frequency-divided clock output from the frequency divider 104 are input to the phase comparator 101.
  • the phase comparator 101 detects the phase difference between the input reference clock REF and the divided clock and outputs a phase difference signal.
  • the LPF 102 passes only the low frequency portion of the phase difference signal output from the phase comparator 101 and outputs a voltage corresponding to the phase difference to the VCO group 103.
  • the VCO group 103 has a plurality of VCOs (VC01 to VC015 shown in FIG. It shows the name given to the VCO that Group O 103 has. There are 2 N — 1 VCOs, and here there are 15 VCOs. ).
  • the VCO of the VCO group 103 is selected by the clock selection circuit 105, and the selected VCO outputs a clock CLK having a frequency corresponding to the voltage output from the LPF 102 to the outside and the frequency divider 104.
  • the frequency divider 104 divides the clock output from the VCO group 103. The frequency division ratio of the frequency divider 104 is changed by an instruction from an external force.
  • the clock selection circuit 105 receives the reference clock REF and the divided clock.
  • the clock selection circuit 105 selects the VCO of the VCO group 103 so that the frequency-divided clock having the most appropriate frequency is output from the frequency divider 104. That is, the clock selection circuit 105 selects a VCO that minimizes the frequency difference between the reference clock REF and the divided clock according to the frequency division ratio of the frequency divider 104.
  • FIG. 14 is a diagram for explaining the selection of the VCO of the clock selection circuit.
  • the oblique lines shown in the figure indicate the characteristics of VC01 to VC15 of the VCO group 103.
  • the lowermost diagonal line is the characteristic of VCOl
  • the uppermost diagonal line is the characteristic of VCO15.
  • the target shown in the figure indicates the VCO that should be selected for the set division ratio. That is, when the target VCO is selected, the frequency-divided clock output from the frequency divider 104 is closest to the frequency of the reference clock REF.
  • the clock selection circuit 105 selects VCOl to VC015 according to the code.
  • the value of the code is proportional to the number of VC01-15.
  • the clock selection circuit 105 selects VC08 that is the center of VC01 to 15 with code 8 (white circle in the figure). Then, determine whether the target VCO clock (reference clock REF) power is higher or lower than the selected VC08 clock frequency (frequency of the divided clock output from divider 104). The code is shifted by ⁇ 4 according to. Similarly, determine whether the target VCO clock is higher or lower than the selected VCO, shift the code to ⁇ 2, ⁇ 1, change the selected VCO, and reach the target VCO. Do so (two-branch search method).
  • the target clock frequency is higher than the VC08 clock frequency. Therefore, the clock selection circuit 105 shifts the code by +4. According to this , VC012 is selected. Next, since the target clock is higher than the clock frequency of VC012, the clock selection circuit 105 shifts the code by +2. As a result, VCO 14 is selected. Next, since the target clock is lower than the clock frequency of VC08, the clock selection circuit 105 shifts the code by ⁇ 1. As a result, VC013 is selected. In this way, the target VCO can be selected.
  • FIG. 15 is a circuit diagram of a conventional clock selection circuit.
  • the clock selection circuit 105 includes counters 111 and 112, a difference calculation unit 113, a comparison unit 114, a counting error margin unit 115, a phase information addition unit 116, a phase information unit 117, a timer counter 118, a timing TB ( TB: Table) 119, phase change unit 120, reset signal output unit 121, clock selection signal transmission unit 122, shift TBI 23, selection end determination unit 124, and optimum clock information output unit 125.
  • the frequency divider 104, the VCO group 103, and the reference clock REF shown in FIG. 13 are shown.
  • the counter 111 counts the divided clock output from the frequency divider 104.
  • the counter 112 counts the reference clock REF.
  • the difference calculation unit 113 calculates the difference between the count value of the divided clock and the reference clock REF counted by the counters 111 and 112.
  • the comparison unit 114 compares the count values (frequency) of the divided clock and the reference clock REF based on the difference value output from the difference calculation unit 113 and equals them. Compare whether or not.
  • the comparison unit 114 determines that the count values of the counters 111 and 112 are equal when the difference value is within the value indicated by the counting error margin unit 115. Since the reference clock REF and the divided clock are asynchronous, the rise and fall timings may be different, and this may cause an error in the count value.
  • the phase information addition unit 116 adds 1 to the phase information held by the phase information unit 117.
  • the phase information shows which level of the two-branch search method the comparison of the divided clock and the reference clock REF is, and also shows how many times the VCO has been switched.
  • the code is 8
  • the phase information is 0, when the code is shifted by ⁇ 4, the phase information is 1, and when the code is shifted by ⁇ 2, the phase information is 1
  • the information is 2, and the phase information is 3 when the code is shifted ⁇ 1.
  • the timer counter 118 counts up the count value from 0 in synchronization with the reference clock REF.
  • a comparison instruction signal is output to comparison section 114.
  • the timing TBI 19 stores a count value corresponding to the phase information. For example, when the phase information power is SO, the count value is W, when the phase information is 1, the count value is W, and when the phase information is n, the count value is W. Indication signals are output at equal intervals. This time interval is determined so that the count value differs between adjacent VCOs. In other words, the VCO is selected according to the phase, and even if it is adjacent to the target VCO, the time is determined so that the count values of the counters 111 and 112 are different.
  • phase changing section 120 When phase information in phase information section 117 is updated, phase changing section 120 outputs a signal to that effect to reset signal output section 121, clock selection signal transmission section 122, and selection end determination section 124.
  • the reset signal output unit 121 receives the signal from the phase changing unit 120 and outputs a reset signal to the counters 111 and 112 and the timer counter 118. As a result, the counters 111 and 112 and the timer counter 118 reset the count value to zero.
  • the clock selection signal transmission unit 122 refers to the shift TB 123 and acquires a code to be shifted based on the phase information and the comparison result of the comparison unit 114.
  • the shift TB123 stores a code shift amount corresponding to the phase information. For example, ⁇ 4 is stored for Phase 1, ⁇ 2 for Phase 2, and ⁇ 1 for Phase 3.
  • the phase information is 0 as an initial value, and the clock selection signal transmission unit 122 outputs code 8 so that the central VC08 is selected. Therefore, when the comparison result is output from the comparison unit 114, the phase information becomes 1, and the clock selection signal transmission unit 122 shifts the code by +4 or ⁇ 4 based on the comparison result and the phase information. Below, the code is shifted so that the target VCO is selected.
  • the selection end determination unit 124 indicates that the phase information in the phase information unit 117 is the final phase.
  • the value obtained by adding 1 to the information value is used to determine the force, and the force is determined when the VCO selection is completed. For example, if the number of VCOs is 15 from the above example, the phase information is 3 and the VCO selection is completed. Therefore, if the phase information in phase information section 117 is 4, selection end determination section 124 determines that VCO selection has ended.
  • the optimum clock information output unit 125 outputs a signal to the outside that selection of the optimum VCO is completed in response to the determination of the selection end determination unit 124. Note that the output of this information is omitted in the clock selection circuit 105 in FIG.
  • 16 is a flowchart showing the operation of the clock selection circuit.
  • step S111 the timer counter 118 of the clock selection circuit 105 starts counting.
  • Count value force S timing When a value corresponding to phase 1 of TBI 19 is reached, a comparison instruction signal is output to comparison section 114. Currently, the phase of the clock selection circuit 105 is 0, and VC08 is selected.
  • the comparison unit 114 When the comparison unit 114 receives the comparison instruction signal from the timer counter 118, the comparison unit 114 selects the selected VC.
  • the phase information adding unit 116 adds 1 to the phase information 0 of the phase information unit 117.
  • step S112 when the comparison unit 114 determines that the frequency of the selected VCO is lower than the target VCO frequency, the clock selection signal transmission unit 122 proceeds to step S113. If it is determined that the VCO frequency selected by the comparison unit 114 is higher than the target VCO frequency, the process proceeds to step S114.
  • step S113 the clock selection signal transmission unit 122 acquires the shift amount from the shift TB123 based on the phase information of the phase information unit 117 and the comparison result of the comparison unit 114. Since the phase is 1 and the selected VCO frequency is determined to be lower than the target VCO frequency, the code is shifted +4.
  • step S114 clock selection signal transmission unit 122 acquires the shift amount from shift TB123 based on the phase information of phase information unit 117 and the comparison result of comparison unit 114.
  • the target VCO frequency is the selected VCO frequency with phase 1. Since it is judged to be higher, shift the code 14 times.
  • step S 115 timer counter 118 of clock selection circuit 105 outputs a comparison instruction signal to comparison unit 114 when the count value reaches a value corresponding to phase 2 of timing TBI 19.
  • the phase of the clock selection circuit 105 is 1.
  • the comparison unit 114 determines whether the frequency of the selected VC O is higher or lower than the target clock frequency.
  • the phase information adding unit 116 adds 1 to the phase information 1 of the phase information unit 117.
  • step S116 when the comparison unit 114 determines that the selected VCO frequency is lower than the target VCO frequency, the clock selection signal transmission unit 122 proceeds to step S117. If the comparison unit 114 determines that the selected VCO frequency is higher than the target VCO frequency, the process proceeds to step S118.
  • step S117 clock selection signal transmission unit 122 acquires the shift amount from shift TB123 based on the phase information of phase information unit 117 and the comparison result of comparison unit 114. Since the phase is 2 and the selected VCO frequency is judged to be lower than the target VCO frequency, the code is shifted by +2.
  • step S118 the clock selection signal transmission unit 122 acquires the shift amount from the shift TB 123 based on the phase information of the phase information unit 117 and the comparison result of the comparison unit 114. Since the phase is 2 and the frequency of the selected VCO is determined to be higher than the target VCO frequency, the code is shifted by 12.
  • timer counter 118 of clock selection circuit 105 outputs a comparison instruction signal to comparison unit 114 when the count value reaches a value corresponding to phase 3 of timing TBI 19.
  • the phase of the clock selection circuit 105 is 2.
  • the comparison unit 114 determines whether the frequency of the selected VCo is higher or lower than the target clock frequency.
  • the phase information adding unit 116 adds 1 to the phase information 2 of the phase information unit 117.
  • step S120 when the comparison unit 114 determines that the frequency of the selected VCO is lower than the target VCO frequency, the clock selection signal transmission unit 122 proceeds to step S121. VCO frequency selected by comparator 114 is the target VCO If it is determined that the frequency is higher than the frequency, the process proceeds to step S122.
  • step S 121 clock selection signal transmission unit 122 acquires the shift amount from shift TB 123 based on the phase information of phase information unit 117 and the comparison result of comparison unit 114. Since the phase is 3 and the selected VCO frequency is determined to be lower than the target VCO frequency, the code is shifted by +1.
  • step S122 the clock selection signal transmission unit 122 acquires the shift amount from the shift TB 123 based on the phase information of the phase information unit 117 and the comparison result of the comparison unit 114. Since the phase is 3 and the selected VCO frequency is judged to be higher than the target VCO frequency, the code is shifted by one.
  • step S123 the timer counter 118 of the clock selection circuit 105 outputs a comparison instruction signal to the comparison unit 114 when the count value becomes a value corresponding to phase 4 of the timing TBI 19.
  • the phase of the clock selection circuit 105 is 3.
  • the comparison unit 114 determines whether the frequency of the selected VC O is higher or lower than the target clock frequency.
  • the phase information adding unit 116 adds 1 to the phase information 3 in the phase information unit 117.
  • Selection end determination unit 124 determines that the selection of the VCO has ended because the phase information power has been reached. When the phase information becomes 4, the phase changing unit 120 controls the clock selection signal sending unit 122 so that a new VCO is not selected.
  • the clock selection circuit 105 selects the optimum VCO.
  • the VCO group 103 uses LC resonator type VCOs because of its superior noise characteristics.
  • the VCO group 103 realizes a plurality of VCOs (a plurality of clock sources) by switching a plurality of capacitors with a code. However, because the relationship between frequency and capacity is non-linear, the VCO intervals are evenly spaced as shown in Fig. 14.
  • FIG. 17 is a diagram illustrating the VCO characteristics of the VCO group.
  • the diagonal lines in the figure indicate the frequency characteristics of the VCO group 103. As shown in the figure, the lower the frequency, the narrower the clock interval.
  • the narrowest frequency interval (referred to as fg-min) determines the comparison time for comparing the selected VCO with the target VCO (lZfg-min). 2 N — To select the target VCO from one VCO, N judgments are required, so the time to select VCO is NZfg-min.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-339301
  • the VCO frequency selected as described above is compared with the target clock (VCO) frequency at regular intervals. Then, after the time when the count value differs between adjacent VCOs, the selected VCO was compared with the target VCO. Therefore, the selected VCO and the target VCO are far away from each other, and even if there is a difference in the count value immediately, no comparison is made and the optimal
  • the present invention has been made in view of these points, and an object of the present invention is to provide a clock selection circuit and a synthesizer that can select a plurality of medium power optimal clocks in a short time.
  • the frequency after frequency division is selected from a plurality of different frequency clocks as shown in Fig. 1 so as to be the same as the frequency of the reference clock REF.
  • the reference clock counter la that counts the reference clock REF
  • the clock counter lb that counts the selected divided clock
  • the two clocks with the closest frequency are counted.
  • a selection unit le that selects a clock by a two-branch search according to the result.
  • a featured clock selection circuit 1 is provided.
  • a plurality of comparison instruction signals are output within a time when a count difference occurs when the two clocks having the closest frequencies are counted, and the clock and the reference clock REF are counted. Compare values. As a result, if there is a difference between the count value of the reference clock and the clock within the time when the count difference between the two clocks with the closest frequency occurs, the next clock is immediately selected.
  • the clock selection circuit of the present invention outputs a plurality of comparison instruction signals within a time when a count difference occurs when the two clocks having the closest frequencies are counted, and sets the count values of the clock and the reference clock REF. Compared. As a result, if there is a difference in the count value between the reference clock and the clock within the time when the count difference between the two clocks closest in frequency occurs, the next clock is selected immediately. Medium force Optimal clock can be selected in a short time.
  • FIG. 1 is a diagram showing an outline of a clock selection circuit.
  • FIG. 2 is a block configuration diagram of a synthesizer to which a clock selection circuit is applied.
  • FIG. 3 is a circuit diagram of a clock selection circuit.
  • FIG. 4 is a diagram showing a data configuration example of timing TB.
  • FIG. 5 is a diagram showing a data configuration example of shift TB.
  • FIG. 6 is a diagram for explaining comparison timing of a comparison unit.
  • FIG. 7 is a diagram illustrating a clock information storage unit and a clock information comparison unit.
  • FIG. 8 is a diagram illustrating an example where the count value decreases.
  • FIG. 9 A table showing how to determine the count value.
  • FIG. 10 is a diagram for explaining how to determine a count value.
  • FIG. 11 is a diagram for explaining a determination method.
  • FIG. 12 is a flowchart showing the operation of the clock selection circuit.
  • FIG. 13 is a block diagram of a conventional synthesizer.
  • FIG. 14 is a diagram for explaining the VCO selection of the clock selection circuit.
  • FIG. 15 is a circuit diagram of a conventional clock selection circuit.
  • FIG. 16 is a flowchart showing the operation of the clock selection circuit.
  • FIG. 17 is a diagram illustrating the VCO characteristics of the VCO group.
  • FIG. 1 is a diagram showing an outline of the clock selection circuit.
  • the clock selection circuit 1 includes a reference clock counter la, a clock counter lb, an instruction signal output unit lc, a comparison unit ld, and a selection unit 1e.
  • the clock selection circuit 1 selects a frequency after frequency division from a plurality of clocks having different frequencies so as to be the same as the frequency of the reference clock REF.
  • the reference clock counter la counts the input reference clock REF.
  • the clock counter lb is selected by the selector le and counts the clock divided by the frequency divider 2.
  • the instruction signal output unit lc outputs a plurality of comparison instruction signals within a time when a count difference occurs when the two clocks having the closest frequencies are counted.
  • the comparison unit Id compares the count values of the reference clock counter la and the clock counter lb in accordance with the comparison instruction signal.
  • the selection unit le selects a clock by a two-branch search according to the comparison result of the comparison unit Id.
  • FIG. 2 is a block configuration diagram of a synthesizer to which the clock selection circuit is applied.
  • the synthesizer 10 has a phase comparator 11, an LPF 12, a VCO group 13, a frequency divider 14, and a clock selection circuit 15.
  • the reference clock REF output from the crystal oscillator and the frequency-divided clock output from the frequency divider 14 are input to the phase comparator 11.
  • the phase comparator 11 detects the phase difference between the input reference clock REF and the divided clock and outputs a phase difference signal.
  • the LPF 12 passes only the low-frequency part of the phase difference signal output from the phase comparator 11 and outputs a voltage corresponding to the phase difference to the VCO group 13.
  • the VCO group 13 has a plurality of VCOs (VC01 to VC015 shown in the figure indicate names given to the VCOs included in the VCO group 13.
  • VCO is 2 N — 1 There are 15 in this case.)
  • O The VCO of the VCO group 13 is selected by the clock selection circuit 15, and the selected VCO has a clock CLK having a frequency according to the voltage output from the LPF 12.
  • Output to external and divider 14 The frequency divider 14 divides the clock output from the VCO group 13.
  • the division ratio of the frequency divider 14 is changed by an external force instruction.
  • the frequency divider 14 may be arranged on the reference clock REF side or just after the VCO group 13 depending on the purpose.
  • the clock selection circuit 15 receives the reference clock REF and the divided clock.
  • the clock selection circuit 15 selects the VCO of the VCO group 13 so that the frequency-divided clock having the most appropriate frequency is output from the divider 14.
  • the clock selection circuit 15 selects the VCO with the smallest frequency difference between the reference clock REF and the frequency-divided clock according to the frequency division ratio of the frequency divider 14.
  • the clock selection circuit 15 selects the VCO that minimizes the frequency difference between the frequency-divided reference clock and the clock CLK.
  • the synthesizer 10 is applied to, for example, television channel selection.
  • One of the VCOs is selected according to the channel bundle, and the clock CLK corresponding to the target channel is output from the channel bundle by voltage control of the VCO. That is, when a channel is selected, a frequency division ratio corresponding to the channel is set in the frequency divider 14 and an appropriate VCO is selected by the clock selection circuit 15. Further, the voltage of the selected VCO is controlled, and the target clock CLK is output. As described in Fig. 14, the VCO is selected using the 2-branch search method.
  • FIG. 3 is a circuit diagram of the clock selection circuit.
  • the clock selection circuit 15 includes a counter 21, 22, a difference calculation unit 23, a comparison unit 24, a counting error margin unit 25, a count end determination unit 26, an end state determination unit 27, and a phase information addition unit 28.
  • a storage unit 38, a clock information comparison unit 39, and an optimum clock information output unit 40 are provided.
  • the figure shows the frequency divider 14, the VCO group 13, and the reference clock REF shown in FIG.
  • the counter 21 counts the frequency-divided clock output from the frequency divider 14.
  • the counter 22 counts the reference clock REF.
  • the difference calculation unit 23 calculates the difference between the frequency-divided clocks counted by the counters 21 and 22 and the reference clock REF, which is just the count M.
  • the comparison unit 24 When the comparison unit 24 receives the comparison instruction signal from the timer counter 31, the comparison unit 24 compares the frequency of the divided clock and the frequency of the reference clock REF based on the difference value output from the difference calculation unit 23. And compare for equality. The comparison unit 24 determines that the count values of the counters 21 and 22 are equal when the difference value is within the value indicated by the counting error margin unit 25. This is because the reference clock REF and the frequency-divided clock are asynchronous, so that the rising and falling timings may be different, and an error may occur in the count value.
  • Count end determination unit 26 determines that there is a difference between the count values of the divided clock and the reference clock REF by comparison unit 24, or there is no difference in the count value and timing TB32 When the count has been performed up to the final count value indicated by, a signal to that effect is output to the end state determination unit 27 and the clock information storage unit 38, and the timer counter 31 finishes counting.
  • the end state determination unit 27 determines whether the end of the count value update by the count end determination unit 26 has ended due to a difference between the count values of the divided clock and the reference clock REF. Judging the power of going up to the count value. If it is determined that the processing has ended due to a difference in the count value between the divided clock and the reference clock REF, the phase information adding unit 28 is notified of this. The phase information adding unit 28 adds 1 to the phase information in the phase information unit 30. On the other hand, if the count ends up to the final count value, This is notified to the final phase writing section 29. The final phase writing unit 29 writes the value obtained by adding 1 to the final phase in the phase information unit 30. For example, suppose the phase has 0 force and up to 3. In phase 1, when the timer counter 31 ends because the count value has reached the final count value, the final phase writing unit 29 writes 4 obtained by adding 1 to the final phase 3 to the phase information unit 30.
  • the timer counter 31 counts up the count value from zero.
  • a comparison instruction signal is output to the comparison unit 24.
  • Timing TB32 will be described in detail.
  • Fig. 4 shows an example of the data structure of timing TB. As shown in the figure, the count values Cl to Cn referred to by the timer counter 31 are stored at the timing TB32.
  • the timer counter 31 outputs a comparison instruction signal when the count value becomes CI, C2,..., Cn.
  • the count values Cl to Cn have a relationship of C1 ⁇ C2 ... Cn-1 and Cn. This count value is determined so that when the clocks of the two VCOs with the closest frequency are counted, multiple comparison instruction signals are output within the time when the count value is different. Therefore, for example, when a VCO adjacent to the target VCO is selected and counted by the counters 21 and 22, a plurality of comparison instruction signals are output while the count values are different.
  • the timing at which the comparison instruction signal is output is that the divided clock and the reference clock REF are asynchronous, and even if an error occurs in the count values of the counters 21 and 22, the comparator 24 causes the divided clock and the reference clock to be output.
  • the clock REF is determined so that it can be compared so that the frequency of the REF frequency is correct! /
  • the phase change unit 33 updates the phase information in the phase information unit 30.
  • a signal to that effect is output to the reset signal output unit 34, the clock selection signal transmission unit 35, and the selection end determination unit 37.
  • the reset signal output unit 34 receives the signal from the phase changing unit 33 and outputs a reset signal to the counters 21 and 22 and the timer counter 31.
  • the counters 21 and 22 and the timer counter 31 reset the count value to zero.
  • the clock selection signal sending unit 35 refers to the shift TB 36, and acquires the shift amount to shift the code based on the phase information and the comparison result of the comparing unit 24.
  • FIG. 5 shows an example of the data structure of the shift TB.
  • shift TB36 stores the shift amount corresponding to the phase.
  • the shift amount in phase 1 is stored as Shi Sl
  • the shift amount in Phase 2 is stored as Shi S2
  • the shift amount in phase p is stored as Shi Sp.
  • shift amounts ⁇ 4, ⁇ 2, and ⁇ 1 from phase 1 to phase 3 are stored in shift TB36.
  • the phase information has an initial value of 0, and the clock selection signal transmission unit 35 outputs code 8 so that the center VC08 is selected. Therefore, when the comparison result is output from the comparison unit 24, the phase information becomes 1, and the clock selection signal transmission unit 35 shifts the code by +4 or ⁇ 4 based on the comparison result and the phase information 1. In the following, the code is shifted so that VCO matches the target frequency.
  • the selection end determination unit 37 determines whether or not the optimum VCO has been selected by determining whether the phase information power of the phase information unit 30 is a value obtained by adding 1 to the final phase value. For example, if the number of VCOs is 15 from the above example, the phase information is 3 and VCO selection is completed. Therefore, the selection end determination unit 37 determines that the selection of the VCO has ended if the phase information in the phase information unit 30 is 4, which is obtained by adding 1 to 3 indicating the final stage of selection.
  • the clock information storage unit 38 stores the number of the VCO immediately before the currently selected VCO and the count value used for the comparison timing of the VCO.
  • the clock information comparison unit 39 finally determines the power-to-value Cl-1 used for the determination time of the VCO selected as the optimum VCO. Cn is compared with the count values Cl to Cn used for the determination time of the VCO selected immediately before stored in the clock information storage unit 38. Then, the VCO with the larger count value Cl to Cn is determined as the VCO to be selected. Note that the clock information comparison unit 39 notifies the clock selection signal transmission unit 35 to select the VCO, when it is determined that the previous VCO is optimal.
  • the optimum clock information output unit 40 outputs a signal to the outside that the selection of the optimum VC O has been completed in response to the determination of the clock information comparison unit 39. Note that the output of this information is omitted in the clock selection circuit 15 in FIG.
  • FIG. 6 is a diagram for explaining the comparison timing of the comparison unit.
  • (A) in the figure shows the comparison timing of the comparison unit 24 in FIG. 3, and (B) in the figure shows the comparison timing of the comparison unit 114 in FIG.
  • the black and white circles shown in (A) and (B) in the figure indicate the comparison timing of the comparators 24 and 114, the black circle is the timing when the VCO is selected, and the white circle is the VCO selected. Shows when to perform a comparison only.
  • the comparison unit 24 receives the comparison instruction signal from the timer counter 31 and, at the timing shown in the figure, compares the count values of the divided clock and the reference clock REF. Compare and compare for equality.
  • the comparison timing is determined based on the count values C1, C2 to Cn of the timing TB32. Therefore, from the rightmost black circle shown in (A) of the figure, if it is determined that the count value of the divided clock and the reference clock REF is equal at the third comparison timing, a new VCO is selected at that time, and the next Then, the comparison is performed again at the timing of the count values CI, C2 to Cn.
  • the conventional comparison unit 114 shown in (B) of the figure compares the count value of the divided clock and the reference clock REF and always makes a comparison at a fixed comparison timing that is set. Select the right VCO. Therefore, before the comparison timing, a new VCO is not selected even if there is a difference between the count values of the divided clock and the reference clock REF. Therefore, it takes time to select the optimal VCO.
  • the comparison unit 24 Multiple comparisons are also performed during the comparison timing of (B) in the figure, and when a difference between the count values of the divided clock and the reference clock REF occurs, a new VCO is selected and the next phase is started. I have to. As a result, the optimum VCO can be selected in a short time.
  • FIG. 7 is a diagram illustrating the clock information storage unit and the clock information comparison unit.
  • (CI), (C3), (C5), (C4) shown in the figure are the count values of timing TB32, and the count of timer counter 31 when the difference between the count values of the divided clock and reference clock REF occurs
  • the value is shown.
  • 8, 12, 14, and 13 shown in the figure indicate code numbers for selecting VCOs. The initial value is 8, and each time the phase transitions, the code is shifted to +4, +2, 1, and the target VCO 13 is selected.
  • the count values CI, C2, ... Cn increase. This is because the selected VCO approaches the target VCO frequency, and it takes time for the difference in count value to occur. However, as shown in Fig. 7, the count value may decrease to C4 even though the count value increases to CI, C3, and C5. Here, a case where the count value decreases will be described.
  • FIG. 8 is a diagram for explaining an example in which the count value decreases.
  • the oblique line on the upper side of the figure shows the characteristics of VC014 in FIG. 7, and the oblique line on the lower side shows the characteristics of VCO 13.
  • the black circle in the figure indicates the target VCO.
  • the diagonal line indicates the range in which the target VCO is included when the difference between the count value of the divided clock and the reference clock REF does not occur when the count value of the timer counter 31 is C6. Yes. In other words, if the target VCO is within the diagonal line, the count value C6 indicates a range in which there is no difference between the count value of the divided clock and the reference clock REF.
  • phase 2 there is a difference between the count value C5 and the count value of the divided clock and the reference clock REF.
  • the count value of the divided clock and the reference clock REF at the count value C4 that is not the count value C6.
  • the count value reverses in the above example. It can happen in each phase of the two-branch search shift. For example, if the start is from VC08 and VC09 is the target VCO, shifting to VCO 12 with the shift amount +4 may cause the frequency to be farther than before the shift (VC08 to VC09) (VC012 From VC09
  • the VCO 13 is selected in the final phase 3 in spite of being closer to the target VCO than the VC014 direction force VC013. Therefore, the clock information storage unit 38 stores the VCO immediately before the currently selected VCO and the count value at that time, and the clock information comparison unit 39 finally stores the optimum VCO.
  • the count value used for the determination time of the VCO selected as is compared with the count value stored in the clock information storage unit 38 and selected one time before and used for the determination time of the VCO.
  • the VCO with the larger count value is determined as the VCO to be selected.
  • VC013 is the VCO selected in the final phase 3. Since VCOl 4 in the previous phase has a larger count value than VCO 13, select VC 014 that is closer to the target VCO frequency. Judge as VCO.
  • FIG. 9 is a table showing how to determine the count value.
  • Table 51 shown in Figure 9 shows an example of the frequency difference between the selected VCO and the target VCO, and the count value.
  • the frequency of the VCO and the target VCO are determined to be the same (hereinafter, the difference between the count values that are determined to be the same is called the margin).
  • the margin the difference between the count values that are determined to be the same.
  • the count value of the selected VCO and the target VCO may deviate ⁇ 1 from the margin 2. Therefore, even if the count value of timer counter 31 is 1 (C1) and the count value of the selected VCO differs from the target VCO by 3 or more, the count of the selected VCO and the target VCO is actually It can be seen that the values are off by one, and in this case, the frequency difference between the two VCOs is more than ⁇ 55.6KHz. Similarly, even if the count value of timer counter 31 is 1 (C1) and the count value of the selected VCO differs from the target VCO by 3 or more, the power of the selected VCO and the target VCO is actually In some cases, the value of the VCO is off by one. In this case, the frequency difference between the two VCOs is ⁇ 30 0.
  • FIG. 10 is a diagram for explaining how to determine the count value. If the count value of the selected VCO and the target VCO is different by 1 (C1), the difference between the frequency of the selected VCO and the target VCO may be shifted by 1 from the margin 2. For example, it is ⁇ 55.6 KHz or more. If the count value does not deviate from the margin 2, it is ⁇ 100. OKHz or more. If the count value deviates by 1 from the margin 2, it is ⁇ 300. OKHz or more.
  • the difference between the frequency of the selected VCO and the target VCO is that the count value deviates by 1 from the margin 2. If it is, it is ⁇ 15.2KHz or more. If the count value does not deviate from margin 2, it is ⁇ 29.4 KHz or more. If the count value deviates by 1 from the margin 2, it is ⁇ 51.7 KHz or more.
  • the count value C2 is determined so that the count value C2 of 51.7 KHz and the count value C1 of 55.6 KHz overlap each other as shown in FIG.
  • the difference between the VCO and the count value of the count value C1 is 2 or more due to the deviation of the count value of ⁇ 1, even though the VCO in the range is close to the count value C2 region. Sometimes it becomes. Therefore, the error with respect to the margin at the count value Cn
  • the count value Cn is determined so that the error with respect to the margin when the frequency is 1 when the frequency is greater than the count value Cn + 1 is +1, and there is no selection error due to asynchrony.
  • FIG. 11 is a diagram for explaining a determination method.
  • the post-judgment shift amount in Table 52 indicates the code shift amount in Phases 1 to 3.
  • Judgment time indicates the time required for VCO selection. “Dynamic” in this column indicates that the comparison timing for VCO selection is dynamic.
  • the time tf is the time when the count value differs between the VCOs with the smallest frequency difference among the multiple VCOs. For example, this is the time when the difference between the count values of the bottom VCO and the second VCO shown in Figure 17 occurs.
  • the comparison timing of the selected VCO and the target VCO is dynamically performed based on the count value indicated by the timing TB32. Therefore, the VCO to be selected in that phase is determined at least within the range from time tfZn to time tf.
  • “Implementation” in the middle determination column indicates that the selected VCO is dynamically compared with the target VCO. Note that the clock selection circuit 105 shown in FIG. 15 is fixed. “Possible” in the selection end judgment column indicates that, in phase 1 and 2, when the final round is reached, the final phase 3 is skipped and the process is terminated. “Implementation” indicates that comparing the count value Cx of the final phase with the count value Cy of the previous phase and selecting the VCO of the larger phase!
  • FIG. 12 is a flowchart showing the operation of the clock selection circuit.
  • step S1 the timer counter 31 of the clock selection circuit 15 starts counting.
  • Count value force S timing When the count value Cl to Cn shown in TB32 is reached, a comparison instruction signal is output to the comparator 24. Currently, the phase of the clock selection circuit 15 is 0, and VCO 8 is selected.
  • the comparison unit 24 determines whether the frequency of the selected VC08 is higher or lower than the target clock frequency. Also, determine whether the frequency of the selected VC08 is the same as the target clock frequency.
  • the count end determination unit 26 uses the comparison unit 24 to count the divided clock and the reference clock REF. If it is determined that there is a difference in the count value, or if the count value is not varied and counting is performed up to the final count value of the timing TB32, a signal to that effect is sent to the end state determination unit 27 and The data is output to the clock information storage unit 38 and the timer counter 31 finishes counting.
  • the end state determination unit 27 determines whether or not the end of the count value update by the count end determination unit 26 has ended due to a difference between the count values of the divided clock and the reference clock REF, the timing TB32 Determine whether the count has been performed up to the final count value. If it is determined that the processing has ended due to a difference in the count value between the divided clock and the reference clock REF, the fact is notified to the phase information adding unit 28. The phase information adding unit 28 adds 1 to the phase information in the phase information unit 30. On the other hand, if the processing is terminated because the count has been performed up to the final count value of timing TB32, the final phase writing unit 29 is notified of this. The final phase writing unit 29 writes 4 obtained by adding 1 to the final phase 3 to the phase information unit 30.
  • step S2 the selection end determination unit 37 determines whether the phase information in the phase information unit 30 is 1. In other words, the force in which 4 is written in the phase information section 30 is judged as the force that has shifted from phase 0 to phase 1. If the phase has shifted to 1, proceed to step S3. If it is a phase force, go to step S17. In the case of the phase force, the clock selection signal sending unit 35 still selects VC08.
  • step S3 when the comparison unit 24 determines that the frequency of the selected VCO is lower than the target VCO frequency, the clock selection signal transmission unit 35 proceeds to step S4. If it is determined that the VCO frequency selected by the comparator 24 is higher than the target VCO frequency, the process proceeds to step S5.
  • step S 4 the clock selection signal transmission unit 35 acquires the shift amount from the shift TB 36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. Since the phase is 1 and the selected VCO frequency is determined to be lower than the target VCO frequency, the code is shifted +4.
  • step S5 the clock selection signal transmission unit 35 acquires the shift amount from the shift TB36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. F Since the Aze is 1 and the selected VCO frequency is determined to be higher than the target VCO frequency, the code is shifted 4 times.
  • step S6 the timer counter 31 of the clock selection circuit 15 starts counting from 0, and outputs a comparison instruction signal to the comparison unit 24 when the count values Cl to Cn indicated by the count value power timing TB32 are reached.
  • the phase of the clock selection circuit 15 is 1, and the VCO 12 or VC04 is selected as!
  • Count end determination unit 26 determines that there is a difference in the count value between the divided clock and reference clock REF by comparison unit 24, or there is no difference in the count value, and timing TB32 When the count reaches the final count value, a signal to that effect is output to the end state determination unit 27 and the clock information storage unit 38, and the count of the timer counter 31 is ended.
  • the end state determination unit 27 finalizes the power and count that the count end determination unit 26 finished updating because the count value between the divided clock and the reference clock REF was different. Judging the power of going up to the count value. If it is determined that the processing has ended due to a difference in the count value between the divided clock and the reference clock REF, the phase information adding unit 28 is notified of this. The phase information adding unit 28 adds 1 to the phase information in the phase information unit 30. On the other hand, when the process is terminated because the count has been performed up to the final count value, the final phase writing unit 29 is notified accordingly. The final phase writing unit 29 writes 4 in the phase information unit 30.
  • step S7 the selection end determination unit 37 determines whether the phase information in the phase information unit 30 is 2. That is, the force in which 4 is written in the phase information section 30 is judged. If the phase has shifted to 2, proceed to step S8. If it is a phase force, go to step S17. In the case of the phase force, the clock selection signal sending unit 35 still selects VC04 or VC012.
  • step S8 the clock selection signal sending unit 35 receives the V selected by the comparison unit 24. If it is determined that the CO frequency is lower than the target VCO frequency, the process proceeds to step S9. If it is determined that the VCO frequency selected by the comparison unit 24 is higher than the target VCO frequency, the process proceeds to step S10.
  • step S 9 the clock selection signal sending unit 35 acquires the shift amount from the shift TB 36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. Since the phase is 2 and the selected VCO frequency is determined to be lower than the target VCO frequency, the code is shifted +2.
  • step S 10 the clock selection signal sending unit 35 acquires the shift amount from the shift TB 36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. Since the phase is 2 and the selected VCO frequency is judged to be higher than the target VCO frequency, the code is shifted by 2.
  • step S11 the timer counter 31 of the clock selection circuit 15 starts counting from 0 and outputs a comparison instruction signal to the comparison unit 24 when the count values Cl to Cn indicated by the count value power timing TB32 are reached.
  • the phase of the clock selection circuit 15 is 2, and any one of VCO10, VCO14, VC02, and VC06 is selected.
  • the comparison unit 24 determines whether the frequency of the selected VCO is higher or lower than the target clock frequency each time a comparison instruction signal is received from the timer counter 31. Also, determine that the frequency of the selected VCO is the same as the target clock frequency.
  • Count end determination unit 26 determines that there is a difference between the count values of the divided clock and the reference clock REF by comparison unit 24, or there is no difference in the count value. When the count reaches the final count value, a signal to that effect is output to the end state determination unit 27 and the clock information storage unit 38, and the count of the timer counter 31 is ended.
  • the end state determination unit 27 finalizes the power and count that the count end determination unit 26 finished updating the count value due to a difference in the count value between the divided clock and the reference clock REF. Judging the power of going up to the count value. If it is determined that the processing has ended due to a difference in the count value between the divided clock and the reference clock REF, the phase information adding unit 28 is notified of this. The phase information adding unit 28 adds the phase information to the phase information in the phase information unit 30. Add 1 On the other hand, when the process is terminated because the count has been performed up to the final count value, the final phase writing unit 29 is notified accordingly. The final phase writing unit 29 writes 4 in the phase information unit 30.
  • step S12 the selection end determination unit 37 determines whether or not the phase information force 3 of the phase information unit 30 is present. In other words, it is determined whether the force that has shifted from phase 2 to phase 3 and phase 4 has been written to the phase information section 30. If the phase has shifted to 3, go to step S13. If the phase force is 3 ⁇ 4, proceed to step S17. In the case of phase force, the clock selection signal sending unit 35 selects the selected VCO as it is.
  • step S13 when the comparison unit 24 determines that the selected VCO frequency is lower than the target VCO frequency, the clock selection signal transmission unit 35 proceeds to step S14. If it is determined that the VCO frequency selected by the comparison unit 24 is higher than the target VCO frequency, the process proceeds to step S15.
  • step S14 the clock selection signal transmission unit 35 acquires the shift amount from the shift TB 36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. Since the phase is 3 and the selected VCO frequency is determined to be lower than the target VCO frequency, the code is shifted by +1.
  • step S15 the clock selection signal transmission unit 35 acquires the shift amount from the shift TB 36 based on the phase information of the phase information unit 30 and the comparison result of the comparison unit 24. Since the phase is 3 and the selected VCO frequency is determined to be higher than the target VCO frequency, the code is shifted by one.
  • step S16 the timer counter 31 of the clock selection circuit 15 starts counting from 0 and outputs a comparison instruction signal to the comparison unit 24 when the count values Cl to Cn indicated by the count value power timing TB32 are reached.
  • the phase of the clock selection circuit 15 is 3.
  • the count end determination unit 26 determines that there is a difference between the count values of the frequency-divided clock and the reference clock REF by the comparison unit 24, or there is no difference in the count value. When the count reaches the final count value indicated by TB32, a signal to that effect is output to the end state determination unit 27 and the clock information storage unit 38, and the count of the timer counter 31 is ended.
  • the end state determination unit 27 determines whether the count end update unit 26 has finished updating the count value because the count value between the divided clock and the reference clock REF has ended. Judging the power of going up to the count value. If it is determined that the processing has ended due to a difference in the count value between the divided clock and the reference clock REF, the phase information adding unit 28 is notified of this. The phase information adding unit 28 adds 1 to the phase information in the phase information unit 30. Phase information is 4. On the other hand, when the process is terminated because the count has been performed up to the final count value, the final phase writing unit 29 is notified accordingly. The final phase writing unit 29 writes 4 in the phase information unit 30.
  • step S17 since the phase information in the phase information section 30 is 4, the selection end determination section 37 can determine that the selection of the VCO has ended.
  • the clock information comparison unit 39 is finally counted as the count value Cl to Cn used for the determination time of the VCO selected as the optimum VCO.
  • the count values Cl to Cn stored in the clock information storage unit 38 and selected one time before and used for the determination time of the VCO are compared.
  • the VCO with the larger count value Cl to Cn is determined as the VCO to be finally selected.
  • the clock information comparison unit 39 notifies the clock selection signal transmission unit 35 to select the VCO when it is determined that the previous VCO is optimal.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

　複数あるクロックの中から、基準クロックの周波数に近いクロックを短時間で選択する。 　基準クロックカウンタ（１ａ）は、入力される基準クロック（ＲＥＦ）をカウントする。クロックカウンタ（１ｂ）は、選択部（１ｅ）によって選択され、分周器（２）によって分周されたクロックをカウントする。指示信号出力部（１ｃ）は、周波数の最も近い２つのクロックをカウントしたときにカウント差が生じる時間内において複数の比較指示信号を出力する。比較部（１ｄ）は、比較指示信号に応じて、基準クロックカウンタ（１ａ）とクロックカウンタ（１ｂ）のカウント値を比較する。選択部（１ｅ）は、比較部（１ｄ）の比較結果に応じて、２分岐探索によりクロックを選択する。                                                                                 

Description

クロック選択回路およびシンセサイザ
技術分野
[0001] 本発明はクロック選択回路およびシンセサイザに関し、特に複数の異なる周波数の クロックの中力ら、分周後の周波数が基準クロック REFの周波数と同じになるように選 択するクロック選択回路および複数の電圧制御発振器から出力されるクロックの中か ら、分周後の周波数が基準クロックの周波数と同じになるように選択するシンセサイザ に関する。
背景技術
[0002] 電子集積回路の高機能化、高集積ィ匕が進む過程で、 1つのチップに求められる機 能はより高いものへとシフトしている。さまざまな回路の動作に必要なクロックを、必要 な周波数で提供するシンセサイザにおいても、提供周波数の広帯域ィ匕ゃ周波数間 隔の狭小化、雑音特性の改善など、多くの要求を同時に満たすことが必要になって いる。
[0003] このような背景の中、シンセサイザには、回路内に複数のクロックを用意し、この中 力も最適なものを自動で選択して、所望の周波数、雑音特性を満たすクロックを出力 するものがある（例えば、特許文献 1参照)。
[0004] 図 13は、従来のシンセサイザのブロック構成図である。図に示すようにシンセサイ ザ 100は、位相比較器 101、 LPF (Low Pass Filter) 102、電圧制御発振器（以下、 V CO : Voltage Controlled Oscillator)群 103、分周器 104、およびクロック選択回路 10 5を有している。
[0005] 位相比較器 101には、例えば、水晶発振器から出力される基準クロック REFと、分 周器 104から出力される分周クロックとが入力される。位相比較器 101は、入力され る基準クロック REFと、分周クロックとの位相差を検出し、位相差信号を出力する。 LP F102は、位相比較器 101から出力される位相差信号の低域部分のみを通過させ、 位相差に応じた電圧を VCO群 103に出力する。
[0006] VCO群 103は、複数の VCOを有している（図中に示す VC01〜VC015は、 VC O群 103が有する VCOに付与された名称を示している。 VCOは、 2N— 1個存在し、 ここでは、 15個存在するとする。 )。 VCO群 103の VCOは、クロック選択回路 105に よって選択され、選択された VCOは、 LPF102から出力される電圧に応じた周波数 のクロック CLKを外部および分周器 104に出力する。分周器 104は、 VCO群 103か ら出力されるクロックを分周する。分周器 104の分周比は、外部力ゝらの指示によって 変更される。
[0007] クロック選択回路 105には、基準クロック REFと分周クロックとが入力される。クロック 選択回路 105は、 VCO群 103の VCOを選択し、最も適切な周波数の分周クロックが 分周器 104から出力されるようにする。すなわち、クロック選択回路 105は、分周器 1 04の分周比に応じて、基準クロック REFと分周クロックとの周波数の差が最も小さくな る VCOを選択する。
[0008] 次に、クロック選択回路 105の VCOの選択について詳細に説明する。図 14は、ク ロック選択回路の VCOの選択を説明する図である。図に示す斜線は、 VCO群 103 の VC01〜15の特性を示している。図中最も下にある斜線は、 VCOlの特性、最も 上にある斜線は、 VCO 15の特性であるとする。また、図中に示す目標は、設定され た分周比に対し、選択されるべき VCOを示している。つまり、目標とする VCOが選択 された場合、分周器 104から出力される分周クロックは、基準クロック REFの周波数 に最も近いものとなっている。なお、クロック選択回路 105は、コードによって、 VCOl 〜VC015を選択する。コードの値は、 VC01〜15の番号に比例している。
[0009] クロック選択回路 105は、まず、 VC01〜15の中心である VC08をコード 8で選択 する（図中白丸)。そして、目標とする VCOのクロック（基準クロック REF)力 選択し た VC08のクロックの周波数 (分周器 104から出力される分周クロックの周波数）に対 して高いか低いか判断し、判断結果に応じてコードを ±4シフトさせる。以後同様に、 目標とする VCOのクロックが選択した VCOに対して高いか低いか判断し、コードを ± 2、 ± 1とシフトさせ、選択する VCOを変更していき、目標とする VCOに到達するよ うにする（2分岐探索方式)。
[0010] 例えば、図 14において VC08のクロックの周波数に対し、目標とするクロックの周 波数は高い。そこで、クロック選択回路 105は、コードを +4シフトする。これによつて 、 VC012が選択される。次いで、 目標とするクロックは、 VC012のクロックの周波数 より高いので、クロック選択回路 105は、コードを + 2シフトする。これによつて、 VCO 14が選択される。次いで、 目標とするクロックは、 VC08のクロックの周波数より低い ので、クロック選択回路 105は、コードを— 1シフトする。これによつて、 VC013が選 択される。このようにして、 目標とする VCOを選択することができる。
[0011] 次に、クロック選択回路 105の詳細について説明する。
図 15は、従来のクロック選択回路の回路図である。図に示すようにクロック選択回 路 105は、カウンタ 111, 112、差分計算部 113、比較部 114、計数誤差マージン部 115、フェーズ情報加算部 116、フェーズ情報部 117、タイマカウンタ 118、タイミング TB (TB :テーブル） 119、フェーズ変更部 120、リセット信号出力部 121、クロック選 択信号送出部 122、シフト TBI 23、選択終了判定部 124、および最適クロック情報 出力部 125を有している。なお、図には、図 13で示した分周器 104、 VCO群 103、 および基準クロック REFが示してある。
[0012] カウンタ 111は、分周器 104から出力される分周クロックをカウントする。カウンタ 11 2は、基準クロック REFをカウントする。差分計算部 113は、カウンタ 111, 112によつ てカウントされた分周クロックと基準クロック REFのカウント値の差分をとる。
[0013] 比較部 114は、タイマカウンタ 118から比較指示信号を受けると、差分計算部 113 の出力する差分値に基づいて、分周クロックと基準クロック REFのカウント値 (周波数 )の大小比較および等しいか否かの比較を行う。比較部 114は、差分値が計数誤差 マージン部 115で指示される値以内である場合は、カウンタ 111, 112のカウント値 は等しいと判断する。これは、基準クロック REFと分周クロックは、非同期であるため、 立上りおよび立下りタイミングが異なることがあり、カウント値に誤差が生じることがある 力 である。
[0014] フェーズ情報加算部 116は、比較部 114から比較結果が出力された場合、フエ一 ズ情報部 117が保持するフェーズ情報を 1加算する。フェーズ情報は、分周クロックと 基準クロック REFの比較が、 2分岐探索方式のどの階層にあるかを示し、また、 VCO の切替えが何回行われた力も示している。なお、コード 8のときフェーズ情報は 0、コ ードが ±4シフトされたときフェーズ情報は 1、コードが ± 2シフトされたときフェーズ情 報は 2、コードが ± 1シフトされたときフェーズ情報は 3となる。
[0015] タイマカウンタ 118は、リセット信号出力部 121からリセット信号が出力されると、基 準クロック REFに同期して、 0からカウント値をカウントアップしていく。そして、カウント 値が、タイミング TB119に示す値と等しくなると、比較部 114に比較指示信号を出力 する。
[0016] タイミング TBI 19は、フェーズ情報に対応したカウント値を記憶して 、る。例えば、 フェーズ情報力 SOのときのカウント値は W、フェーズ情報が 1のときのカウント値は W、 · ··、フェーズ情報が nのときのカウント値は Wと保持し、フェーズごとにおいて比較指 示信号が等間隔の時間で出力されるようになっている。この時間間隔は、周波数が 隣接する VCO間においてカウント値に差が出るように決められる。つまり、 VCOが、 フェーズに従って選択されていき、 目標とする VCOに隣接しても、カウンタ 111, 112 のカウント値に差が出るように時間が決められている。
[0017] フェーズ変更部 120は、フェーズ情報部 117のフェーズ情報が更新されると、その 旨の信号をリセット信号出力部 121、クロック選択信号送出部 122、および選択終了 判定部 124に出力する。リセット信号出力部 121は、フェーズ変更部 120からの信号 を受けて、リセット信号をカウンタ 111, 112およびタイマカウンタ 118に出力する。こ れによって、カウンタ 111, 112およびタイマカウンタ 118は、カウント値を 0にリセット する。クロック選択信号送出部 122は、フェーズ変更部 120からの信号を受けるとシ フト TB123を参照し、フェーズ情報と比較部 114の比較結果とに基づいてシフトすベ きコードを取得する。シフト TB123には、フェーズ情報に対応したコードのシフト量が 記憶されている。例えば、フェーズ 1のときは ±4、フェーズ 2のときは ± 2、フェーズ 3 のときは ± 1と記憶されて 、る。
[0018] フェーズ情報は、初期値として 0となっており、クロック選択信号送出部 122は、中 心の VC08が選択されるように、コード 8を出力する。よって、比較部 114から比較結 果が出力されると、フェーズ情報は 1となり、クロック選択信号送出部 122は、比較結 果とフェーズ情報に基づいて、コードを +4または— 4シフトさせる。以下、コードは、 目標とする VCOが選択されるように、シフトされて 、く。
[0019] 選択終了判定部 124は、フェーズ情報部 117のフェーズ情報が、最終のフェーズ 情報の値に 1加算した値となって 、る力判断し、 VCOの選択が終了した力判定する 。例えば、 VCOの数が上記例より 15とすると、フェーズ情報が 3で VCOの選択は終 了する。よって、選択終了判定部 124は、フェーズ情報部 117のフェーズ情報が 4で あれば、 VCOの選択が終了したと判断する。最適クロック情報出力部 125は、選択 終了判定部 124の判断を受けて、最適な VCOの選択が終了した旨の信号を外部に 出力する。なお、図 13のクロック選択回路 105では、この情報の出力を省略している
[0020] 次に、図 15のクロック選択回路 105の動作を、フローチャートを用いて説明する。図
16は、クロック選択回路の動作を示したフローチャートである。
ステップ S111において、クロック選択回路 105のタイマカウンタ 118は、カウントを 開始する。カウント値力 Sタイミング TBI 19のフェーズ 1に対応する値になると、比較指 示信号を比較部 114に出力する。なお、現在、クロック選択回路 105のフェーズは 0 であり、 VC08を選択している。
[0021] 比較部 114は、タイマカウンタ 118から比較指示信号を受けると、選択している VC
08の周波数 (カウント値）が目標とするクロックの周波数 (カウント値)より高 、か低 ヽ か判断する。フェーズ情報加算部 116は、フェーズ情報部 117のフェーズ情報 0に 1 を加算する。
[0022] ステップ S112において、クロック選択信号送出部 122は、比較部 114が、選択して いる VCOの周波数が目標としている VCOの周波数より低いと判断した場合、ステツ プ S 113へ進む。比較部 114が選択している VCOの周波数が目標としている VCO の周波数より高 、と判断した場合、ステップ S114へ進む。
[0023] ステップ S113において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 1で、選択している VCOの周波数が目標としている VCOの周波数 より低いと判断されているので、コードを +4シフトする。
[0024] ステップ S114において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 1で、選択している VCOの周波数が目標としている VCOの周波数 より高いと判断されているので、コードを一 4シフトする。
[0025] ステップ S115において、クロック選択回路 105のタイマカウンタ 118は、カウント値 がタイミング TBI 19のフェーズ 2に対応する値になると、比較指示信号を比較部 114 に出力する。なお、現在、クロック選択回路 105のフェーズは 1である。
[0026] 比較部 114は、タイマカウンタ 118から比較指示信号を受けると、選択している VC Oの周波数が目標とするクロックの周波数より高いか低いか判断する。フェーズ情報 加算部 116は、フェーズ情報部 117のフェーズ情報 1に 1を加算する。
[0027] ステップ S116において、クロック選択信号送出部 122は、比較部 114が、選択して いる VCOの周波数が目標としている VCOの周波数より低いと判断した場合、ステツ プ S 117へ進む。比較部 114が選択している VCOの周波数が目標としている VCO の周波数より高いと判断した場合、ステップ S118へ進む。
[0028] ステップ S117において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 2で、選択している VCOの周波数が目標としている VCOの周波数 より低 、と判断されて 、るので、コードを + 2シフトする。
[0029] ステップ S118において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 2で、選択している VCOの周波数が目標としている VCOの周波数 より高 、と判断されて 、るので、コードを一 2シフトする。
[0030] ステップ S119において、クロック選択回路 105のタイマカウンタ 118は、カウント値 がタイミング TBI 19のフェーズ 3に対応する値になると、比較指示信号を比較部 114 に出力する。なお、現在、クロック選択回路 105のフェーズは 2である。
[0031] 比較部 114は、タイマカウンタ 118から比較指示信号を受けると、選択している VC oの周波数が目標とするクロックの周波数より高いか低いか判断する。フェーズ情報 加算部 116は、フェーズ情報部 117のフェーズ情報 2に 1を加算する。
[0032] ステップ S120において、クロック選択信号送出部 122は、比較部 114が、選択して いる VCOの周波数が目標としている VCOの周波数より低いと判断した場合、ステツ プ S121へ進む。比較部 114が選択している VCOの周波数が目標としている VCO の周波数より高いと判断した場合、ステップ S122へ進む。
[0033] ステップ S121において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 3で、選択している VCOの周波数が目標としている VCOの周波数 より低 、と判断されて 、るので、コードを + 1シフトする。
[0034] ステップ S122において、クロック選択信号送出部 122は、フェーズ情報部 117のフ エーズ情報と比較部 114の比較結果に基づいて、シフト TB123からシフト量を取得 する。フェーズが 3で、選択している VCOの周波数が目標としている VCOの周波数 より高いと判断されているので、コードを一 1シフトする。
[0035] ステップ S123において、クロック選択回路 105のタイマカウンタ 118は、カウント値 がタイミング TBI 19のフェーズ 4に対応する値になると、比較指示信号を比較部 114 に出力する。なお、現在、クロック選択回路 105のフェーズは 3である。
[0036] 比較部 114は、タイマカウンタ 118から比較指示信号を受けると、選択している VC Oの周波数が目標とするクロックの周波数より高いか低いか判断する。フェーズ情報 加算部 116は、フェーズ情報部 117のフェーズ情報 3に 1を加算する。
[0037] 選択終了判定部 124は、フェーズ情報力 になったので、 VCOの選択が終了した と判断する。フェーズ変更部 120は、フェーズ情報が 4になった場合、クロック選択信 号送出部 122に対し、新たな VCOを選択しな 、ように制御する。
[0038] このようにして、クロック選択回路 105は、最適の VCOを選択するようにする。
次に、図 13の VCO群 103の特性について説明する。 VCO群 103は、雑音特性の 優位性から、 LC共振器型の VCOを用いている。 VCO群 103は、複数のコンデンサ をコードで切替えられることにより、複数の VCO (複数のクロック源）を実現している。 しかし、周波数と容量との間の関係が非線形であるために、 VCOの間隔は、図 14に 示したように等間隔にはなって 、な 、。
[0039] 図 17は、 VCO群の VCOの特性を説明する図である。図に示す斜線は、 VCO群 1 03の周波数特性が示してある。図に示すように周波数が低いクロックほど、クロックの 間隔が狭くなつている。なお、最も狭い周波数間隔 (これを fg— minとする）により、選 択された VCOと目標とする VCOを比較する比較時間が決まる（lZfg— min)。 2N— 1個の VCOから目標とする VCOを選択するには、 N回の判定が必要となるため、 VC Oの選択までの時間は、 NZfg— minとなる。
特許文献 1 :特開 2001— 339301号公報
発明の開示
発明が解決しょうとする課題
[0040] し力し従来では、上述したように選択して 、る VCOの周波数と、 目標とするクロック（ VCO)の周波数との比較は、一定時間ごとに行うようにしていた。そして、周波数が 隣接する VCO間においてカウント値に差が出る時間経過後に、選択した VCOと目 標とする VCOを比較していた。そのため、選択している VCOと目標とする VCOとが 大きく離れており、直ちにカウント値に差が生じたとしても、比較が行われず、最適な
VCOを選択する時間を無駄に要しているという問題点があった。
[0041] また、図 17で説明したように、 VCOの特性が等間隔になっていない場合は、周波 数間隔の最も狭い VCO間での比較時間を設定しなければならない。そのため、選択 している VCOと、 目標とする VCOとが大きく離れており、直ちにカウント値に差が生じ たとしても、比較が行われず、最適な VCOを選択する時間を無駄に要しているという 問題点があった。
[0042] 本発明はこのような点に鑑みてなされたものであり、複数の中力も最適なクロックを 短時間で選択することができるクロック選択回路およびシンセサイザを提供することを 目的とする。
課題を解決するための手段
[0043] 本発明では上記問題を解決するために、図 1に示すような複数の異なる周波数のク ロックの中から、分周後の周波数が基準クロック REFの周波数と同じになるように選 択するクロック選択回路 1において、基準クロック REFをカウントする基準クロックカウ ンタ laと、選択され分周されたクロックをカウントするクロックカウンタ lbと、周波数の 最も近い 2つのクロックをカウントした場合にカウント差が生じる時間内において複数 の比較指示信号を出力する指示信号出力部 lcと、比較指示信号に応じて、基準クロ ックカウンタ laとクロックカウンタ lbのカウント値を比較する比較部 Idと、比較部 Idの 比較結果に応じて、 2分岐探索によりクロックを選択する選択部 leと、を有することを 特徴とするクロック選択回路 1が提供される。
[0044] このようなクロック選択回路 1によれば、周波数の最も近い 2つのクロックをカウントし た場合にカウント差が生じる時間内において複数の比較指示信号を出力し、クロック と基準クロック REFのカウント値を比較する。これにより、周波数の最も近い 2つのクロ ックのカウント差が生じる時間内に、基準クロックとクロックのカウント値に差が生じて いれば、直ちに、次のクロックを選択する。
発明の効果
[0045] 本発明のクロック選択回路では、周波数の最も近い 2つのクロックをカウントした場 合にカウント差が生じる時間内において複数の比較指示信号を出力し、クロックと基 準クロック REFのカウント値を比較するようにした。これにより、周波数の最も近い 2つ のクロックのカウント差が生じる時間内に、基準クロックとクロックのカウント値に差が生 じていれば、直ちに、次のクロックを選択するので、複数のクロックの中力 最適なク ロックを短時間で選択することができる。
[0046] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0047] [図 1]クロック選択回路の概要を示した図である。
[図 2]クロック選択回路を適用したシンセサイザのブロック構成図である。
[図 3]クロック選択回路の回路図である。
[図 4]タイミング TBのデータ構成例を示した図である。
[図 5]シフト TBのデータ構成例を示した図である。
[図 6]比較部の比較タイミングを説明する図である。
[図 7]クロック情報記憶部およびクロック情報比較部について説明する図である。
[図 8]カウント値が減少する例について説明する図である。
[図 9]カウント値の決め方を説明する表を示した図である。
[図 10]カウント値の決め方を説明する図である。
[図 11]判定方式を説明する図である。
[図 12]クロック選択回路の動作を示したフローチャートである。 [図 13]従来のシンセサイザのブロック構成図である。
[図 14]クロック選択回路の VCOの選択を説明する図である。
[図 15]従来のクロック選択回路の回路図である。
[図 16]クロック選択回路の動作を示したフローチャートである。
[図 17]VCO群の VCOの特性を説明する図である。
発明を実施するための最良の形態
[0048] 以下、本発明の原理を図面を参照して詳細に説明する。
図 1は、クロック選択回路の概要を示した図である。クロック選択回路 1は、基準クロ ックカウンタ la、クロックカウンタ lb、指示信号出力部 lc、比較部 ld、および選択部 1 eを有している。クロック選択回路 1は、複数の異なる周波数のクロックの中から、分周 後の周波数が基準クロック REFの周波数と同じになるように選択する。
[0049] 基準クロックカウンタ laは、入力される基準クロック REFをカウントする。クロックカウ ンタ lbは、選択部 leによって選択され、分周器 2によって分周されたクロックをカウン トする。指示信号出力部 lcは、周波数の最も近い 2つのクロックをカウントした場合に カウント差が生じる時間内において、複数の比較指示信号を出力する。比較部 Idは 、比較指示信号に応じて、基準クロックカウンタ laとクロックカウンタ lbのカウント値を 比較する。選択部 leは、比較部 Idの比較結果に応じて、 2分岐探索によりクロックを 選択する。
[0050] このように、周波数の最も近!、2つのクロックをカウントした場合にカウント差が生じる 時間内において複数の比較指示信号を出力し、クロックと基準クロック REFのカウン ト値を比較するようにした。これにより、周波数の最も近い 2つのクロックのカウント差 が生じる時間内に、基準クロックとクロックのカウント値に差が生じていれば、直ちに、 次のクロックを選択するので、複数のクロックの中力 最適なクロックを短時間で選択 することができる。
[0051] 次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図 2は、クロック選択回路を適用したシンセサイザのブロック構成図である。図に示 すようにシンセサイザ 10は、位相比較器 11、 LPF12、 VCO群 13、分周器 14、およ びクロック選択回路 15を有している。 [0052] 位相比較器 11には、例えば、水晶発振器から出力される基準クロック REFと、分周 器 14から出力される分周クロックとが入力される。位相比較器 11は、入力される基準 クロック REFと、分周クロックとの位相差を検出し、位相差信号を出力する。 LPF12 は、位相比較器 11から出力される位相差信号の低域部分のみを通過させ、位相差 に応じた電圧を VCO群 13に出力する。
[0053] VCO群 13は、複数の VCOを有している（図中に示す VC01〜VC015は、 VCO 群 13が有する VCOに付与された名称を示している。 VCOは、 2N— 1個存在し、ここ では、 15個存在するとする。 ) o VCO群 13の VCOは、クロック選択回路 15によって 選択され、選択された VCOは、 LPF12から出力される電圧に応じた周波数のクロッ ク CLKを外部および分周器 14に出力する。分周器 14は、 VCO群 13から出力され るクロックを分周する。分周器 14の分周比は、外部力もの指示によって変更される。 なお、分周器 14は、目的に応じて基準クロック REF側に配置されたり、 VCO群 13の 直後に配置されたりもする。
[0054] クロック選択回路 15には、基準クロック REFと分周クロックとが入力される。クロック 選択回路 15は、 VCO群 13の VCOを選択し、最も適切な周波数の分周クロックが分 周器 14から出力されるようにする。すなわち、クロック選択回路 15は、分周器 14の分 周比に応じて、基準クロック REFと分周クロックとの周波数の差が最も小さくなる VCO を選択する。なお、分周器 14が基準クロック REF側に配置される場合、クロック選択 回路 15は、分周された基準クロックとクロック CLKとの周波数の差が最も小さくなる V COを選択する。
[0055] シンセサイザ 10は、例えば、テレビの選局に適用される。チャンネルの束に応じて、 VCOのどれかが選択され、さらに、 VCOの電圧制御によって、チャンネルの束から 目標とするチャンネルに対応したクロック CLKが出力される。すなわち、チャンネルが 選択されると、それに対応した分周比が分周器 14にセットされ、クロック選択回路 15 によって適切な VCOが選択される。そして、さらに、選択された VCOの電圧が制御さ れ、目的とするクロック CLKが出力される。なお、 VCOの選択は、図 14で説明したよ うに、 2分岐探索方式によって、目標とする VCOを選択する。
[0056] 次に、クロック選択回路 15の詳細について説明する。 図 3は、クロック選択回路の回路図である。図に示すようにクロック選択回路 15は、 カウンタ 21, 22、差分計算部 23、比較部 24、計数誤差マージン部 25、カウント終了 判定部 26、終了状態判定部 27、フ ーズ情報加算部 28、最終フェーズ書き込み部 29、フェーズ情報部 30、タイマカウンタ 31、タイミング TB32、フェーズ変更部 33、リ セット信号出力部 34、クロック選択信号送出部 35、シフト TB36、選択終了判定部 3 7、クロック情報記憶部 38、クロック情報比較部 39、および最適クロック情報出力部 4 0を有している。なお、図には、図 2で示した分周器 14、 VCO群 13、および基準クロ ック REFが示してある。
[0057] カウンタ 21は、分周器 14から出力される分周クロックをカウントする。カウンタ 22は 、基準クロック REFをカウントする。差分計算部 23は、カウンタ 21, 22によってカウン トされた分周クロックと基準クロック REFのカウン M直の差分をとる。
[0058] 比較部 24は、タイマカウンタ 31から比較指示信号を受けると、差分計算部 23の出 力する差分値に基づ 、て、分周クロックの周波数と基準クロック REFの周波数の大 小比較および等しいかの比較を行う。比較部 24は、差分値が計数誤差マージン部 2 5で指示される値以内である場合は、カウンタ 21, 22のカウント値は等しいと判断す る。これは、基準クロック REFと分周クロックは、非同期であるため、立上りおよび立下 りタイミングが異なることがあり、カウント値に誤差が生じることがあるからである。
[0059] カウント終了判定部 26は、比較部 24により分周クロックと基準クロック REFとのカウ ント値に差が生じたという判断がされた場合、または、カウント値に差が生じずタイミン グ TB32で示される最終のカウント値までカウントを行った場合、その旨の信号を終了 状態判定部 27およびクロック情報記憶部 38に出力し、タイマカウンタ 31のカウントを 終了させる。
[0060] 終了状態判定部 27は、カウント終了判定部 26によるカウント値の更新の終了が、 分周クロックと基準クロック REFとのカウント値に差が生じたために終了したの力、カウ ントを最終のカウント値まで行ったの力判断する。分周クロックと基準クロック REFとの カウント値に差が生じたために終了したと判断した場合は、フェーズ情報加算部 28に その旨を通知する。フェーズ情報加算部 28は、フェーズ情報部 30のフェーズ情報に 1を加算する。一方、カウントを最終のカウント値まで行ったために終了した場合は、 最終フェーズ書き込み部 29にその旨を通知する。最終フェーズ書き込み部 29は、最 終フェーズに 1を加算した値をフェーズ情報部 30に書き込む。例えば、フェーズが 0 力も 3まで存在するとする。フェーズ 1において、タイマカウンタ 31がカウント値を最終 のカウント値まで行ったために終了した場合は、最終フェーズ書き込み部 29は、最終 フェーズ 3に 1を加算した 4をフェーズ情報部 30に書き込む。
[0061] すなわち、現在選択している VCOが適正な VCOでないために、分周クロックと基 準クロック REFとのカウント値に差が生じた場合、フェーズが 1加算され、より適正な V COを選択するために次のフェーズに移る。一方、所定時間カウントを繰り返しても、 分周クロックと基準クロック REFとのカウント値に差が生じな ヽ場合は、適正な VCO が選択されたと判断し、最終フェーズに 1を加算した値をフェーズ情報部 30に書き込 む。
[0062] タイマカウンタ 31は、リセット信号出力部 34からリセット信号が出力されると、 0から カウント値をカウントアップしていく。そして、カウント値が、タイミング TB32に示す値と 等しくなると、比較部 24に比較指示信号を出力する。
[0063] タイミング TB32について詳細に説明する。図 4は、タイミング TBのデータ構成例を 示した図である。図に示すようにタイミング TB32には、タイマカウンタ 31に参照され るカウント値 Cl〜Cnが記憶されている。
[0064] タイマカウンタ 31は、カウント値が CI, C2, · ··, Cnとなると、比較指示信号を出力 する。カウント値 Cl〜Cnには、 C1 < C2く… Cn— 1く Cnの関係がある。このカウン ト値は、周波数の最も近い 2つの VCOのクロックをカウントした場合、カウント値に差 が出る時間内に複数の比較指示信号が出力されるように決められている。よって、例 えば、 目標とする VCOに隣接する VCOが選択され、カウンタ 21, 22によってカウン トされた場合、カウント値に差が出る間に、複数の比較指示信号が出力される。また、 比較指示信号を出力するタイミングは、分周クロックと基準クロック REFとが非同期で あって、カウンタ 21, 22によるカウント値に誤差が生じても、比較部 24が、分周クロッ クと基準クロック REFの周波数の高低を誤らな 、ように比較できるよう決められて!/、る
[0065] 図 3の説明に戻る。フェーズ変更部 33は、フェーズ情報部 30のフェーズ情報が更 新されると、その旨の信号をリセット信号出力部 34、クロック選択信号送出部 35、お よび選択終了判定部 37に出力する。リセット信号出力部 34は、フェーズ変更部 33か らの信号を受けて、リセット信号をカウンタ 21, 22およびタイマカウンタ 31に出力する 。これによつて、カウンタ 21, 22およびタイマカウンタ 31は、カウント値を 0にリセットす る。クロック選択信号送出部 35は、フェーズ変更部 33からの信号を受けるとシフト TB 36を参照し、フェーズ情報と比較部 24の比較結果とに基づいてコードをシフトすベ きシフト量を取得する。
[0066] シフト TB36について詳細に説明する。図 5は、シフト TBのデータ構成例を示した 図である。図に示すようにシフト TB36には、フェーズに対応するシフト量が記憶され ている。図の例では、フェーズ 1のときのシフト量は士 Sl、フェーズ 2のときのシフト量 は士 S2、フェーズ pのときのシフト量は士 Spと記憶されている。 Sp/Sp- l = Sp- l ZSp— 2 =〜 = S2ZSl = lZ2の関係がある。なお、以下では、フェーズ 1〜フエ一 ズ 3までのシフト量 ±4、 ± 2、 ± 1がシフト TB36に記憶されているとする。複数の選 択肢の中力も上述のように SpZSp - 1 = 1Z2ずつシフトする形で選択肢を狭めて いく方法は、 2分岐探索法としてよく知られている。例えば、 VCO群が 2N— 1個でな ければ、シフトする値を調整する。
[0067] フェーズ情報は、初期値として 0となっており、クロック選択信号送出部 35は、中心 の VC08が選択されるように、コード 8を出力する。よって、比較部 24から比較結果 が出力されると、フェーズ情報は 1となり、クロック選択信号送出部 35は、比較結果と フェーズ情報 1に基づいて、コードを +4または— 4シフトさせる。以下、コードは、 VC Oが目標となる周波数に適合するように、シフトされていく。
[0068] 選択終了判定部 37は、フェーズ情報部 30のフェーズ情報力 最終のフェーズの値 に 1加算した値となって 、る力判断し、最適な VCOの選択が終了したか判定する。 例えば、 VCOの数が上記例より 15とすると、フェーズ情報が 3で VCOの選択は終了 する。よって、選択終了判定部 37は、フェーズ情報部 30のフェーズ情報が選択の最 終段階を示す 3に 1を加算した 4であれば、 VCOの選択が終了したと判断する。
[0069] クロック情報記憶部 38は、現在選択されている VCOの 1つ前の VCOの番号と、そ の VCOの比較タイミングに用いられたカウント値とを記憶して 、る。 クロック情報比較部 39は、選択終了判定部 37により、 VCOの選択が終了したと判 断されると、最終的に最適な VCOとして選択された VCOの判定時間に用いられた力 ゥント値 Cl〜Cnと、クロック情報記憶部 38に記憶されている 1つ前に選択されてい た VCOの判定時間に用いられたカウント値 Cl〜Cnとを比較する。そして、カウント 値 Cl〜Cnの大きい方の VCOを選択すべき VCOとして判断する。なお、クロック情 報比較部 39は、 1つ前に選択されていた VCOが最適と判断した場合、その VCOを 選択するようにクロック選択信号送出部 35に通知する。
[0070] 最適クロック情報出力部 40は、クロック情報比較部 39の判断を受けて、最適な VC Oの選択が終了した旨の信号を外部に出力する。なお、図 2のクロック選択回路 15で は、この情報の出力を省略している。
[0071] 次に、比較部 24の比較タイミングについて説明する。図 6は、比較部の比較タイミン グを説明する図である。図の (A)には、図 3の比較部 24の比較タイミングが示してあ り、図の（B)には、図 15の比較部 114の比較タイミングが示してある。図の (A)、 (B) に示す黒丸および白丸は、比較部 24, 114の比較タイミングを示し、黒丸は、 VCO が選択されたときのタイミング、白丸は VCOの選択はされて ヽな 、が比較だけを行つ て 、るタイミングを示して 、る。
[0072] 図の (A)に示すように、比較部 24は、タイマカウンタ 31から比較指示信号を受けて 、図に示すようなタイミングで、分周クロックと基準クロック REFのカウント値の大小比 較および等しいかの比較を行う。比較タイミングは、タイミング TB32のカウント値 C1, C2〜Cnに基づいて決まる。従って、図の (A)に示す最も右側の黒丸から、 3回目の 比較タイミングで分周クロックと基準クロック REFのカウント値が等しいと判断されれば 、その時点で新たな VCOが選択され、次のフェーズに移り、再びカウント値 CI, C2 〜Cnのタイミングで比較が行われる。
[0073] 一方、図の（B)に示す従来の比較部 114では、分周クロックと基準クロック REFの カウント値の差が必ず生じるとして設定された一定の比較タイミングで比較を行 、、新 たな VCOを選択していく。従って、比較タイミング前に、実際は、分周クロックと基準 クロック REFのカウント値に差が生じていても、新たな VCOが選択されることがない。 そのため、最適な VCOを選択するのに時間を要してしまう。これに対し、比較部 24は 、図の（B)の比較タイミングの間にも複数比較を行い、分周クロックと基準クロック RE Fのカウント値の差が生じた時点で、新たな VCOを選択し、次のフェーズに移るよう にしている。これによつて、短時間で最適な VCOを選択することができる。
[0074] 次に、クロック情報記憶部 38およびクロック情報比較部 39について説明する。図 7 は、クロック情報記憶部およびクロック情報比較部について説明する図である。図に 示す (CI) , (C3) , (C5) , (C4)は、タイミング TB32のカウント値であり、分周クロック と基準クロック REFのカウント値の差が生じたときのタイマカウンタ 31のカウント値を示 している。図に示す 8, 12, 14, 13は、 VCOを選択するコード番号を示している。初 期値は 8であり、その後、フェーズが移行するたびにコードは、 +4, + 2, 1にシフ トされ、 目標とする VCO 13が選択されたとする。
[0075] 一般に、選択した VCOが目標とする VCOに近づくにつれ、カウント値 CI, C2、… Cnの値が大きくなる。これは、選択した VCOが目標とする VCOの周波数に近づい ていくため、カウント値の差が生じるのに時間を要するためである。しかし、図 7に示 すように、カウント値が CI, C3, C5と増えたにも拘らず、カウント値力 C4と減少する 場合もある。ここで、カウント値が減少する場合について説明する。
[0076] 図 8は、カウント値が減少する例について説明する図である。図の上側の斜線は、 図 7の VC014の特性を示し、下側の斜線は、 VCO 13の特性を示している。図の黒 丸は、 目標とする VCOを示している。
[0077] 斜線は、タイマカウンタ 31のカウント値が C6のときに分周クロックと基準クロック RE Fのカウント値の差が生じな力つた場合、 目標とする VCOが入って 、る範囲を示して いる。つまり、 目標とする VCOが斜線の中に入っていれば、カウント値 C6においては 、分周クロックと基準クロック REFとのカウント値に差が生じな 、範囲を示して 、る。
[0078] 図 7にお!/、て、フェーズ 2のとき（VC014のとき）、カウント値 C5で分周クロックと基 準クロック REFのカウント値に差が生じていたにも拘らず、フェーズ 3のとき、カウント 値 C6ではなぐカウント値 C4で分周クロックと基準クロック REFのカウント値に差が生 じている。つまり、フェーズが移行したにも拘らず、選択した VCOと目標とする VCO の周波数の差が開いたことを示す。これは、図 8に示すように、 目標とする VCOが力 ゥント値 C6に入っていない場合に生じる。なお、カウント値が逆転するのは、上記例 だけではなぐ 2分岐探索のシフトの各フェーズで起こりえる。例えば、 VC08からスタ ートして VC09が目標とする VCOの場合、シフト量 +4にして VCO 12に移ると、シフ ト前 (VC08から VC09)よりも周波数が離れてしまう場合もある（VC012から VC09
) o
[0079] この場合、図 8に示すように VC014の方力 VC013より目標とする VCOに近いに も拘らず、最終フェーズ 3で VCO 13が選択されてしまう。そこで、クロック情報記憶部 38〖こよって、現在選択されている VCOの 1つ前の VCOと、そのときのカウント値とを 記憶するようにし、クロック情報比較部 39によって、最終的に最適な VCOとして選択 された VCOの判定時間に用いられたカウント値と、クロック情報記憶部 38に記憶され て 、る 1つ前に選択されて 、た VCOの判定時間に用いられたカウント値とを比較す る。そして、カウント値の大きい方の VCOを選択すべき VCOとして判断する。図 7の 例では、 VC013が最終フェーズ 3で選択された VCOである力 前フェーズの VCOl 4の方が VCO 13よりカウント値が大きいので、 目標とする VCOの周波数に近ぐ VC 014を選択すべき VCOとして判断する。
[0080] 次に、タイミング TB32のカウント値の決め方について説明する。図 9は、カウント値 の決め方を説明する表を示した図である。
図 9に示す表 51は、選択された VCOと目標とする VCOの周波数の差と、カウント 値の例を示している。なお、表 51中の M = 2は、計数誤差マージン部 25の値が 2で あることを示し、選択された VCOと目標とする VCOのカウント値の差が 2以内であれ ば、選択された VCOと目標とする VCOの周波数は、同じであると判断される（以下、 同じであると判断するカウント値の差をマージンと呼ぶ)。また、選択された VCOと目 標とする VCOは非同期であるので、クロックの立上り、立下りによって、選択された V COと目標とする VCOのカウント値は、マージン 2に対し ± 1ずれる場合がある。表 51 中の M= l、 M = 2は、カウント値がマージン 2に対し ± 1ずれたときの選択された VC Oと目標とする VCOの周波数の差を示して 、る。
[0081] 表 51より、例えば、タイマカウンタ 31のカウント値が 1 (C1)で、選択された VCOと目 標とする VCOのカウント値が 3以上異なれば、 2つの VCOの周波数の差は、 ± 100 . OKHz以上離れていることが分かる。タイマカウンタ 31のカウント値が 4 (C2)で、選 択された VCOと目標とする VCOのカウント値が 3以上異なれば、 2つの VCOの周波 数の差は、 ± 29. 4KHz以上離れていることが分かる。
[0082] また、前述したように、選択された VCOと目標とする VCOのカウント値は、マージン 2に対し、 ± 1ずれる場合がある。よって、タイマカウンタ 31のカウント値が 1 (C1)にお いて、選択された VCOと目標とする VCOのカウント値が 3以上異なっていても、実際 、選択された VCOと目標とする VCOのカウント値が 1ずれている場合が生じ、この 場合、 2つの VCOの周波数の差は、 ± 55. 6KHz以上離れていることが分かる。同 様に、タイマカウンタ 31のカウント値が 1 (C1)で、選択された VCOと目標とする VCO のカウント値が 3以上異なっていても、実際、選択された VCOと目標とする VCOの力 ゥント値が + 1ずれている場合が生じ、この場合、 2つの VCOの周波数の差は、 ± 30 0. OKHz以上離れていることが分かる。
[0083] 図 9に示す表 51のカウント値 C1〜C5は、 M= 1の周波数と M = 3の矢印で示す周 波数が重ならないように決める必要がある。図 10は、カウント値の決め方を説明する 図である。選択された VCOと目標とする VCOのカウント値が 1 (C1)で異なれば、選 択された VCOと目標とする VCOの周波数の差は、マージン 2に対し、カウント値が一 1ずれていれば ± 55. 6KHz以上である。マージン 2に対し、カウント値がずれていな ければ ± 100. OKHz以上である。マージン 2に対し、カウント値が + 1ずれていれば 、 ± 300. OKHz以上である。
[0084] 選択された VCOと目標とする VCOのカウント値力 (C2)で異なれば、選択された VCOと目標とする VCOの周波数の差は、マージン 2に対し、カウント値が— 1ずれて いれば ± 15. 2KHz以上である。マージン 2に対し、カウント値がずれていなければ ± 29. 4KHz以上である。マージン 2に対し、カウント値が + 1ずれていれば、 ± 51. 7KHz以上である。
[0085] ここで、図 10に示すカウント値 C2の 51. 7KHzとカウント値 C1の 55. 6KHzとがォ 一バーラップするようにカウント値 C2の値が決められていたとすると、そのオーバーラ ップする領域にある VCOは、例えば、カウント値 C2の領域に近い周波数であるにも 拘らず、 ± 1のカウント値のずれによって、カウント値 C1で目標となる VCOとカウント 値の差が 2以上となる場合もある。従って、カウント値 Cnでのマージンに対する誤差 が 1のときの周波数 >カウント値 Cn+ 1でのマージンに対する誤差が + 1のときの 周波数となるようにカウント値 Cnを決め、非同期に起因する選択誤りがないように決 める。
[0086] 次に、判定方式について説明する。図 11は、判定方式を説明する図である。表 52 の判定後シフト量は、フェーズ 1〜3でのコードのシフト量を示している。判定時間は、 VCOの選択に力かる時間を示しており、この欄の「動的」は、 VCOの選択のための 比較タイミングが動的であることを示している。なお、 tfの時間は、複数の VCOの中 で、一番周波数差が小さい VCO間でのカウント値に差が生じる時間である。例えば、 図 17に示す一番下の VCOと 2番目の VCOとのカウント値に差が生じる時間である。
[0087] 図 3のクロック選択回路 15では、選択した VCOと目標とする VCOの比較タイミング をタイミング TB32に示すカウント値に基づいて、動的に行う。従って、少なくとも、時 間 tfZnから時間 tfの範囲内に、そのフェーズにおける選択すべき VCOが決まる。
[0088] 途中判定の欄の「実施」は、選択した VCOと目標とする VCOの比較を動的に行うこ とを示している。なお、図 15に示したクロック選択回路 105では、固定である。選択終 了判定の欄の「可能」は、フェーズ 1, 2において、最終ラウンドまでいくと、最終フエ ーズ 3まで飛び越えて処理を終了するということを示している。また、「実施」は、最終 フェーズのカウント値 Cxと、その前のフェーズのカウント値 Cyを比較して、大きい方 のフェーズの VCOを選択すると!/、うことを示して!/、る。
[0089] 次に、図 3のクロック選択回路 15の動作を、フローチャートを用いて説明する。図 12 は、クロック選択回路の動作を示したフローチャートである。
ステップ S1において、クロック選択回路 15のタイマカウンタ 31は、カウントを開始す る。カウント値力 Sタイミング TB32に示すカウント値 Cl〜Cnになると、比較指示信号を 比較部 24に出力する。なお、現在、クロック選択回路 15のフェーズは 0であり、 VCO 8を選択している。
[0090] 比較部 24は、タイマカウンタ 31から比較指示信号を受けるたびに、選択している V C08の周波数が目標とするクロックの周波数より高いか低いか判断する。また、選択 している VC08の周波数が目標とするクロックの周波数と同じである力判断する。
[0091] カウント終了判定部 26は、比較部 24により分周クロックと基準クロック REFとのカウ ント値に差が生じたという判断がされた場合、または、カウント値に差が生じずタイミン グ TB32の最終のカウント値までカウントを行った場合、その旨の信号を終了状態判 定部 27およびクロック情報記憶部 38に出力し、タイマカウンタ 31のカウントを終了さ せる。
[0092] 終了状態判定部 27は、カウント終了判定部 26によるカウント値の更新の終了が、 分周クロックと基準クロック REFとのカウント値に差が生じたために終了したの力、タイ ミング TB32のカウントを最終のカウント値まで行ったのカゝ判断する。分周クロックと基 準クロック REFとのカウント値に差が生じたために終了したと判断した場合は、フエ一 ズ情報加算部 28にその旨を通知する。フェーズ情報加算部 28は、フェーズ情報部 3 0のフェーズ情報に 1を加算する。一方、タイミング TB32の最終のカウント値までカウ ントを行ったために終了した場合は、最終フェーズ書き込み部 29にその旨を通知す る。最終フェーズ書き込み部 29は、最終フェーズ 3に 1を加算した 4をフェーズ情報 部 30に書き込む。
[0093] ステップ S2にお 、て、選択終了判定部 37は、フェーズ情報部 30のフェーズ情報が 、 1であるか判断する。つまり、フェーズ 0からフェーズ 1に移行した力 フェーズ情報 部 30に 4が書き込まれた力判断する。フェーズが 1に移行していれば、ステップ S3へ 進む。フェーズ力 であれば、ステップ S 17へ進む。なお、フェーズ力 の場合、クロッ ク選択信号送出部 35は、 VC08を選択したままである。
[0094] ステップ S3において、クロック選択信号送出部 35は、比較部 24が、選択している V COの周波数が目標としている VCOの周波数より低いと判断した場合、ステップ S4 へ進む。比較部 24が選択している VCOの周波数が目標としている VCOの周波数よ り高いと判断した場合、ステップ S5へ進む。
[0095] ステップ S4において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 1で、選択している VCOの周波数が目標としている VCOの周波数より低い と判断されているので、コードを +4シフトする。
[0096] ステップ S5において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 1で、選択している VCOの周波数が目標としている VCOの周波数より高い と判断されているので、コードを 4シフトする。
[0097] ステップ S6において、クロック選択回路 15のタイマカウンタ 31は、 0からカウントを 始め、カウント値力タイミング TB32に示すカウント値 Cl〜Cnになると、比較指示信 号を比較部 24に出力する。なお、現在、クロック選択回路 15のフェーズは 1であり、 VCO 12または VC04の!、ずれかを選択して!/、る。
[0098] 比較部 24は、タイマカウンタ 31から比較指示信号を受けるたびに、選択している V COの周波数が目標とするクロックの周波数より高いか低いか判断する。また、選択し ている VCOの周波数が目標とするクロックの周波数と同じである力判断する。
[0099] カウント終了判定部 26は、比較部 24により分周クロックと基準クロック REFとのカウ ント値に差が生じたという判断がされた場合、または、カウント値に差が生じずタイミン グ TB32の最終のカウント値までカウントがされた場合、その旨の信号を終了状態判 定部 27およびクロック情報記憶部 38に出力し、タイマカウンタ 31のカウントを終了さ せる。
[0100] 終了状態判定部 27は、カウント終了判定部 26によるカウント値の更新の終了が、 分周クロックと基準クロック REFとのカウント値に差が生じたために終了したの力、カウ ントを最終のカウント値まで行ったの力判断する。分周クロックと基準クロック REFとの カウント値に差が生じたために終了したと判断した場合は、フェーズ情報加算部 28に その旨を通知する。フェーズ情報加算部 28は、フェーズ情報部 30のフェーズ情報に 1を加算する。一方、カウントを最終のカウント値まで行ったために終了した場合は、 最終フェーズ書き込み部 29にその旨を通知する。最終フェーズ書き込み部 29は、フ エーズ情報部 30に 4を書き込む。
[0101] ステップ S7において、選択終了判定部 37は、フェーズ情報部 30のフェーズ情報が 、 2であるか判断する。つまり、フェーズ 1からフェーズ 2に移行した力 フェーズ情報 部 30に 4が書き込まれた力判断する。フェーズが 2に移行していれば、ステップ S8へ 進む。フェーズ力 であれば、ステップ S 17へ進む。なお、フェーズ力 の場合、クロッ ク選択信号送出部 35は、 VC04または VC012を選択したままである。
[0102] ステップ S8において、クロック選択信号送出部 35は、比較部 24が、選択している V COの周波数が目標としている VCOの周波数より低いと判断した場合、ステップ S9 へ進む。比較部 24が選択している VCOの周波数が目標としている VCOの周波数よ り高いと判断した場合、ステップ S10へ進む。
[0103] ステップ S9において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 2で、選択している VCOの周波数が目標としている VCOの周波数より低い と判断されているので、コードを + 2シフトする。
[0104] ステップ S10において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 2で、選択している VCOの周波数が目標としている VCOの周波数より高い と判断されているので、コードを 2シフトする。
[0105] ステップ S11において、クロック選択回路 15のタイマカウンタ 31は、 0からカウントを 始め、カウント値力タイミング TB32に示すカウント値 Cl〜Cnになると、比較指示信 号を比較部 24に出力する。なお、現在、クロック選択回路 15のフェーズは 2であり、 VCO10、 VCO 14、 VC02、または VC06のいずれかを選択している。
[0106] 比較部 24は、タイマカウンタ 31から比較指示信号を受けるたびに、選択している V COの周波数が目標とするクロックの周波数より高いか低いか判断する。また、選択し ている VCOの周波数が目標とするクロックの周波数と同じである力判断する。
[0107] カウント終了判定部 26は、比較部 24により分周クロックと基準クロック REFとのカウ ント値に差が生じたという判断がされた場合、または、カウント値に差が生じずタイミン グ TB32の最終のカウント値までカウントが行われた場合、その旨の信号を終了状態 判定部 27およびクロック情報記憶部 38に出力し、タイマカウンタ 31のカウントを終了 させる。
[0108] 終了状態判定部 27は、カウント終了判定部 26によるカウント値の更新の終了が、 分周クロックと基準クロック REFとのカウント値に差が生じたために終了したの力、カウ ントを最終のカウント値まで行ったの力判断する。分周クロックと基準クロック REFとの カウント値に差が生じたために終了したと判断した場合は、フェーズ情報加算部 28に その旨を通知する。フェーズ情報加算部 28は、フェーズ情報部 30のフェーズ情報に 1を加算する。一方、カウントを最終のカウント値まで行ったために終了した場合は、 最終フェーズ書き込み部 29にその旨を通知する。最終フェーズ書き込み部 29は、フ エーズ情報部 30に 4を書き込む。
[0109] ステップ S12において、選択終了判定部 37は、フェーズ情報部 30のフェーズ情報 力 3であるか判断する。つまり、フェーズ 2からフェーズ 3に移行した力、フェーズ 4が フェーズ情報部 30に書き込まれたか判断する。フェーズが 3に移行していれば、ステ ップ S 13へ進む。フェーズ力 ¾であれば、ステップ S 17へ進む。なお、フェーズ力 の 場合、クロック選択信号送出部 35は、選択していた VCOをそのまま選択している。
[0110] ステップ S13において、クロック選択信号送出部 35は、比較部 24が、選択している VCOの周波数が目標としている VCOの周波数より低いと判断した場合、ステップ S1 4へ進む。比較部 24が選択している VCOの周波数が目標としている VCOの周波数 より高いと判断した場合、ステップ S15へ進む。
[0111] ステップ S14において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 3で、選択している VCOの周波数が目標としている VCOの周波数より低い と判断されているので、コードを + 1シフトする。
[0112] ステップ S15において、クロック選択信号送出部 35は、フェーズ情報部 30のフエ一 ズ情報と比較部 24の比較結果に基づいて、シフト TB36からシフト量を取得する。フ エーズが 3で、選択している VCOの周波数が目標としている VCOの周波数より高い と判断されているので、コードを 1シフトする。
[0113] ステップ S16において、クロック選択回路 15のタイマカウンタ 31は、 0からカウントを 始め、カウント値力タイミング TB32に示すカウント値 Cl〜Cnになると、比較指示信 号を比較部 24に出力する。なお、現在、クロック選択回路 15のフェーズは 3である。
[0114] 比較部 24は、タイマカウンタ 31から比較指示信号を受けるたびに、選択している V COの周波数が目標とするクロックの周波数より高いか低いか判断する。また、選択し ている VCOの周波数が目標とするクロックの周波数と同じである力判断する。
[0115] カウント終了判定部 26は、比較部 24により分周クロックと基準クロック REFとのカウ ント値に差が生じたという判断がされた場合、または、カウント値に差が生じずタイミン グ TB32で示される最終のカウント値までカウントを行った場合、その旨の信号を終了 状態判定部 27およびクロック情報記憶部 38に出力し、タイマカウンタ 31のカウントを 終了させる。
[0116] 終了状態判定部 27は、カウント終了判定部 26によるカウント値の更新の終了が、 分周クロックと基準クロック REFとのカウント値に差が生じたために終了したの力、カウ ントを最終のカウント値まで行ったの力判断する。分周クロックと基準クロック REFとの カウント値に差が生じたために終了したと判断した場合は、フェーズ情報加算部 28に その旨を通知する。フェーズ情報加算部 28は、フェーズ情報部 30のフェーズ情報に 1を加算する。フェーズ情報は 4となる。一方、カウントを最終のカウント値まで行った ために終了した場合は、最終フェーズ書き込み部 29にその旨を通知する。最終フエ ーズ書き込み部 29は、フェーズ情報部 30に 4を書き込む。
[0117] ステップ S17において、フェーズ情報部 30のフェーズ情報は、 4となっているので、 選択終了判定部 37は、 VCOの選択が終了したと判断できる。クロック情報比較部 3 9は、選択終了判定部 37により、 VCOの選択が終了したと判断されると、最終的に 最適な VCOとして選択された VCOの判定時間に用いられたカウント値 Cl〜Cnと、 クロック情報記憶部 38に記憶されて 、る 1つ前に選択されて 、た VCOの判定時間に 用いられたカウント値 Cl〜Cnとを比較する。そして、カウント値 Cl〜Cnの大きい方 の VCOを最終的に選択すべき VCOとして判断する。なお、クロック情報比較部 39は 、 1つ前に選択されていた VCOが最適と判断した場合、その VCOを選択するように クロック選択信号送出部 35に通知する。
[0118] このように、周波数の最も近!、2つの VCOのクロックをカウントした場合にカウント差 が生じる時間内において複数の比較指示信号を出力し、選択されている VCOと目 標とする VCOのカウント値を比較するようにした。これにより、周波数の最も近い 2つ の VCOのカウント差が生じる時間内に、選択されている VCOと目標とする VCOの力 ゥント値に差が生じていれば、直ちに、次の VCOを選択するので、複数の VCOの中 力 最適な VCOを効率的かつ短時間で選択することができる。
[0119] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
1 クロック選択回路
la 基準クロックカウンタ
lb クロックカウンタ
lc 指示信号出力部
Id 比較部
le 選択部
2 分周器
REF 基準クロック

Claims

請求の範囲
[1] 複数の異なる周波数のクロックの中から、分周後の周波数が基準クロックの周波数 と同じになるように選択するクロック選択回路にぉ 、て、
前記基準クロックをカウントする基準クロックカウンタと、
選択され分周された前記クロックをカウントするクロックカウンタと、
周波数の最も近い 2つの前記クロックをカウントした場合にカウント差が生じる時間 内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウ ント値を比較する比較部と、
前記比較部の比較結果に応じて、 2分岐探索により前記クロックを選択する選択部 と、
を有することを特徴とするクロック選択回路。
[2] 前記選択部は、前記カウント値が異なる場合、前記 2分岐探索により前記クロックを 選択することを特徴とする請求の範囲第 1項記載のクロック選択回路。
[3] 前記選択部は、前記カウント値が同じである場合、前記 2分岐探索による前記クロッ クの選択を終了することを特徴とする請求の範囲第 1項記載のクロック選択回路。
[4] 1つ前に選択されていた前記クロックの前記カウント値が前記基準クロックカウンタ の前記カウント値との間で予め定義された値以上の差が生じるまでの一致時間を記 憶するクロック情報記憶部と、
前記一致時間と、現在選択されて 、る前記クロックの前記カウント値が前記基準ク ロックカウンタの前記カウント値との間で予め定義された値以上の差が生じるまでの 現一致時間とを比較する一致時間比較部と、
をさらに有し、
前記選択部は、前記一致時間比較部の比較結果に応じて、 1つ前に選択されてい た前記クロックおよび現在選択されている前記クロックの一方を選択することを特徴と する請求の範囲第 1項記載のクロック選択回路。
[5] 前記選択部は、前記一致時間および前記現一致時間の長い方の前記クロックを選 択することを特徴とする請求の範囲第 4項記載のクロック選択回路。
[6] 前記比較指示信号を出力するタイミングは、前記クロックと前記基準クロックとが非 同期であるために前記カウント値に誤差が生じても、前記比較部により適正に判断さ れるよう決められていることを特徴とする請求の範囲第 1項記載のクロック選択回路。
[7] 前記比較部は、前記カウント値の差が所定範囲内である場合、前記カウント値が同 じであると判断することを特徴とする請求の範囲第 1項記載のクロック選択回路。
[8] 前記分周の分周比は、外部力 指示によって変更されることを特徴とする請求の範 囲第 1項記載のクロック選択回路。
[9] 複数の異なる周波数のクロックの中から、分周された基準クロックの周波数と同じに なるように選択するクロック選択回路にぉ 、て、
分周された前記基準クロックをカウントする基準クロックカウンタと、
前記クロックをカウン卜するクロックカウンタと、
周波数の最も近い 2つの前記クロックをカウントした場合にカウント差が生じる時間 内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウ ント値を比較する比較部と、
前記比較部の比較結果に応じて、 2分岐探索により前記クロックを選択する選択部 と、
を有することを特徴とするクロック選択回路。
[10] 複数の電圧制御発振器から出力されるクロックの中から、分周後の周波数が基準ク ロックの周波数と同じになるように選択するシンセサイザにおいて、
前記基準クロックをカウントする基準クロックカウンタと、
選択され分周された前記クロックをカウントするクロックカウンタと、
周波数の最も近い 2つの前記クロックをカウントした場合にカウント差が生じる時間 内において複数の比較指示信号を出力する指示信号出力部と、
前記比較指示信号に応じて、前記基準クロックカウンタと前記クロックカウンタのカウ ント値を比較する比較部と、
前記比較部の比較結果に応じて、 2分岐探索により前記クロックを選択する選択部 と、 分周された前記クロックと前記基準クロックの位相差に応じて、選択された前記クロ ックを出力する前記電圧制御発振器の電圧を制御する電圧制御部と、
を有することを特徴とするシンセサイザ。
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