TWI700893B

TWI700893B - 時間校正電路以及其時間校正方法

Info

Publication number: TWI700893B
Application number: TW108123044A
Authority: TW
Inventors: 葉仲文; 楊紹聖
Original assignee: 奕力科技股份有限公司
Priority date: 2019-07-01
Filing date: 2019-07-01
Publication date: 2020-08-01
Also published as: TW202103449A

Abstract

一種時間校正電路以及其時間校正方法。時間校正電路包括除頻器、時間計數器以及運算電路。除頻器接收時脈信號以及除頻值，依據除頻值以產生除頻時脈信號。時間計數器依據除頻時脈信號以進行計數動作，並藉以產生輸出時間。運算電路依據輸出時間以及系統時間的時間差值，來調整除頻值。

Description

時間校正電路以及其時間校正方法

本發明是有關於一種時間校正電路以及其時間校正方法，且特別是有關於一種漸進式的時間校正電路以及其時間校正方法。

一般積體電路的內部設置電路可執行計時功能，用於在省電模式下顯示時間。然而，由於積體電路內振盪器所提供的時脈信號頻率會受環境參數的影響產生偏移，連帶使得計時頻率跟著偏移，造成顯示時間不正確。

基於上述的問題，積體電路必須自系統端定期更新時間，以確保顯示時間的正確性。而由於習知技術均是於接收到系統端更新時，即直接顯示系統端所提供的更新時間。造成使用者在觀察時間時，有機會觀察到顯示時間產生不自然的跳動。

本發明提供一種時間校正電路以及時間校正方法，可漸進式的執行時間校正動作。

本發明的時間校正電路包括除頻器、時間計數器以及運算電路。除頻器接收時脈信號以及除頻值，依據除頻值以產生除頻時脈信號。時間計數器耦接除頻器，依據除頻時脈信號以進行計數動作，並藉以產生輸出時間。運算電路耦接除頻器以及時間計數器，依據輸出時間以及系統時間的時間差值，來調整除頻值。

本發明的時間校正方法包括：接收時脈信號以及除頻值，依據除頻值以產生除頻時脈信號；依據除頻時脈信號以進行計數動作，並藉以產生輸出時間；以及，依據輸出時間以及系統時間的時間差值，來調整除頻值。

基於上述，本發明透過調整除頻器的除頻值，來調整時間校正電路所產生的輸出時間。藉此，時間校正電路可透過漸進式的方式，來調整輸出時間，可降低顯示時間產生瞬間跳動的現象。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的時間校正電路的示意圖。時間校正電路100包括除頻器110、運算電路120以及時間計數器130。除頻器110接收時脈信號FO以及除頻值S，依據除頻值S以產生除頻時脈信號FCNT。時間計數器130耦接除頻器110。時間計數器130接收除頻時脈信號FCNT，並依據除頻時脈信號FCNT以進行計數動作，並藉以產生輸出時間TOUT。此外，運算電路120耦接除頻器110以及時間計數器130。運算電路120接收時間計數器130所產生的輸出時間TOUT，並接收由外部主機(即系統端)所傳送的系統時間t*，依據輸出時間TOUT以及系統時間t*的時間差值，來調整所產生的除頻值S。

在此請注意，本發明實施例中，外部主機可週期性的產生系統時間t*，並將系統時間t*傳送至運算電路120。運算電路120可依據預設值先行產生除頻值S，並在接收到系統時間t*時，依據輸出時間TOUT以及系統時間t*的時間差值dT，對所產生的除頻值S進行調整。也就是說，本發明實施例的時間校正電路100不會依據系統時間t*直接調整輸出時間TOUT。透過調整除頻值S，可使所產生的輸出時間TOUT發生漸進的變化，避免時間校正電路100依據輸出時間TOUT顯示的時間產生不自然的跳動。

關於實施細節，請同步參照圖1以及圖2，其中圖2繪示本發明實施例的時間校正的動作流程圖。在圖2中，在步驟S210中，運算電路120可進行初始化，設定穩態除頻值S*以及目前除頻值S，並設定前次時間差值dT(pre)等於0。此外，運算電路120更在步驟S210中設定初始旗標INI以及穩態旗標STDY。在本實施例中，在步驟S210中，穩態除頻值S*以及目前除頻值S可以預設為等於60，而初始旗標INI以及穩態旗標STDY則可均設定為相同的邏輯值1。

步驟S220於更新系統時間t*時啟動，其中系統時間t*可由外部的電子裝置發送，並由運算電路120接收。步驟S220的系統時間t*可為週期性更新動作。運算電路120並可依據系統時間t*以及輸出時間TOUT計算時間差值dT。

在步驟S230中，運算電路120判斷輸出時間TOUT以及系統時間t*的時間差值dT是否等於前次時間差值dT(pre)，若時間差值dT等於前次時間差值dT(pre)時，表示目前的除頻值S與系統端完全同步。在此情況下，運算電路120可先執行步驟S240再執行步驟S250。在另一方面，若時間差值dT不等於前次時間差值dT(pre)時，表示目前的除頻值S與系統端有誤差。在此情況下，運算電路120可直接執行步驟S250。

在本實施例中，步驟S240將穩態除頻值S*更新為除頻值S，並使清除初始旗標INI，使初始旗標INI為邏輯值0。此步驟的意義在於運算電路120已經學習到完全正確的除頻值S，並將其設定為穩態除頻值S*，並且透過清除初始旗標INI標示此狀態。

步驟S250中運算電路120使前次時間差值dT(pre)等於時間差值dT。在步驟S260中，運算電路120判斷時間差值dT是否不等於0，若步驟S260的判斷結果為是，表示輸出時間TOUT以及系統時間t*間仍有誤差，運算電路120可透過步驟S270清除穩態旗標STDY，使穩態旗標STDY等於邏輯值0以標示目前的輸出時間TOUT有誤差需要被調整。之後，運算電路120執行步驟S280。相對的，若步驟S260的判斷結果為否，運算電路120則直接執行步驟S280。

在步驟S280中，運算電路120判斷穩態旗標STDY是否為邏輯值0，並在當穩態旗標STDY為邏輯值0時，透過步驟S290，依據穩態除頻值S*、目前除頻值S以及時間差值dT來產生更新除頻值SN，並將更新除頻值SN設定給目前除頻值S；其中，更新除頻值SN= (1-A)×S + A×S* + B×dT，A、B分別為第一調整係數以及第二調整係數，第一調整係數A小於或等於1。此外，第二調整係數B可以依據第一調整係數A來設定，例如，第二調整係數B可以與第一調整係數A成反比，或者具有其他比例關係。

值得注意的是，第一調整係數A、第二調整係數B的大小還可依據初始旗標INI的邏輯值來設定。也就是說，可依據運算電路120是否已經學習到完全正確的除頻值S，並將其設定為穩態除頻值S*設定第一調整係數A與第二調整係數B。舉例來說明，當初始旗標INI為邏輯值1時，第一調整係數A可以設定為1/2，第二調整係數B則可以設定為2。當初始旗標INI為邏輯值0時，第一調整係數A可以設定為1，第二調整係數B則可以設定為1。必須注意的是，在穩態旗標STDY被清除後(=0)，當時間差值dT第一次為零，在步驟S280仍會因穩態旗標STDY尚未被設定為1(此設定須待後續步驟S2110)而進入步驟S290調整更新除頻值SN。但此時若穩態除頻值S*已經與系統端完全同步(初始旗標INI為邏輯值0)，且時間差值dT為零，意味著調整已經完成。也就是說，第一調整係數A以及第二調整係數B的設定必須使此狀態下的更新除頻值SN完全相等於穩態除頻值S*。據此，當穩態除頻值S*已經與系統端完全同步(初始旗標INI為邏輯值0)，則不再需要根據當下的目前除頻值S調整更新除頻值SN(第一調整係數A應為1)，只需要以完全正確的穩態除頻值S*和時間差值dT微調更新除頻值SN。

在此請注意，在本實施例中，初始旗標INI被清除為邏輯值0，是透過步驟S240來進行的。在步驟S240中，運算電路120已經學習到完全正確的除頻值，並將其設定為穩態除頻值S*。因此，當初始旗標INI為邏輯值0時，步驟S290所產生的更新除頻值SN只與穩態除頻值S*以及時間差值dT相關，也就是不會根據目前除頻值S進行調整。相對的，當初始旗標INI為邏輯值1時，表示步驟S240未被執行，穩態除頻值S*並非完全正確的除頻值。因此，透過步驟S290，運算電路120可同時依據並非完全正確的穩態除頻值S*、目前除頻值S以及時間差值dT更新除頻值SN，並透過更新除頻值SN來針對目前除頻值S進行更新。

此外，步驟S2100再次針對時間差值dT是否等於0進行判斷，若時間差值dT不等於0，重新執行步驟S220，待系統更新系統時間t*時再度啟動流程。相對地，若時間差值dT等於0，則執行步驟S2110以設定穩態旗標STDY為邏輯值1後，再重新執行步驟S220。

在此舉出實際的計算範例，以更詳細的解釋本發明實施例的實施細節。以時脈信號FO的頻率由36百萬赫茲飄移為37.8百萬赫茲為例。在第一時間週期中，運算電路120在步驟S210設定穩態除頻值S*以及目前除頻值S皆等於60，設定前次時間差值dT(pre)等於0，並設定初始旗標INI以及穩態旗標STDY為邏輯值1。步驟S220接收更新的系統時間t*，運算電路120並計算出時間差值dT等於3。基於時間差值dT與前次時間差值dT(pre)不相同，運算電路120不執行步驟S240，並直接執行步驟S230設定前次時間差值dT(pre)等於時間差值dT = 3。接著，在步驟S260中，運算電路120判斷出時間差值dT不等於0，並透過步驟S270以清除穩態旗標STDY為邏輯值0。接著，運算電路120在步驟S280中判斷穩態旗標STDY為邏輯值0，並執行步驟S290以計算出更新除頻值SN = (1/2)×(60) + (1/2)×(60) + (2)×(3) = 66，並將更新除頻值SN設定給目前除頻值S，在此，基於初始旗標INI等於邏輯1，第一調整係數A以及第二調整係數B可以分別為1/2、2。接著，步驟S2100判斷出時間差值dT並未等於0，且執行步驟S220。

承續上述的說明，在第二時間週期中，基於第一時間週期的動作，此時的時間差值dT可以等於0，運算電路120在步驟S230中可判斷出前次時間差值dT(pre)(=3)不等於時間差值dT（=0），因此不執行步驟S240(即目前除頻值S與系統端並未完全同步)。運算電路120透過步驟S250設定新的前次時間差值dT(pre)等於時間差值dT = 0，並透過步驟S260、S280，藉由判斷維持等於邏輯值0的穩態旗標STDY，來執行步驟S290以計算出更新除頻值SN = (1/2)×(60) + (1/2)×(66) + (2)×(0) = 63。接著，基於時間差值dT=0，運算電路120執行步驟S2110以設定穩態旗標STDY為邏輯值1，並回復執行步驟S220以等待下一次更新系統時間t*的動作的發生。

在第二時間週期的第三時間週期中，基於此時的目前除頻值S = 63，時脈信號FO為37.8百萬赫茲。因此，透過使37.8百萬赫茲除以63再除以6×10 ⁵（預設除頻值），可使除頻時脈信號FCNT恰等於1赫茲。也就是說，目前除頻值S已經與系統端完全同步。在此第三時間週期中，基於時間差值dT與前次時間差值dT(pre)相等(皆等於0)，透過步驟S230，運算電路120可清除初始旗標INI為邏輯值0，並且使穩態除頻值S*等於完全正確的目前除頻值S = 63。並且，透過步驟S260、S280、S2110，穩態旗標STDY以及目前除頻值S均不被變更，可完成輸出時間TOUT的調整動作。

在本實施例中，每一時間週期可以為1分鐘，或者，設計者可依據實際的需求設置每一週期的時間長短，沒有固定的限制。

由上述說明可以得知，在本發明實施例中，當時脈信號FO的頻率發生變異時，本發明實施例的時間校正電路100可透過三個時間週期來完成輸出時間TOUT的調整動作。透過漸進式的調整動作，有效提升輸出時間顯示的平滑程度，提升視覺上的舒適度。

值得注意的，當上述的目前除頻值S的調整完成後，在一定的時間長度後，若又發生時脈信號FO的頻率漂移的現象，則可透過前述圖2實施例的動作流程，進一步針對目前除頻值S進行調整，並有效校正輸出時間TOUT。相關的動作細節於前述的說明相類似，在此恕不多贅述。

請參照圖3，圖3繪示本發明另一實施例的時間校正電路的示意圖。時間校正電路300包括除頻器310、運算電路320以及時間計數器330。與前述實施例不同之處在於，除頻器310包括串聯耦接的除頻電路311以及312。除頻電路311接收時脈信號FO，並依據除頻值S以針對時脈信號FO進行除頻以產生時脈信號CK1。除頻電路312則接收時脈信號CK1，並依據預設除頻值BS以針對時脈信號CK1進行除頻以產生除頻時脈信號FCNT。在本實施例中，除頻電路311、312的耦接順序可以交換，而預設除頻值BS可以為固定不變的數值。

此外，在本實施例中，運算電路320耦接至主機340，並可由主機340接收週期性發送的系統時間t*。

附帶一提的，在本發明實施例中，除頻電路311、312的硬體架構可透過本領域具通常識者所熟知的除頻電路來實施，沒有特定的限制。另外，時間計數電路330的硬體架構可透過本領域具通常識者所熟知的計數電路來實施，同樣沒有特定的限制。運算電路320則可以為具運算能力的處理器。或者，運算電路320可以是透過硬體描述語言（Hardware Description Language, HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）、複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）或是特殊應用積體電路（Application-specific Integrated Circuit, ASIC）的方式來實現的硬體電路，例如，運算電路320可以為一狀態機（state machine）電路。

以下請參照圖4A以及圖4B，圖4A以及圖4B分別繪示本發明實施例中，執行時間校正動作的目前除頻值、穩態除頻值以及時間差值的變化狀態示意圖。在圖4A中，在當時脈信號的頻率發生變化時，目前除頻值S、穩態除頻值S*可依據圖2實施例所繪示的步驟進行調整，並在多個步驟後漸進式的穩定。並且，若在一段時間後，時脈信號的頻率再此發生變化時，目前除頻值S、穩態除頻值S*也可漸進式的穩定。圖4B中可知，透過除頻值S、穩態除頻值S*漸進式穩定的調整動作，時間差值dT也可漸進式的收斂，並在穩定狀態下，趨近於0。

請參照圖5，圖5繪示本發明實施例的時間校正方法的流程圖。其中，步驟S510接收時脈信號以及除頻值，依據除頻值以產生除頻時脈信號；步驟S520依據除頻時脈信號以進行計數動作，並藉以產生輸出時間；步驟S530則依據輸出時間以及系統時間的時間差值，來調整除頻值。

關於上述步驟的實施細節，在本發明前述的實施例中已有詳盡的說明，以下述不多贅述。

綜上所述，本發明透過調整除頻器的除頻值，來漸進式的調整時間校正電路所產生的輸出時間。如此一來，輸出時間不會因校正動作發生突然的跳動的現象，提升顯示時間的顯示平順度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、300:時間校正電路

110、310:除頻器

120、320:運算電路

130、330:時間計數器

311、312:除頻電路

340:主機

FO:時脈信號

S:除頻值

FCNT:除頻時脈信號

TOUT:輸出時間

t*:系統時間

S210~S2110、S510~S530:時間校正的步驟

dT(pre):前次時間差值

INI:初始旗標

STDY:穩態旗標

dT:時間差值

S*:更新除頻值

A、B:調整係數

SN:更新除頻值

CK1:時脈信號

BS:預設除頻值

圖1繪示本發明一實施例的時間校正電路的示意圖。圖2繪示本發明實施例的時間校正的動作流程圖。圖3繪示本發明另一實施例的時間校正電路的示意圖。圖4A以及圖4B分別繪示本發明實施例中，執行時間校正動作的目前除頻值、穩態除頻值以及時間差值的變化狀態示意圖。圖5繪示本發明實施例的時間校正方法的流程圖。

100:時間校正電路

110:除頻器

120:運算電路

130:時間計數器

FO:時脈信號

S:除頻值

FCNT:除頻時脈信號

TOUT:輸出時間

t*:系統時間

Claims

一種時間校正電路，包括：一除頻器，接收一時脈信號以及一除頻值，依據該除頻值以產生一除頻時脈信號；一時間計數器，耦接該除頻器，依據該除頻時脈信號以進行一計數動作，並藉以產生一輸出時間；以及一運算電路，耦接該除頻器以及該時間計數器，依據該輸出時間以及一系統時間的一時間差值，來調整該除頻值，其中該運算電路由一外部主機週期性的接收該系統時間。
如申請專利範圍第1項所述的時間校正電路，其中該運算電路設定一穩態除頻值，並依據該穩態除頻值、一目前除頻值以及該時間差值來產生一更新除頻值，該運算電路並依據該更新除頻值來調整該除頻值。
如申請專利範圍第2項所述的時間校正電路，其中該運算電路還設定一第一調整係數A以及一第二調整係數B，以選擇性地依據該穩態除頻值S*、一目前除頻值S以及時間差值dT來產生更新除頻值SN，其中SN=(1-A)×S+A×S*+B×dT，其中該第一調整係數A小於或等於1。
如申請專利範圍第2項所述的時間校正電路，其中該運算電路在一第一時間週期依據該更新除頻值以更新該除頻值，並在該第一時間週期後的一第二時間週期更新該輸出時間。
如申請專利範圍第2項所述的時間校正電路，其中該運算電路更用以：設置一初始旗標、一穩態旗標以及一前次時間差值；依據比較該前次時間差值以及該時間差值來產生一比較結果；依據該比較結果來調整該穩態除頻值以及該初始旗標，並依據該比較結果，並變更該前次時間差值為該時間差值；判斷該時間差值是否等於0以調整該穩態旗標；以及依據該穩態旗標以決定是否依據該更新除頻值以調整該除頻值。
如申請專利範圍第5項所述的時間校正電路，其中該運算電路在該前次時間差值以及該時間差值相等時，清除該初始旗標，並使該穩態除頻值等於該目前除頻值。
如申請專利範圍第6項所述的時間校正電路，其中在該初始旗標為被清除狀態時，若須調整該除頻值，則調整時不參考該目前除頻值。
如申請專利範圍第5項所述的時間校正電路，其中該運算電路在該時間差值不等於0時，清除該穩態旗標，並在該時間差值等於0時，設定該穩態旗標。
如申請專利範圍第8項所述的時間校正電路，其中該運算電路在該穩態旗標為被清除狀態時，依據該更新除頻值以調整該除頻值。
如申請專利範圍第8項所述的時間校正電路，其中該運算電路在該穩態旗標為被設定狀態時，等待接收下一週期的該系統時間。
如申請專利範圍第1項所述的時間校正電路，其中該除頻器包括：一第一除頻電路，依據該除頻值以針對該時脈信號進行除頻以產生一第一時脈信號；以及一第二除頻電路，耦接該第一除頻電路，依據一預設除頻值來針對該第一時脈信號進行除頻以產生該除頻時脈信號。
一種時間校正方法，包括：接收一時脈信號以及一除頻值，依據該除頻值以產生一除頻時脈信號；依據該除頻時脈信號以進行一計數動作，並藉以產生一輸出時間；由一外部主機週期性的接收一系統時間；以及依據該輸出時間以及該系統時間的一時間差值，來調整該除頻值。
如申請專利範圍第12項所述的時間校正方法，其中依據該輸出時間以及該系統時間的該時間差值，來調整該除頻值的步驟包括：設定一穩態除頻值，並選擇性地依據該穩態除頻值、一目前除頻值以及該時間差值來產生一更新除頻值，並依據該更新除頻值來調整該除頻值。
如申請專利範圍第13項所述的時間校正方法，還包括：設定一第一調整係數A以及一第二調整係數B，並選擇性地依據該穩態除頻值S*、一目前除頻值S以及時間差值dT來產生更新除頻值SN，其中SN=(1-A)×S+A×S*+B×dT，其中該第一調整係數A小於或等於1，當該穩態除頻值S*被認為與該系統時間的來源同步時，令該第一調整係數A等於1。
如申請專利範圍第13項所述的時間校正方法，其中設定該穩態除頻值，並選擇性地依據該穩態除頻值、該目前除頻值以及該時間差值來產生該更新除頻值，並依據該更新除頻值來調整該除頻值的步驟包括：設置一初始旗標、一穩態旗標以及一前次時間差值；依據比較該前次時間差值以及該時間差值來產生一比較結果；依據該比較結果來調整該穩態除頻值以及該初始旗標，並依據該比較結果，並變更該前次時間差值為該時間差值；判斷該時間差值是否等於0以調整該穩態旗標；以及依據該穩態旗標以決定是否依據該更新除頻值以調整該除頻值。
如申請專利範圍第15項所述的時間校正方法，其中依據該比較結果來調整該穩態除頻值以及該初始旗標的步驟包括：在該前次時間差值以及該時間差值相等時，清除該初始旗標，並使該穩態除頻值等於該目前除頻值。
如申請專利範圍第15項所述的時間校正方法，其中判斷該時間差值是否等於0以調整該穩態旗標的步驟包括：在該時間差值不等於0時，清除該穩態旗標，並在該時間差值等於0時，設定該穩態旗標。
如申請專利範圍第15項所述的時間校正方法，其中依據該穩態旗標以決定是否依據該更新除頻值以調整該除頻值的步驟包括：在該穩態旗標為被清除狀態時，依據該更新除頻值以調整該除頻值。
如申請專利範圍第15項所述的時間校正方法，更包括：在該穩態旗標為被設定狀態時，等待接收下一週期的該系統時間。