TW201417511A - 相位校正裝置及相位校正方法 - Google Patents

Abstract

一種相位校正裝置包含：一振盪器，用來產生一參考時脈；一鎖相迴路，用來依據該參考時脈產生一輸入時脈；一多相位時脈產生器，用來依據該輸入時脈產生複數個輸出時脈，該些輸出時脈頻率相同但相位不同；一選擇器，用來選擇該些輸出時脈的其中之一以作為一運作時脈；一類比至數位轉換器，用來依據該運作時脈對一輸入資料進行類比至數位轉換以產生一轉換結果；一控制電路，用來依據該轉換結果產生及儲存一或多個參數，並控制該選擇器進行選擇；以及一相位校正電路，用來於關閉及重新啟動該鎖相迴路後，依據該控制電路之一重置訊號及該參考時脈提供一校正訊號至該多相位時脈產生器，並依據該校正訊號輸出該鎖相迴路之輸入時脈至該多相位時脈產生器，該多相位時脈產生器再依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈並將之輸出至前述選擇器，該控制電路則依據該一或多個參數來控制該選擇器選擇該複數個輸出時脈的其中之一以作為運作時脈。

Description

相位校正裝置及相位校正方法

本發明是關於一種相位校正裝置及方法，尤其是一種可用於一資料回復系統之相位校正裝置及方法。

在乙太網路通訊系統中，傳送端與接收端各自有一時脈產生電路，二時脈產生電路分別獨立運作，所產生的時脈並無直接關係。然而接收端為了能正確地還原傳送端所傳送之資料，接收端之時脈產生電路會造出與傳送端之時脈相仿或具有特定關係的時脈，但由於接收端的時脈產生基礎（通常是一石英振盪器）與傳送端的時脈產生基礎（通常亦為一石英振盪器）並不相同，依據兩者所產生之時脈的頻率無可避免地存在差異，因此接收端每隔一段時間便需進行時脈調整，以回復一最佳取樣位置來正確地取樣資料。目前的作法是接收端利用時脈產生電路產生頻率相同但相位不同的多個時脈，並透過分析資料取樣的結果來於該些時脈中決定一最佳取樣時脈，然後再利用該最佳取樣時脈來取樣資料。然而，如前所述，接收端每隔一段時間便需調整時脈以補償與傳送端之間的頻率差異，因此當接收端發現資料取樣的結果有惡化的現象，便會從前述多個時脈中選擇具有不同相位的另一個時脈，將其作為該最佳取樣時脈來取樣資料，藉此確保資料的取樣結果能維持在可接受的狀態。

然而，為了節省功耗，有些乙太網路接收端會於閒暇時關閉部分耗電的元件，例如關閉該時脈產生電路中的鎖相迴路，以進入一省電狀態，但為了確保當資料傳送進來時接收端能立即回復正常運作，接收端必須能夠很快地重新決定該最佳取樣時脈來進行取樣，由於該鎖相迴路於關閉及重新啟動後可能會輸出錯誤的時脈或無法正常地銜接關閉前的運作，以至於後級的取樣電路可能產生取樣錯誤，因此接收端只好再重新依據資料取樣的結果來於前述多個時脈中找出該最佳取樣時脈，此過程不僅耗時也降低了節能的效果。

鑑於上述，本發明之一目的在於提供一種相位校正裝置及一種相位校正方法，以解決先前技術的問題。

本發明之另一目的在於提供一種相位校正裝置及一種相位校正方法，以快速地進行相位校正。

本發明揭露了一種相位校正裝置，依據本發明之一實施例，該相位校正裝置包含：一振盪器，用來產生一參考時脈；一鎖相迴路，耦接該振盪器，用來依據該參考時脈產生一輸入時脈，該輸入時脈之頻率不同於該參考時脈之頻率；一多相位時脈產生器，耦接該鎖相迴路，可依據該輸入時脈產生複數個輸出時脈，該複數個輸出時脈具有相同頻率及不同相位；一選擇器，耦接該多相位時脈產生器，用來選擇該複數個輸出時脈的其中之一以作為一運作時脈；一類比至數位轉換器，耦接該選擇器，用來依據該運作時脈對一輸入資料進行類比至數位轉換以產生一轉換結果；一控制電路，耦接該類比至數位轉換器及該選擇器，用來依據該轉換結果以產生及儲存一或多個參數，並控制該選擇器進行選擇；以及一相位校正電路，耦接該振盪器、該鎖相迴路、該多相位時脈產生器及該控制電路，用來於關閉及重新啟動該鎖相迴路後，依據該控制電路所產生之一重置訊號以及該參考時脈提供一校正訊號至該多相位時脈產生器，並依據該校正訊號來輸出該鎖相迴路所產生的輸入時脈至該多相位時脈產生器，該多相位時脈產生器再依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈並將之輸出至前述選擇器，該控制電路則依據該一或多個參數來控制該選擇器選擇該複數個輸出時脈的其中之一以作為運作時脈。

依據本發明之一實施例，前述一或多個參數包含一時間參數、一最佳取樣相位參數以及一相位調整參數。

依據本發明之一實施例，前述控制電路包含一計數器用來產生一計數值，該控制電路會依據該計數值及上述時間參數以產生一比對結果，然後再依據該比對結果及上述相位調整參數來控制前述選擇器進行選擇。

依據本發明之一實施例，前述相位校正電路包含：一校正訊號產生電路，耦接該控制電路與該振盪器，用來依據該控制電路所產生之一重置訊號以及該振盪器所產生之該參考時脈產生該校正訊號；以及一時脈控制電路，耦接該鎖相迴路以及該校正訊號產生電路，用來接收該鎖相迴路所產生之輸入時脈，並依據該校正訊號以輸出該輸入時脈至該多相位時脈產生器，該多相位時脈產生器再據以產生複數個輸出時脈。

本發明另揭露了一種相位校正方法，其可透過一相位校正裝置來實現，依據本發明之一實施例，該相位校正方法包含：利用一振盪器產生一參考時脈；依據該參考時脈產生一輸入時脈，該輸入時脈之頻率不同於該參考時脈之頻率；依據該輸入時脈產生複數個輸出時脈，該複數個輸出時脈具有相同頻率及不同相位；選擇該複數個輸出時脈的其中之一以作為一運作時脈；依據該運作時脈來對一輸入資料進行類比至數位轉換以產生一轉換結果；依據該轉換結果產生及儲存一或多個參數，並控制該選擇器進行選擇；以及關閉該鎖相迴路；重新啟動該鎖相迴路；依據一重置訊號以及該參考時脈提供一校正訊號；依據該校正訊號輸出該輸入時脈；依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈；以及依據該一或多個參數來輸出該複數個輸出時脈的其中之一以作為該運作時脈。

依據本發明之一實施例，上述相位校正方法進一步包含：產生一計數值。此時前述依據該一或多個參數來輸出該複數個輸出時脈的其中之一的步驟包含：依據該計數值及該一或多個參數來選擇該複數個輸出時脈的其中之一以作為該運作時脈。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。另外，在實施為可能的前提下，本說明書所描述之物件或事件間的相對關係，涵義可包含直接或間接的關係，所謂「間接」係指物件間尚有中間物或物理空間之存在，或指事件間尚有中間事件或時間間隔之存在。再者，以下內容係關於時脈相位調整，對於本領域習見的技術或原理，若不涉及本發明之技術特徵，將不予贅述。此外，圖示中元件之形狀、尺寸、比例以及流程之步驟順序及說明等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，而非對本發明之實施範圍加以限制。

另外，以下說明內容之各個實施例分別具有一或多個技術特徵，然此並不意味使用本發明者必需同時實施任一實施例中的所有技術特徵，或僅能分開實施不同實施例中的一部或全部技術特徵。換句話說，只要不影響實施可能性，本技術領域具有通常知識者可依據本發明之揭露內容，並視自身的需求或設計理念，選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地實施複數個實施例中部分或全部的技術特徵之組合，藉此增加本發明實施時的彈性。

本發明之揭露內容包含一種相位校正裝置以及一種相位校正方法，該相位校正裝置及方法可快速地決定一具有最佳取樣相位（或符合一預設要求）的運作時脈，以利用該運作時脈來進行資料取樣。該相位校正裝置及方法可以用於任何資料取樣裝置，例如一乙太網路接收裝置，然此並非對本發明之限制，僅供本發明舉例說明暨本技術領域人士瞭解本發明之用。在實施為可能的前提下，本技術領域具有通常知識者能夠依據本發明揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不侷限於本發明所揭露之實施例。由於本發明之相位校正裝置所包含之部分或全部元件個別而言可為已知的元件，因此在不影響該裝置發明之充分揭露及可據以實施的前提下，以下說明對於實現該裝置發明之個別元件的細節將予以節略。另外，本發明之相位校正方法可藉由本發明之相位校正裝置來實現，亦可能透過其它相位校正裝置來實現，類似地，在不影響該方法發明之充分揭露及可據以實施的前提下，以下說明對於執行該方法發明之硬體裝置的細節將予以節略。

請參閱圖1，其係本發明之相位校正裝置之一實施例的示意圖。本實施例可用於一資料取樣裝置（例如一乙太網路接收裝置），更精確地說，可用來回復該資料取樣裝置之一具有最佳取樣相位（或符合一預設要求）的運作時脈以進行資料取樣。如圖1所示，本實施例之相位校正裝置100包含：一振盪器110，用來產生一參考時脈，該振盪器110可為一石英振盪器或一CMOS振盪器，然本發明並不以此為限，任何能產生穩定的參考時脈之裝置或電路，在實施為可能的前提下，均得用來實現本發明之振盪器110；一鎖相迴路120，耦接該振盪器110，用來依據該參考時脈產生一輸入時脈，該輸入時脈之頻率不同於該參考時脈之頻率，而在實施為可能的前提下，該鎖相迴路120可為一已知或未公知的鎖相迴路；一多相位時脈產生器130，耦接該鎖相迴路120，用來依據該輸入時脈產生複數個輸出時脈，該複數個輸出時脈具有相同頻率及不同相位，且在實施為可能的前提下，該多相位時脈產生器可為一已知或未公知的多相位時脈產生器，例如一電壓控制延遲線（Voltage Control Delay Line）或一延遲鎖定迴路（Delay Lock Loop）；一選擇器140，耦接該多相位時脈產生器130，用來選擇該複數個輸出時脈的其中之一以作為一運作時脈，而在實施為可能的前提下，該選擇器140可為一已知的多工器或其它已知或未公知的選擇電路；一類比至數位轉換器150，耦接該選擇器140，用來依據該運作時脈對一輸入資料進行類比至數位轉換以產生一轉換結果，同樣地在實施為可能的情況下，該類比至數位轉換器150可利用一已知或未公知的類比至數位轉換電路來實現；一控制電路160（例如一可編程邏輯控制器），耦接該類比至數位轉換器150及該選擇器140，用來依據該轉換結果產生及儲存一或多個參數，並控制該選擇器140進行選擇，本實施例中，該一或多個參數包含一最佳取樣相位參數、一時間參數以及一相位調整參數，然此並非對本發明之限制，該一或多個參數亦得為其它數量或其它用途的參數；以及一相位校正電路170，耦接前述振盪器110、鎖相迴路120、多相位時脈產生器130及控制電路160，用來於關閉及重新啟動該鎖相迴路120後，依據該控制電路160之控制以及振盪器110之參考時脈提供一校正訊號至該多相位時脈產生器130，並依據該校正訊號輸出該鎖相迴路120所產生的輸入時脈至該多相位時脈產生器130，該多相位時脈產生器130再依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈並將之輸出至選擇器140，該控制電路160則依據該一或多個參數來控制該選擇器140選擇該複數個輸出時脈的其中之一以作為該運作時脈。

承上所述，本實施例中，該控制電路160會控制該選擇器140依據一預定順序或輪流使用該複數個輸出時脈做為該運作時脈，以對該輸入資料進行取樣，藉此產生前述之轉換結果，接著該控制電路160會再分析該轉換結果以決定在該複數個輸出時脈中何者適合做為當前的運作時脈，換句話說，該控制電路160會判斷使用那一個輸出時脈來進行取樣可以得到一最佳取樣效果或一符合預設條件之取樣效果，舉例而言，該控制電路160會依該預定順序或輪流使用Clk₀、Clk₁、Clk₂…Clk_N-2、Clk_N-1等N個輸出時脈中的一部或全部來得到該轉換結果，並依據該轉換結果的優劣決定Clk_k為當前最佳的運作時脈，其中N為大於1的整數，k為前述之最佳取樣相位參數且等於0到N-1之間的值（包含0及N-1）。另外，該控制電路160亦會藉由分析該轉換結果來判斷經過多少時間後轉換結果的品質會下降到一預設門檻，而在達到該預設門檻時控制該選擇器140重新在該複數個輸出時脈中選擇具有不同相位的另一個時脈來做為新的運作時脈，舉例而言，該控制電路160會經由分析該轉換結果而判斷出在使用Clk_k做為該運作時脈後，經過一時間2T轉換結果即會出現錯誤，換句話說，經過時間2T後，具有最佳取樣相位的時脈會從Clk_k變成Clkk<st1:chmetcnv unitname="m" sourcevalue="2" hasspace="False" negative="True" numbertype="1" tcsc="0" w:st="on">-2m</st1:chmetcnv>，因此控制電路160為了確保轉換結果不出現錯誤，會在每經過一時間T之後控制該選擇器140選擇輸出時脈Clk_k-m來做為新的運作時脈Clk_k，亦即控制電路160每經過時間T會將該最佳取樣相位參數k更新為k-m，以回復前述最佳取樣效果或該符合預設條件之取樣效果，其中該T為前述之時間參數、該m為前述之相位調整參數且為1到N-1之間的整數，且若k-m之值小於零（因該k值會隨著時間更新而有可能小於m），本實施例會令k-m等於N+(k-m)，使得k-m仍為0到N-1之間的值。請注意，將時脈Clk_k-m作為當前的運作時脈Clk_k後，後續的時脈調整可參考上述說明來類推；另請注意，上述時間2T係用於舉例說明，本技術領域具有通常知識者可依設計規範或實作需求設定不同時間，例如將2T改為xT（x大於1）；再請注意，時脈Clk_k-m亦可用Clk_{k+m ’}表示（其中m’亦為1到N-1間的整數），易言之，每經過時間T，控制電路160即將最佳取樣相位參數k更新為k+m’，以控制選擇器140輸出原本的輸出時脈Clk_{k+m ’}以做為新的運作時脈Clk_k，此時若k+m’大於或等於N，本實施例會令k+m’等於(k+m’)-N，使得Clk_k+m對應Clk₀、Clk₁、Clk₂…Clk_N-2、Clk_N-1的其中之一。此外，當控制電路160確定該k、該T以及該m之值後，會利用一儲存元件（例如複數個暫存器）將之儲存下來，以供關閉及重新啟動該鎖相迴路120後快速地回復該運作時脈之用。

承前所述，當本發明之相位校正裝置100進入一節能模式或其它需要關閉該相位校正裝置100之一部分電路的模式後，該相位校正裝置100會關閉該鎖相迴路120，並在被喚醒或一預定時間後重新啟動該鎖相迴路120。由於該鎖相迴路120於關閉及再啟動後可能會輸出錯誤的時脈、異常的頻率或無法正常地銜接關閉前的運作，使得後級電路缺乏正確的時脈基礎來回復該運作時脈，因此前述之相位校正電路170會在該控制電路160的控制下，以該振盪器110所產生的穩定的參考時脈為依據，提供一校正訊號至前述多相位時脈產生器130，並依據該校正訊號來輸出該鎖相迴路120所產生的輸入時脈至該多相位時脈產生器130（此時透過關閉（switchoff）一開關125，該鎖相迴路120並不直接提供該輸入時脈予該多相位時脈產生器130），該多相位時脈產生器130再依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈Clk₀、Clk₁、Clk₂…Clk_N-2及Clk_N-1，並將之輸出至該選擇器140，然後該控制電路160會依據該一或多個參數（本實施例中為該最佳取樣相位參數k，且如同上述該k會隨著時間更新）控制該選擇器140選擇該複數個輸出時脈的其中之一（本實施例中為輸出時脈Clk_k）以作為該運作時脈，其中該些輸出時脈透過該校正訊號與該振盪器110的參考時脈產生關聯，而具有一正確的基準。

承上所述，如果多相位時脈產生器130採用一數位邏輯架構（例如以D型正反器（DFlip-Flop）所組成之架構），其可依據前述校正訊號來進行重置或回復運作（例如當校正訊號為一低準位時，該數位邏輯架構進行重置（停止運作）；當校正訊號為一高準位時，該數位邏輯架構開始運作），藉此停止或開始使用該相位校正電路170所輸出之輸入時脈來產生該複數個輸出時脈Clk₀、Clk₁、Clk₂…Clk_N-2及Clk_N-1；而如果多相位時脈產生器130採用一類比架構（例如一電壓控制延遲線），其可依據該校正訊號而關閉或啟動（例如當校正訊號為一低準位時，該類比架構之電源關閉；當校正訊號為一高準位時，該類比架構之電源開啟），以同步地停止或開始接收來自於相位校正電路170的輸入時脈。換句話說，該校正訊號可控制該相位校正電路170輸出該輸入時脈至該多相位時脈產生器130，並同時啟動該多相位時脈產生器130來接收該輸入時脈。

另外，由於該控制電路160需將前述的時間參數T比對一持續的計時結果，以於每經過時間T之後，將該最佳取樣相位參數k更新為k-m，因此本實施例中，控制電路160會包含一計數器（未圖示）（或其它已知的計時電路）用來產生一計數值，然後再依據該計數值及該一或多個參數（本實例中為該時間參數T）產生一比對結果，當該比對結果顯示該計數值達到該時間參數T時，該控制電路160會依據該一或多個參數（本實施例中為該相位調整參數m）來更新該最佳取樣相位k（亦即令k等於k-m），並在該鎖相迴路120運作時或重新啟動後，控制該選擇器140輸出此對應最佳取樣相位的運作時脈Clk_k，而由於該k值會隨時間而更新，因此此時的運作時脈Clk_k可能會不同於先前選擇器140所輸出的運作時脈Clk_k。請注意，當計數值達到該時間參數T時，前述計數器會重置並重新進行計數，然此僅為舉例，其它可達到相同計時效果的方式亦得為本發明所採用。

上述實施例係透過持續更新該最佳取樣相位參數k以確保選擇器140所輸出的輸出時脈會對應最佳取樣的效果。然本技術領域具有通常知識者亦可依據本發明之揭露而採用其它等效作法來更新該最佳取樣相位參數k，舉例而言，當關閉鎖相迴路120後，控制電路160會暫停更新該最佳取樣相位參數k，而令前述計時電路使用另一計數器來累加經過時間T的次數α，進而在重新啟動該鎖相迴路120後，以等效於下列算式的方式來更新該最佳取樣相位參數k：

k=k-INT{MOD(α×m, N)}

其中該m及該N分別為前述之相位調整參數及多相位時脈產生器130所產生之輸出時脈的數目；INT係指取整數運算；MOD係指取餘數運算；算式等號左邊的參數k係指更新後的最佳取樣相位參數，而右邊的參數k係指更新前的最佳取樣相位參數k，亦即關閉鎖相迴路120時所保存的參數k。另外，如同前述，若更新後的最佳取樣相位參數k小於0，控制電路160會令k-m等於N+(k-m)，使得k-m仍為0到N-1之間的值。

請參閱圖2與圖3，其分別為圖1之相位校正電路170之示意圖以及該相位校正電路170之訊號時序圖。如圖2所示，該相位校正電路170包含：一校正訊號產生電路172，耦接前述控制電路160、振盪器110與多相位時脈產生器130，用來依據該控制電路160所產生之一重置訊號以及該振盪器110所產生之該參考時脈產生前述校正訊號；以及一時脈控制電路174，耦接該鎖相迴路120、該校正訊號產生電路172以及該多相位時脈產生器130，用來接收該鎖相迴路120所產生之該輸入時脈，並依據該校正訊號將該輸入時脈輸出至該多相位時脈產生器130。又如圖3所示，當該控制電路160送出該重置訊號時（亦即該重置訊號被拉至一高準位），該校正訊號產生電路172會將該重置訊號關聯於該參考時脈的正緣，進而產生該校正訊號（亦即該校正訊號被拉至一高準位並同步於該參考時脈），而當該時脈控制電路174接收到拉高至高準位的校正訊號後，即輸出該鎖相迴路120之輸入時脈至該多相位時脈產生器130以重新產生該複數個輸出時脈，更精確地說，在校正訊號拉高至高準位後，時脈控制電路174會從下一個鎖相迴路之輸入時脈的正緣開始輸出該輸入時脈至該多相位時脈產生器130。藉由上述，該輸入時脈能依據該校正訊號正確地對應到該參考時脈，進而使得基於該輸入時脈所產生的複數個輸出時脈關聯到該參考時脈，而具有一正確的基準。

請注意，圖2之校正訊號產生電路172可利用兩級D型正反器（DFlip-Flop）來實現，因此在該重置訊號被拉至高準位後，該校正訊號會於該參考時脈的第二個正緣被拉至高準位（細節請參閱圖4及其說明）。然而校正訊號產生電路172亦可利用一級或更多級D型正反器（或其它具有等效功能的邏輯電路）來實現，舉例而言，當校正訊號產生電路172係利用一級D型正反器來實現時，在該重置訊號被拉至高準位後，該校正訊號會於該參考時脈的第一個正緣即被拉至高準位，如此可加快校正訊號的產生，然而也可能影響電路的穩定度，至於當中的利弊可由本技術領域人士依其需求來決定。

承上所述，並請參閱圖4，其係圖2之校正訊號產生電路172及時脈控制電路174之一實施例示意圖。該校正訊號產生電路172可藉由包含兩級D型正反器176或其它已知的邏輯電路來實現，藉此將該重置訊號關聯於該參考時脈之一緣以產生該校正訊號。另外，該時脈控制電路174則可藉由包含一習知的門控時鐘單元178（Clock Gating Cell）來實現，藉此確保該輸入時脈與該參考時脈間之一相對關係。

本發明另揭露一種相位校正方法。請參閱圖5，其係本發明之相位校正方法之一實施例示意圖，該方法可透過前述相位校正裝置100來實現，亦可透過其它可執行該方法之裝置來實現。該相位校正方法包含：利用一振盪器（例如一石英振盪器或一CMOS振盪器）產生一參考時脈（步驟S505）；利用一鎖相迴路以依據該參考時脈產生一輸入時脈（步驟S510），該輸入時脈之頻率不同於該參考時脈之頻率；使用一多相位時脈產生器以依據該輸入時脈產生複數個輸出時脈（步驟S515），該複數個輸出時脈具有相同頻率及不同相位；使用一選擇器選擇該複數個輸出時脈的其中之一以作為一運作時脈（步驟S520）；利用一類比至數位轉換器以依據該運作時脈來對一輸入資料進行類比至數位轉換，進而產生一轉換結果（步驟S525）；使用一控制電路以依據該轉換結果產生及儲存一或多個參數（步驟S530）；關閉該鎖相迴路以停止產生該輸入時脈（步驟S535）；啟動該鎖相迴路以重新產生該輸入時脈（步驟S540）；使用一相位校正電路以依據該參考時脈以及該控制電路之一重置訊號來提供一校正訊號（步驟S545）；於重新產生該輸入時脈後，使用該相位校正電路以依據該校正訊號輸出該鎖相迴路所產生之輸入時脈（步驟S550）；利用該多相位時脈產生器以依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈（步驟S555）；以及利用該控制電路以依據該一或多個參數來控制該選擇器輸出該複數個輸出時脈的其中之一以作為該運作時脈（步驟S560）。

承上所述，本實施例中，該一或多個參數包含一最佳取樣相位參數、一時間參數以及一相位調整參數，然此並非對本方法之限制，該一或多個參數亦得為其它數量或其它用途的參數。另外，該相位校正方法可進一步包含：產生一計數值，該計數值代表一期間，此時前述步驟S560包含依據該計數值及該一或多個參數的至少其中之一（例如上述的時間參數T）來輸出該複數個輸出時脈的其中之一以作為該運作時脈。再者，該相位校正方法亦可進一步包含：使用一時脈控制電路來依據該校正訊號輸出該輸入時脈至該多相位時脈產生器，此時前述步驟S555包含依據該時脈控制電路輸出的輸入時脈產生該複數個輸出時脈。

請注意，由於本技術領域具有通常知識者可參閱前述相位校正裝置100之說明來充份瞭解圖5之相位校正方法，為免冗文，重複及不必要的說明在此予以節略。

綜上所述，本發明所揭露之相位校正裝置及相位校正方法可於關閉及重新啟動一鎖相迴路後，利用關閉該鎖相迴路前所儲存的參數來快速地決定一運作時脈，同時為了避免該鎖相迴路於重新啟動後輸出錯誤時脈、異常頻率或無法正常銜接關閉前的運作等等所造成的問題，本發明利用一振盪器穩定的參考時脈產生一校正訊號，進而利用該校正訊號輸出該鎖相迴路的輸入時脈，並依據該校正訊號及該輸入時脈重新產生複數個輸出時脈，藉此供後級電路從中選擇出運作時脈。簡言之，該些重新產生的輸出時脈透過該校正訊號與該振盪器穩定的參考時脈產生了關聯，因此具有一正確的基準。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100．．．相位校正裝置

110．．．振盪器

120．．．鎖相迴路

125．．．開關

130．．．多相位時脈產生器

140．．．選擇器

150．．．類比至數位轉換器

160．．．控制電路

170．．．相位校正電路

172．．．校正訊號產生電路

174．．．時脈控制電路

176．．．D型正反器

178．．．門控時鐘單元

S505．．．產生一參考時脈

S510．．．依據該參考時脈產生一輸入時脈

S515．．．依據該輸入時脈產生複數個輸出時脈

S520．．．選擇該複數個輸出時脈的其中之一以作為一運作時脈

S525．．．依據該遲作時脈執行類比至數位轉換以產生一轉換結果

S530．．．依據該轉換結果產生及儲存一或多個參數

S535．．．停止產生該輸入時脈

S540．．．重新產生該輸入時脈

S545．．．依據一重置訊號及該參考時脈來提供一校正訊號

S550．．．依據該校正訊號輸出該輸入時脈

S555．．．依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈

S560．．．依據該一或多個參數來輸出該複數個輸出時脈的其中之一以作為該運作時脈

圖1為本發明之相位校正裝置之一實施例的示意圖。圖2為圖1之相位校正電路之示意圖。圖3為圖1之相位校正電路之訊號時序圖。圖4為圖2之校正訊號產生電路及時脈控制電路之一實施例示意圖。圖5為本發明之相位校正方法之一實施例示意圖。

100．．．相位校正裝置

110．．．振盪器

120．．．鎖相迴路

130．．．多相位時脈產生器

140．．．選擇器

150．．．類比至數位轉換器

160．．．控制電路

170．．．相位校正電路

Claims (12)

1. 一種相位校正裝置，包含：一振盪器，用來產生一參考時脈；一鎖相迴路，耦接該振盪器，用來依據該參考時脈產生一輸入時脈；一多相位時脈產生器，耦接該鎖相迴路，用來依據該輸入時脈產生複數個輸出時脈，該複數個輸出時脈具有相同頻率及不同相位；一選擇器，耦接該多相位時脈產生器，用來選擇該複數個輸出時脈的其中之一以作為一運作時脈；一類比至數位轉換器，耦接該選擇器，用來依據該運作時脈對一輸入資料進行類比至數位轉換以產生一轉換結果；一控制電路，耦接該類比至數位轉換器及該選擇器，用來依據該轉換結果以產生及儲存一或多個參數，並控制該選擇器進行選擇；以及一相位校正電路，耦接該振盪器、該鎖相迴路、該多相位時脈產生器及該控制電路，用來於關閉及重新啟動該鎖相迴路後，依據該控制電路所產生之一重置訊號以及該參考時脈提供一校正訊號至該多相位時脈產生器，並依據該校正訊號來輸出該鎖相迴路所產生的該輸入時脈至該多相位時脈產生器，該多相位時脈產生器再依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈並將之輸出至該選擇器，該控制電路再依據該一或多個參數來控制該選擇器選擇該複數個輸出時脈的其中之一以作為該運作時脈。
2. 如[請求項1]所述之相位校正裝置，其中該振盪器包含一石英振盪元件或一CMOS振盪元件。
3. 如[請求項1]所述之相位校正裝置，其中該一或多個參數包含一最佳取樣相位參數、一時間參數以及一相位調整參數。
4. 如[請求項3]所述之相位校正裝置，其中該多相位時脈產生器依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈後，該控制電路依據該最佳取樣相位參數來控制該選擇器進行選擇。
5. 如[請求項3]所述之相位校正裝置，其中該控制電路包含一計數器用來產生一計數值，該控制電路依據該計數值及該時間參數以產生一比對結果，並依據該比對結果及該相位調整參數來控制該選擇器進行選擇。
6. 如[請求項1]所述之相位校正裝置，其中該控制電路包含一計數器用來產生一計數值，該控制電路依據該計數值及該一或多個參數的至少其中之一來控制該選擇器進行選擇。
7. 如[請求項1]所述之相位校正裝置，其中該相位校正電路包含：一校正訊號產生電路，耦接該控制電路、該振盪器及該多相位時脈產生器，用來依據該控制電路所產生之該重置訊號以及該振盪器所產生之該參考時脈產生該校正訊號；以及一時脈控制電路，耦接該鎖相迴路、該校正訊號產生電路以及該多相位時脈產生器，用來接收該鎖相迴路所產生之該輸入時脈，並依據該校正訊號以輸出該輸入時脈至該多相位時脈產生器。
8. 如[請求項7]所述之相位校正裝置，其中該校正訊號產生電路包含至少一邏輯電路，用來將該重置訊號關聯於該參考時脈之一緣以產生該校正訊號。
9. 如[請求項7]所述之相位校正裝置，其中該時脈控制電路包含至少一門控時鐘單元（Clock Gating Cell），用來確保該輸入時脈與該參考時脈間之一相對關係。
10. 一種相位校正方法，其可透過一相位校正裝置來實現，該方法包含：利用一振盪器產生一參考時脈；依據該參考時脈產生一輸入時脈，該輸入時脈之頻率不同於該參考時脈之頻率；依據該輸入時脈產生複數個輸出時脈，該複數個輸出時脈具有相同頻率及不同相位；選擇該複數個輸出時脈的其中之一以作為一運作時脈；依據該運作時脈來對一輸入資料進行類比至數位轉換以產生一轉換結果；依據該轉換結果產生及儲存一或多個參數；停止產生該輸入時脈；重新產生該輸入時脈；依據該參考時脈以及一重置訊號提供一校正訊號；於重新產生該輸入時脈後，依據該校正訊號輸出該輸入時脈；依據該校正訊號及該輸入時脈重新產生該複數個輸出時脈；以及依據該一或多個參數輸出該複數個輸出時脈的其中之一以作為該運作時脈。
11. 如[請求項10]所述之相位校正方法，其中該一或多個參數包含一最佳取樣相位參數、一時間參數以及一相位調整參數。
12. 如[請求項10]所述之相位校正方法，進一步包含：產生一計數值，其中依據該一或多個參數輸出該複數個輸出時脈的其中之一的步驟包含：依據該計數值及該一或多個參數的至少其中之一來選擇該複數個輸出時脈的其中之一以作為該運作時脈。