JP6410538B2 - 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 - Google Patents
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Description
次に、画像形成装置100のメインコントローラ101について詳しく説明する。
図3は、本実施例に係る、クロック生成部205の内部構成を示すブロック図である。クロック生成部205は、第1クロック源300、第2クロック源310、クロック間引き回路320、クロック設定保持部330、固定分周状態監視部340、可変分周状態監視部350を備える。さらに、クロック生成部205は、複数の分周回路とクロックゲート回路(2分周回路360a〜360c、4分周回路361aと361b、8分周回路362、クロックゲート回路370a〜370g)を備える。
・DRAMクロック:DRAM203
・メモリコントローラバスクロック:メモリコントローラ202
・第1インタフェースクロック:LAN I/F211
・CPUクロック:CPU201
・第1バスクロック:ROM204、システムバス208
・第2バスクロック:スキャナ画像処理部206、プリンタ画像処理部207、イメージバス209、イメージバスI/F212、デバイスI/F213、
・第2インタフェースクロック:操作部I/F210
これらのクロックはそれぞれ個別のクロックゲート回路370a〜370gによってゲート制御することが可能であり、動作不要な機能モジュールの同期回路へのクロックの供給を個別に停止させることによって、画像形成装置100の消費電力を低減することができる。
図5は、クロック間引き回路320が通常のクロックを出力する状態から、間引きクロックを出力する状態に移行する過程を説明する図である。本実施例においては、DRAMクロック、メモリコントローラバスクロック、第1インタフェースクロック、CPUクロック、第1バスクロック及び第2バスクロックは、共通のクロック源である第1クロック源300を基に生成されるクロックである。そのため、これらのクロックは、図5において破線で示す各タイミングで立ち上がりエッジが一致する同期の取れた関係(以下、同期関係)を構成できる。従って、これらのクロックで動作する同期回路は、データ転送が発生するクロック間でのタイミング設計を行うことによって、同期回路の正常なデータ転送の動作を保障できる。一方、第1クロック源300とは独立したクロック源である第2クロック源310を基に生成される第2インタフェースクロックと上記クロック群とは、位相及び周波数が異なり同期の取れていない関係(以下、非同期関係)にある。そのため、第2インタフェースクロックで動作する同期回路とのデータ転送にはデータの同期化回路が必要となる。
図6は、クロック間引き回路320が間引きクロックを出力する状態から、通常のクロックを出力する状態に移行する過程を説明する図である。図6(a)に示すように、同期関係にある3つの可変分周クロック(CPUクロック、第1バスクロック、第2バスクロック)の中で最も周波数の低い第2バスクロックの立ち上がりエッジの位置は、CPUクロック及び第1バスクロックの立ち上がりエッジの位置と一致する。同様に、同期関係にある3つの固定分周クロック(DRAMクロック、メモリコントローラバスクロック、インタフェースクロック)の中で最も周波数の低い第1インタフェースクロックの立ち上がりエッジの位置は、DRAMクロック及びメモリコントローラバスクロックの立ち上がりエッジの位置と一致する。つまり、第2バスクロックの立ち上がりエッジのタイミングと第1インタフェースクロックの立ち上がりエッジとのタイミングが一致していると、可変周波数の分周クロック群と、固定周波数の分周クロック群の立ち上がりエッジのタイミングが一致することになる。
次に、画像形成装置100のメインコントローラ101による省電力制御について説明する。画像形成装置100は、その稼動状態に応じて消費電力の異なる2種類の動作モード(通常モードと省電力モード)を備える。画像形成装置100は、操作部102が所定の期間中にユーザからの操作を受け付けなかった場合や、印刷ジョブを実行しなかった場合に、通常の動作状態である通常モードから、消費電力を低減した待機状態である省電力モードに移行する。従って、省電力モードにおいては印刷ジョブなどを実行することはなく、メインコントローラ101上の一部の機能モジュールは動作する必要のない状態、あるいは、動作速度を低減しても支障がない状態になる。すなわち、省電力モード下では、クロック生成部205がメインコントローラ101上の一部の機能モジュールに供給するクロックを停止、あるいは、周波数を低減することができる状態となっている。
次に、メインコントローラ101によるクロック制御について、フローチャートを参照して詳しく説明する。
本発明は、以下の処理を実行することによっても実現される。すなわち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ(又はCPUやMPU等)がプログラムを読み出して実行する処理である。
Claims (12)
- クロック信号を出力するクロック源と、
前記クロック源が出力した前記クロック信号の周波数を分周する第1分周回路と、
前記クロック源が出力した前記クロック信号を第1周波数又は前記第1周波数より小さい第2周波数で出力する周波数可変回路と、
前記周波数可変回路が出力したクロック信号の周波数を分周する第2分周回路と、
を備え、
前記周波数可変回路は、
所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第2周波数で出力し、
他の所定の指示に従って、前記クロック源から入力された前記クロック信号を一時的に前記第1周波数で出力して、その後、当該クロック信号の出力を停止し、
前記第2分周回路から出力されるクロック信号と前記第1分周回路から出力されるクロック信号とが同期するよう、前記停止したクロック信号の出力を再開する、
ことを特徴とする半導体集積回路。 - 前記周波数可変回路は、前記クロック源から入力された前記クロック信号のトグルを間引く間引き回路である、ことを特徴とする請求項1に記載の半導体集積回路。
- 前記第1分周回路から出力されたクロック信号をゲートする第1クロックゲート回路と、
前記第2分周回路から出力されたクロック信号をゲートする第2クロックゲート回路と、
をさらに備え、
前記第1クロックゲート回路及び前記第2クロックゲート回路は、前記所定の指示に従って、入力されたクロック信号をゲートする、
ことを特徴とする請求項1または2に記載の半導体集積回路。 - 前記周波数可変回路は、前記第1分周回路から出力されるクロック信号が次のサイクルで特定の状態になるタイミングで、クロック信号の出力を再開する、ことを特徴とする請求項1乃至3の何れか1項に記載の半導体集積回路。
- 前記クロック源から出力されるクロック信号の周波数を分周する第3分周回路、
をさらに備え、
前記第1分周回路の分周比は、前記第3分周回路の分周比より大きい、
ことを特徴とする請求項1乃至4の何れか1項に記載の半導体集積回路。 - 請求項1乃至5のいずれか1項に記載の半導体集積回路を備え、
通常モードと該通常モードよりも消費電力が低い省電力モードとで動作可能であり、
前記通常モードから前記省電力モードに移行する際に、前記所定の指示が出力され、前記省電力モードから前記通常モードに移行する際に、前記他の所定の指示が出力される、ことを特徴とする装置。 - 前記装置は、スキャナ及び前記スキャナで読み取った画像データに対して画像処理を行うスキャナ画像処理手段を備えた装置であり、
前記第1分周回路から出力されたクロック信号および前記第2分周回路から出力されたクロック信号の少なくとも1つは、前記スキャナ画像処理手段に出力される、
ことを特徴とする請求項6に記載の装置。 - 前記装置は、プリンタ及びプリンタに出力される画像データに対して画像処理を行うプリンタ画像処理手段を備えた装置であり、
前記第1分周回路から出力されたクロック信号および前記第2分周回路から出力されたクロック信号の少なくとも1つは、前記プリンタ画像処理手段に出力される、
ことを特徴とする請求項6に記載の装置。 - 半導体集積回路におけるクロックの制御方法であって、
第1分周回路によって、クロック源が出力した前記クロック信号の周波数を分周するステップと、
周波数可変回路によって、前記クロック源が出力した前記クロック信号を第1周波数又は前記第1周波数より小さい第2周波数で出力するステップと、
第2分周回路によって、前記周波数可変回路が出力したクロック信号の周波数を分周するステップと、
を含み、
前記周波数可変回路において、
所定の指示に従って、前記クロック源から入力された前記クロック信号を前記第2周波数で出力し、
他の所定の指示に従って、前記クロック源から入力された前記クロック信号を一時的に前記第1周波数で出力して、その後、当該クロック信号の出力を停止し、
前記第2分周回路から出力されるクロック信号と前記第1分周回路から出力されるクロック信号とが同期するよう、前記停止したクロック信号の出力を再開する、
ことを特徴とするクロックの制御方法。 - クロック信号を出力するクロック源と、
前記クロック源から入力されたクロック信号の周波数を分周する第1の分周回路と、
前記クロック源から入力された前記クロック信号を基に、第1の周波数のクロック信号、または、前記第1の周波数よりも低い第2の周波数のクロック信号を出力する出力回路と、
前記出力回路から出力されたクロック信号の周波数を分周する第2の分周回路と、
を有する半導体集積回路において、
前記出力回路は、
出力するクロック信号の周波数を前記第2の周波数から前記第1の周波数に変え、
前記第1の周波数の前記クロック信号を、前記第2の分周回路から出力されるクロック信号が所定の状態になるまで出力した後に停止し、
前記第1の分周回路が出力するクロック信号の立ち上がりのタイミングで、停止していた前記第1の周波数のクロック信号の出力を再開する
ことを特徴とする半導体集積回路。 - 前記出力回路は、出力するクロック信号の周波数を前記第2の周波数から前記第1の周波数に変える前に前記第2の分周回路が出力するクロック信号が立ち上がってから、所定の数のクロック信号を出力して、前記第1の周波数のクロック信号の出力を停止することを特徴とする請求項10に記載の半導体集積回路。
- 前記出力回路は、出力するクロック信号の周波数を前記第2の周波数から前記第1の周波数に変える前に前記第1の分周回路から出力されたクロック信号と、前記第2の周波数のクロック信号を基に前記第2の分周回路から出力されたクロック信号とが同期してから、所定の数のクロック信号を出力した後、前記第1の周波数のクロック信号の出力を停止することを特徴とする請求項10に記載の半導体集積回路。
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