JP5977308B2 - スリープモードを有する電子回路 - Google Patents
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- 制御信号入力回路(2、3)及び制御信号出力回路(9、10)を有する制御信号処理回路(4、5、7、11)を備える電子回路(1)であって、
前記制御信号処理回路は、前記制御信号入力回路(2、3)から与えられた制御信号(例、速いクロック信号又は遅いクロック信号)を処理し、第1のパワーモード及び第2のパワーモードの少なくとも一方において動作するように構成し、前記第2のパワーモードは、前記第1のパワーモードよりも電力消費が低く、
当該電子回路(1)は、さらに、
前記制御信号処理回路(4、5、7、11)が前記第2のパワーモードである場合に、前記制御信号入力回路(2)から前記制御信号出力回路(9、10)へと前記制御信号(例、遅いクロック信号)を伝えるための迂回接続を提供し、それによって前記制御信号処理回路(4、5、7、11)を迂回させる、制御信号処理回路迂回手段(9、10、12)と、
前記制御信号入力回路(2)からの信号と前記制御信号処理回路(4、5、7、11)の制御信号選択ユニット(4)からの信号との間で信号を選択する信号選択器(11)であって、
当該信号選択器(11)の第1の入力信号は、電位がゼロであり、当該信号選択器(11)の第2の入力信号は、前記制御信号入力回路(2)からの前記制御信号であり、当該信号選択器は、信号選択制御信号によって制御され、前記第2のパワーモードである場合に、前記信号選択制御信号が、電位がゼロの信号が選択されて、前記制御信号選択ユニット(4)に供給されるように構成する、信号選択器(11)と
を有することを特徴にする電子回路(1)。 - 前記処理回路(4、5、7、11)は、少なくとも2つの異なる制御信号を処理するように構成された
ことを特徴にする請求項1に記載の電子回路(1)。 - 前記処理回路(4、5、7、11)は、各制御信号に対して1つの制御信号入力を有することを特徴にする請求項2に記載の電子回路(1)。
- 前記処理回路(4、5、7、11)は、クロック選択及び同期ユニット(4)及びクロック信号生成ユニット(5、7)の少なくとも1つを有するクロック処理回路であることを特徴にする請求項1〜3のいずれかに記載の電子回路(1)。
- 前記制御信号出力回路(9、10)は、前記処理回路(4、5、7、11)と中央処理装置(6)との間に配置された第1のスイッチ(9)を有することを特徴にする請求項1〜4のいずれかに記載の電子回路(1)。
- 前記制御信号出力回路(9、10)は、前記処理回路(4、5、7、11)と少なくとも1つの周辺装置(8)の間に配置された第2のスイッチ(10)を有することを特徴にする請求項1〜5のいずれかに記載の電子回路(1)。
- 前記制御信号処理回路迂回手段(9、10、12)は、迂回線(12)を有し、この迂回線(12)を中断する第1のスイッチ(9)及び第2のスイッチ(10)を有することを特徴にする請求項1〜6のいずれかに記載の電子回路(1)。
- 制御信号入力回路(2、3)及び制御信号出力回路(9、10)を有する制御信号処理回路(4、5、7、11)を有する電子回路(1)を動作させる方法であって、
前記制御信号処理回路は、前記制御信号入力回路(2、3)から与えられた制御信号(例、速いクロック信号又は遅いクロック信号)を処理し、第1のパワーモード及び第2のパワーモードの少なくとも一方において動作するように構成し、前記第2のパワーモードは、前記第1のパワーモードよりも電力消費が低く、
当該方法は、前記第2のパワーモードに入る要求を受けるステップを有し、
前記第2のパワーモードに入る要求に応答して、前記制御信号入力回路(2)から前記制御信号出力回路(9、10)へと制御信号処理回路迂回手段(9、10)を介して制御信号(例、遅いクロック信号)のような制御信号を伝え、これによって、前記処理回路(4、5、7、11)を迂回させ、前記第2のパワーモードである場合に、信号選択制御信号は、電位がゼロの信号が制御信号選択ユニット(4)に供給されるように選択されるように構成することを特徴にする方法。
- 前記制御信号はクロック信号であることを特徴にする請求項8に記載の方法。
- 前記制御信号処理回路(4、5、7、11)は、異なるクロック周波数によって区別される少なくとも2つの異なる制御信号を処理するように構成することを特徴にする請求項8又は請求項9に記載の方法。
- 前記制御信号処理回路迂回手段(9、10、12)を介して伝えられるように構成する前記制御信号は、1kHz〜1MHzのクロック周波数を有するクロック信号であることを特徴にする請求項8〜10のいずれかに記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP13190907.9A EP2869160B1 (en) | 2013-10-30 | 2013-10-30 | Electronic circuit with a sleep mode |
EP13190907.9 | 2013-10-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015088187A JP2015088187A (ja) | 2015-05-07 |
JP5977308B2 true JP5977308B2 (ja) | 2016-08-24 |
Family
ID=49517309
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014215067A Active JP5977308B2 (ja) | 2013-10-30 | 2014-10-22 | スリープモードを有する電子回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9477256B2 (ja) |
EP (1) | EP2869160B1 (ja) |
JP (1) | JP5977308B2 (ja) |
KR (1) | KR101667852B1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10942542B2 (en) | 2016-06-30 | 2021-03-09 | Intel IP Corporation | Data transfer by modulating clock signal |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05303444A (ja) * | 1992-04-27 | 1993-11-16 | Nippondenso Co Ltd | クロック信号供給装置 |
JP2002073201A (ja) * | 1994-07-11 | 2002-03-12 | Hitachi Ltd | マイクロプロセッサ |
US5982210A (en) * | 1994-09-02 | 1999-11-09 | Sun Microsystems, Inc. | PLL system clock generator with instantaneous clock frequency shifting |
JP3523362B2 (ja) * | 1995-04-10 | 2004-04-26 | 富士通株式会社 | クロック回路及びこれを用いたプロセッサ |
JPH1094019A (ja) * | 1996-09-13 | 1998-04-10 | Matsushita Electric Ind Co Ltd | データ受信装置 |
KR100219680B1 (ko) * | 1996-12-20 | 1999-09-01 | 윤종용 | 슬립 모드 실행/해제 장치 |
JP3905703B2 (ja) * | 2000-11-29 | 2007-04-18 | 株式会社ルネサステクノロジ | データプロセッサ及びデータ処理システム |
US7036032B2 (en) * | 2002-01-04 | 2006-04-25 | Ati Technologies, Inc. | System for reduced power consumption by phase locked loop and method thereof |
US7042258B2 (en) * | 2004-04-29 | 2006-05-09 | Agere Systems Inc. | Signal generator with selectable mode control |
US7602222B2 (en) * | 2005-09-30 | 2009-10-13 | Mosaid Technologies Incorporated | Power up circuit with low power sleep mode operation |
KR101265218B1 (ko) * | 2006-08-28 | 2013-05-24 | 삼성전자주식회사 | 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치 |
US7849339B2 (en) * | 2007-03-23 | 2010-12-07 | Silicon Image, Inc. | Power-saving clocking technique |
US20090289889A1 (en) * | 2008-05-20 | 2009-11-26 | Broadcom Corporation | Video display device with controllable backlight and methods for use therewith |
-
2013
- 2013-10-30 EP EP13190907.9A patent/EP2869160B1/en active Active
-
2014
- 2014-10-08 US US14/509,773 patent/US9477256B2/en active Active
- 2014-10-22 JP JP2014215067A patent/JP5977308B2/ja active Active
- 2014-10-28 KR KR1020140147403A patent/KR101667852B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20150050425A (ko) | 2015-05-08 |
EP2869160A1 (en) | 2015-05-06 |
JP2015088187A (ja) | 2015-05-07 |
KR101667852B1 (ko) | 2016-10-19 |
US9477256B2 (en) | 2016-10-25 |
US20150121110A1 (en) | 2015-04-30 |
EP2869160B1 (en) | 2020-09-09 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151111 |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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