JP5977308B2 - スリープモードを有する電子回路 - Google Patents

Description

本発明は、制御信号を処理する電子回路の分野に関し、より詳細には、低いパワーのスリープモードを有する電子回路に関する。本発明は、さらに、このような電子回路を動作させる方法に関する。

電子回路が、一又は複数の制御信号を処理する処理回路を有することがある。このような制御信号としては、例えば、異なるクロック信号がある。１つのクロックが遅いクロックで、別のクロックが速いクロックという場合がある。制御信号処理回路がクロック処理回路である場合、これが、クロック選択、同期、タイミング信号生成及び周波数分割に関係する機能を有することがある。中央処理装置（ＣＰＵ）及び周辺装置を有するこの種の回路は、例えば、腕時計の応用用途にて使用され、遅いクロックがタイミング基準のために使用され、これに対し、速いクロックが腕時計の周辺部品をクロックするのに使用される。

多くの電子回路が、ハイパワーモードの第１のパワーモードで、及び縮減パワーモードのような第２のパワーモードで、少なくとも動作することができる。これは、エネルギー消費量を減少させるためである。例えば、処理回路が遅い周波数クロック信号を処理する場合に、縮減パワーモードを使用することができる。これに対し、速いクロック信号を処理する場合、処理回路はハイパワーモードで動作することができる。従来技術において知られている電子回路においては、制御信号処理回路のいくつかの部品が縮減パワーモードを有するものもあるが、部品によっては、動的電力消費がゼロであるようなスリープモードになることができないものもある。なぜなら、そのような部品は、内蔵されるデバイスの機能に必須な信号を生成するからである。このことは不利である。なぜなら、この場合、電力消費量を最小限まで減らすことができないからである。例えば、従来技術のクロック信号処理回路の場合には、クロック源選択ユニット及び周波数分割器は、これらの要素の動的電力消費量がゼロになるようなスリープモードになることができない。なぜなら、このクロック信号はそれらの部品が使用されるデバイスの機能にとって必須であるからである。

したがって、本発明は、電子回路における電力消費量に関連する上記の問題点を克服することを目的にする。

本発明の第１の態様によれば、請求項１に記載の特徴を有する電子回路が提供される。

本発明の他の態様が、従属請求項２〜７に記載されている。

本発明に係る電子回路の利点は、縮減パワーモードにおける動的電力消費が最小であるということに基づく。制御信号処理回路の少なくともいくつかの部品の動的電力消費をゼロに減らすことができ、したがって、制御信号処理回路をスリープモードにすることができる。処理回路のすべて又はいくつかの部品を完全にパワーダウンすることができる。提案される解決策によって、システム全体、すなわち、電子回路の全体的な電力消費量を減らすことができる。

本発明の第２の態様によれば、第１の態様に係る電子回路を動作させる方法が提供される。これは、請求項８に記載の特徴を有する。

電子回路を動作する方法の特定のステップが、従属請求項９〜１１において定められている。

例示的な実施形態（これらに限定されない）についての添付図面を参照する以下の説明から、本発明の他の特徴及び利点が明白になるであろう。：

本発明の実施形態による例示的な電子回路のブロック図である。 異なる時点における図１におけるいくつかの要素の電力消費を示すフローチャートである。

以下、添付図面を参照して、本発明の実施例を詳細に説明する。複数の図において機能や構造が同じ要素どうしは、同じ参照符号を割り当てている。

図１は、図示した実施形態に従う例示的な電子回路１のブロック図を示す。図示した回路は、例えば、腕時計の応用用途において使用することができる。この電子回路１は、遅いクロック源２を有し、この例では、１ｋＨｚ〜１ＭＨｚの周波数、好ましくは３２ｋＨｚの周波数の第１の発振器であり、また、電子回路１は、第２の発振器である速いクロック源３を有する。これは、抵抗−キャパシター（ＲＣ）の発振器であり、この例においては、５ＭＨｚよりも大きい周波数で動作する。図１におけるＦａｓｔ＿Ｃｌｏｃｋ＿Ｅｎと示した速いクロック制御信号が有効になっている場合にのみ、速いクロック源３が速いクロック信号を作る間に、遅いクロック源２は、遅いクロック信号を連続的に生成する。

電子回路１はさらに、制御信号セレクターを有する。この例では、これは、前記２つのクロック信号を受信するように構成するクロック選択及び同期ユニット４である。これによって、いわゆるメインクロック信号と呼ばれる１つのクロック信号を選択し出力する。このクロック信号は、この例では第１のクロック信号発生及び除算ユニット５と呼ばれる第１のクロック信号生成器に、及びこの例では第２のクロック生成及び除算ユニット７と呼ばれる第２のクロック信号生成器に供給される。第１のクロック生成及び除算ユニット５は、ＣＰＵ６用のタイミング信号を生成するように構成する。これに対し、第２のクロック生成及び除算ユニット７は、周辺装置８用のタイミング信号を生成するように構成する。図１において、クロック選択及び同期ユニット４からの出力をさらに２つ示している。これらは、Ｓｌｏｗ＿Ｃｌｏｃｋ＿ＲＥ（遅いクロックの立ち上がりエッジ）、Ｓｌｏｗ＿Ｃｌｏｃｋ＿ＦＥ（遅いクロック降下エッジ）であり、これらは、速いクロックがメインクロックに選ばれた場合に、タイミングのために必要である。

第１及び第２のクロック生成及ぶ除算ユニット５、７は、入力メインクロック信号から、対応するスイッチに出力される別の信号からスタートして生成するように構成する。この対応するスイッチを、図１に示すような迂回（バイパス）スイッチ９、１０と、本明細書において呼ぶ。出力信号は、ＣＰＵ６及び／又は周辺装置８の必要条件に基づいて入力信号を正の整数で割ることによって得ることができる。図示したように、ＣＰＵ６用に１つの迂回スイッチ９があり、周辺装置８用に別の迂回スイッチ１０がある。ここで説明する腕時計の応用用途における周辺装置は、温度センサーや圧力センサーやタイミングユニット、異なるインタフェースのような、シリアルポートインタフェース（ＳＰＩ）や集積回路間（Ｉ２Ｃ）インタフェース、モータドライバなどのような、異なる種類のセンサーであることができる。

電子回路１は、さらに、遅いクロック源２とクロック選択及び同期ユニット４の間に信号選択器又はマルチプレクサー１１を有する。このマルチプレクサーの入力のうちの１つがアースされ、その別の入力が遅いクロック源２から来る。マルチプレクサーの出力信号は、図１においてＢｙｐａｓｓ＿ｅｎと示した制御信号に基づいて２つの受信信号から選択される。２つの迂回スイッチ９、１０は、第１及び第２クロック生成及び除算ユニット５、７とＣＰＵ６及び周辺装置８の間にある。図１に示すように、このＢｙｐａｓｓ＿ｅｎ制御信号は、迂回スイッチ９、１０にも供給され、これによって、この信号が有効になると、遅いクロック源２からの迂回された遅いクロック信号が、ＣＰＵ６と周辺装置８に供給されるように選択される。これについては下で詳細に説明する。しかし、Ｂｙｐａｓｓ＿ｅｎが有効でない場合、対応するクロック生成及び除算ユニット５、７から来る入力が、迂回スイッチ９、１０によって選択される。

電子回路１はこの例では、具体的には、クロック選択及び同期ユニット４、２つのクロック生成及び除算ユニット５、７及び信号選択器１１を有するクロック処理回路であり、この電子回路１は３つの動的電力消費モードを有する。これは、すなわち高パワーモード、低パワーモード及びスリープモードである。

図１においてＲｅｑ＿Ｓｌｅｅｐ＿Ｍｏｄｅと符号を付けられている制御信号によってアクティブにされるスリープモードが選択されている時には、速いクロックは動いておらず、信号選択器１１はＢｙｐａｓｓ＿ｅｎ信号によって、クロック選択及び同期ユニット４の入力がアースに接続されるように制御される。２つの迂回スイッチ９、１０は、さらに、Ｂｙｐａｓｓ＿ｅｎ信号によって制御され、これによって、この信号が有効になると、遅いクロック源２からの生の遅いクロック信号のみが、ＣＰＵ６及び周辺装置８に供給されるようにされる。このことは、そこにおいて、クロック選択及び同期ユニット４の入力がアクティブではなく、結果的に、クロック選択及び同期ユニット４、第１のクロック生成及び除算ユニット５、及び第２のクロック生成器及び除算ユニット７の動的電力消費が、スリープモードであってゼロであることを意味する。遅いクロック源２と迂回スイッチ９、１０の間の迂回信号ライン１２のおかげで、これらのスイッチが依然として遅いクロック信号を受信する。これは、さらに、ＣＰＵ６及び周辺装置８に供給される。なお、スリープモードにおいては、クロック処理回路の静的電力消費（すなわち、回路が活動していないときに消費される電力）は、ゼロであってもよく、ゼロでなくてもよい。このことは実際の実装の詳細に依存する。

図１に示すように、速いクロック源３を有効にするために、Ｒｅｑ＿Ｆａｓｔ＿Ｃｌｋ＿ＰｅｒｉｆとＲｅｑ＿Ｆａｓｔ＿Ｃｌｋ＿ＣＰＵの符号を付けた周辺装置８及びＣＰＵ６からの２つの要求信号を受信するようなゲートＯＲと、及びこのゲートＯＲの出力に接続され、この出力が、Ｓｌｅｅｐ＿Ｍｏｄｅ＿Ａｃｔｉｖｅと符号を付けたＣＰＵからのスリープ信号を別の入力において受信するゲートＡＮＤの入力において入ることが可能になる。スリープモードがＲｅｑ＿Ｓｌｅｅｐ＿Ｍｏｄｅと符号を付けた制御信号によってアクティブである時、スリープ信号及びインバーターからの出力は、スリープモードにおいてＢｙｐａｓｓ＿ｅｎを提供するために高状態にある。

高電源消費モードでは、速いクロック源が有効にされ、速いクロック信号は、クロック選択及び同期ユニット４から到来するメインクロック信号として選ばれる。他方、低パワーモードでは、メインクロックは遅いクロック源２からの遅いクロック信号である。なお、遅いクロック源２からの生の遅いクロック信号は、すべてのモードにおいて迂回スイッチ９、１０へと連続的に供給される。

図１の回路において、速いクロック源３が使用される場合、遅いクロックは、速いクロックと同期して再生成される必要がある。ＣＰＵ６及び周辺装置８は、同時に異なるクロック速度を要求することができる。

図２は、クロック選択及び同期回路４、２つのクロック生成器、及び除算ユニット５、７、ＣＰＵ６及び周辺装置８の動的電力消費を、システムが異なる複数の状態である場合について示している。システムは、通常スリープモードにあり、例えば、１秒間に一回というような所定の間隔でウェークアップして秒針用の腕時計モーターを１ステップずつ回す。Ｂｙｐａｓｓ＿ｅｎ信号が高になると、２つの異なるクロック源及び異なるクロック速度をサポートするために必要なロジックのすべてが無効にされる。遅いクロック信号は、処理回路入力から迂回回路１２を介して迂回スイッチ９、１０へと供給される。この迂回スイッチ９、１０は、クロック信号出力回路の一部と考えることができる。信号選択器１１は別として、クロック信号処理回路に属するブロックの動的電力消費は、ゼロに減る。なぜなら、各入力においてトグル動作がなく、したがって、回路１がスリープモードとなるからである。これらの部品のエネルギー消費量が低い場合、電子回路は低パワーモードであるものと呼ばれる。他方では、これらの部品のエネルギー消費量が高い場合、電子回路１は高パワーモードであると呼ばれる。

なお、ここで説明する実装例は、単なる例として、タイミング基準のために通常遅いクロックが用いられ、周辺装置にアクセスするために通常速いクロックが用いられるような腕時計の応用用途に使用することができる回路を使用して示した。しかし、例えば、制御信号によって制御される信号処理回路を有する任意の電子回路を用いることで、本発明が教示することを一般化することができる。したがって、上記のクロック信号の代わりに、制御信号は、単に、電子回路のスリープモードにおいて、制御信号処理回路の少なくともいくつかの部品のエネルギー消費を最小化するかゼロまでにカットすることができるような、制御信号処理回路を迂回するように構成することができる。

また、いくつかの実装例では、迂回スイッチ９、１０は必要ではない。これらの迂回スイッチの代わりに、クロック生成ユニット５、７の出力線に迂回線１２を接続することができる。この場合、迂回回路は、クロック生成器の出力に供給される制御信号を無効にしたり有効にするスイッチを有することができる。また、クロック生成器の出力にそれぞれスイッチを設けることができる。これによって、これらの異なるスイッチを使用することで、所望する信号を選択して、ＣＰＵ６及び周辺装置８に供給することができる。

図面及び上記説明において本発明を詳細に説明したが、このような図示及び説明は、説明用及び例示的なものとして考えるべきものであって、これらに限定されるものではないものと考えるべきである。本発明は、開示された実施形態には限定されない。当業者であれば、図面、開示内容及び請求の範囲を検討することによって、クレームされた発明を実施する際に、他の実施形態や変形例も理解したり実現することができるであろう。

特許請求の範囲において、用語「有する」は、他の要素又はステップがあることを排除するものではなく、また、単数形であっても、複数あることを排除するものではない。お互い異なる１６の請求項において異なる特徴が記載されているというだけで、これらの特徴を組み合わせて有利に使用することができないということを意味するものではない。また、特許請求の範囲における符号や括弧内の例示のいずれも本発明の範囲を限定するものとして解釈するべきではない。

Claims (11)

1. 制御信号入力回路（２、３）及び制御信号出力回路（９、１０）を有する制御信号処理回路（４、５、７、１１）を備える電子回路（１）であって、
   前記制御信号処理回路は、前記制御信号入力回路（２、３）から与えられた制御信号（例、速いクロック信号又は遅いクロック信号）を処理し、第１のパワーモード及び第２のパワーモードの少なくとも一方において動作するように構成し、前記第２のパワーモードは、前記第１のパワーモードよりも電力消費が低く、
   当該電子回路（１）は、さらに、
   前記制御信号処理回路（４、５、７、１１）が前記第２のパワーモードである場合に、前記制御信号入力回路（２）から前記制御信号出力回路（９、１０）へと前記制御信号（例、遅いクロック信号）を伝えるための迂回接続を提供し、それによって前記制御信号処理回路（４、５、７、１１）を迂回させる、制御信号処理回路迂回手段（９、１０、１２）と、
   前記制御信号入力回路（２）からの信号と前記制御信号処理回路（４、５、７、１１）の制御信号選択ユニット（４）からの信号との間で信号を選択する信号選択器（１１）であって、
   当該信号選択器（１１）の第１の入力信号は、電位がゼロであり、当該信号選択器（１１）の第２の入力信号は、前記制御信号入力回路（２）からの前記制御信号であり、当該信号選択器は、信号選択制御信号によって制御され、前記第２のパワーモードである場合に、前記信号選択制御信号が、電位がゼロの信号が選択されて、前記制御信号選択ユニット（４）に供給されるように構成する、信号選択器（１１）と
   を有することを特徴にする電子回路（１）。
2. 前記処理回路（４、５、７、１１）は、少なくとも２つの異なる制御信号を処理するように構成された
   ことを特徴にする請求項１に記載の電子回路（１）。
3. 前記処理回路（４、５、７、１１）は、各制御信号に対して１つの制御信号入力を有することを特徴にする請求項２に記載の電子回路（１）。
4. 前記処理回路（４、５、７、１１）は、クロック選択及び同期ユニット（４）及びクロック信号生成ユニット（５、７）の少なくとも１つを有するクロック処理回路であることを特徴にする請求項１〜３のいずれかに記載の電子回路（１）。
5. 前記制御信号出力回路（９、１０）は、前記処理回路（４、５、７、１１）と中央処理装置（６）との間に配置された第１のスイッチ（９）を有することを特徴にする請求項１〜４のいずれかに記載の電子回路（１）。
6. 前記制御信号出力回路（９、１０）は、前記処理回路（４、５、７、１１）と少なくとも１つの周辺装置（８）の間に配置された第２のスイッチ（１０）を有することを特徴にする請求項１〜５のいずれかに記載の電子回路（１）。
7. 前記制御信号処理回路迂回手段（９、１０、１２）は、迂回線（１２）を有し、この迂回線（１２）を中断する第１のスイッチ（９）及び第２のスイッチ（１０）を有することを特徴にする請求項１〜６のいずれかに記載の電子回路（１）。
8. 制御信号入力回路（２、３）及び制御信号出力回路（９、１０）を有する制御信号処理回路（４、５、７、１１）を有する電子回路（１）を動作させる方法であって、
   前記制御信号処理回路は、前記制御信号入力回路（２、３）から与えられた制御信号（例、速いクロック信号又は遅いクロック信号）を処理し、第１のパワーモード及び第２のパワーモードの少なくとも一方において動作するように構成し、前記第２のパワーモードは、前記第１のパワーモードよりも電力消費が低く、
   当該方法は、前記第２のパワーモードに入る要求を受けるステップを有し、
   前記第２のパワーモードに入る要求に応答して、前記制御信号入力回路（２）から前記制御信号出力回路（９、１０）へと制御信号処理回路迂回手段（９、１０）を介して制御信号（例、遅いクロック信号）のような制御信号を伝え、これによって、前記処理回路（４、５、７、１１）を迂回させ、前記第２のパワーモードである場合に、信号選択制御信号は、電位がゼロの信号が制御信号選択ユニット（４）に供給されるように選択されるように構成することを特徴にする方法。
   
9. 前記制御信号はクロック信号であることを特徴にする請求項８に記載の方法。
10. 前記制御信号処理回路（４、５、７、１１）は、異なるクロック周波数によって区別される少なくとも２つの異なる制御信号を処理するように構成することを特徴にする請求項８又は請求項９に記載の方法。
11. 前記制御信号処理回路迂回手段（９、１０、１２）を介して伝えられるように構成する前記制御信号は、１ｋＨｚ〜１ＭＨｚのクロック周波数を有するクロック信号であることを特徴にする請求項８〜１０のいずれかに記載の方法。

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