TW201826135A - 半導體裝置及半導體系統 - Google Patents

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Abstract

一種半導體裝置包括：第一智慧財產區塊（IP區塊），包括功能單元及介面單元；第一時脈控制電路，控制第一時脈源；第二時脈控制電路，向第一時脈控制電路傳送第一時脈請求，並控制第二時脈源，所述第二時脈源自所述第一時脈源接收時脈訊號；以及通道管理電路，被配置成因應於自第一智慧財產區塊接收的時脈停止請求而向第二時脈控制電路傳送第二時脈請求；其中功能單元控制第一智慧財產區塊的運作，且介面單元接收自電性連接至所述第一智慧財產區塊的第二智慧財產區塊提供的第一訊號並將所述第一訊號提供至所述功能單元。

Description

半導體裝置及半導體系統
本發明概念是有關於一種半導體裝置、一種半導體系統、及一種操作半導體裝置的方法。
系統晶片（system-on-chip，SoC）可包括一或多個智慧財產區塊（intellectual property block，IP block）、時脈管理單元（clock management unit，CMU）、及電力管理單元（power management unit，PMU）。時脈管理單元將時脈訊號提供至一或多個智慧財產區塊。時脈管理單元可不將時脈訊號提供至未處於運作狀態的智慧財產區塊，藉此減少採用系統晶片的系統中的資源浪費。
為了控制時脈訊號的提供，可藉由軟體使用特殊功能暫存器（special function register，SFR）來控制時脈管理單元中所包括的例如多工電路（multiplexing circuit，MUX circuit）、時脈劃分電路（clock dividing circuit）、短停止電路（short stop circuit）、及時脈門控電路（clock gating circuit）等各種時脈源。然而，軟體的控制速度可能慢於硬體的控制速度。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包括：第一智慧財產（IP）區塊，包括功能單元及介面單元；第一時脈控制電路，控制第一時脈源；第二時脈控制電路，向所述第一時脈控制電路傳送第一時脈請求，並控制第二時脈源，所述第二時脈源自所述第一時脈源接收時脈訊號；以及通道管理電路，被配置成因應於自所述第一智慧財產區塊接收的時脈停止請求而向所述第二時脈控制電路傳送第二時脈請求；其中所述功能單元控制所述第一智慧財產區塊的運作，且所述介面單元接收自電性連接至所述第一智慧財產區塊的第二智慧財產區塊提供的第一訊號並將所述第一訊號提供至所述功能單元。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包括：主智慧財產區塊，因應於自時脈管理單元（CMU）提供的第一時脈訊號而運作；以及從智慧財產區塊，包括功能單元及介面單元，所述功能單元因應於自所述時脈管理單元提供的第二時脈訊號而運作，所述介面單元被配置成在第一時間點自所述主智慧財產區塊接收匯流排運作訊號並在與所述第一時間點不同的第二時間點將所述匯流排運作訊號提供至所述功能單元。
根據本發明概念的示例性實施例，提供一種半導體系統，所述半導體系統包括系統晶片（SoC）及電性連接至所述系統晶片的一或多個外部裝置，所述系統晶片（SoC）包括：第一智慧財產區塊，包括功能單元及介面單元；第二智慧財產區塊，電性連接至所述第一智慧財產區塊；第一時脈控制電路，控制第一時脈源；第二時脈控制電路，向所述第一時脈控制電路傳送第一時脈請求，並控制第二時脈源，所述第二時脈源自所述第一時脈源接收時脈訊號；以及通道管理電路，因應於自所述第一智慧財產區塊接收的時脈停止請求而向所述第二時脈控制電路傳送第二時脈請求，其中所述功能單元控制所述第一智慧財產區塊的運作，且所述介面單元接收自所述第二智慧財產區塊提供的第一訊號並將所述第一訊號提供至所述功能單元。
根據本發明概念的示例性實施例，提供一種操作半導體裝置的方法，所述方法包括：自主智慧財產區塊接收第一訊號；向時脈管理單元傳送用於喚醒從智慧財產區塊的功能單元的時脈請求；在所述從智慧財產區塊自所述時脈管理單元接收到時脈訊號後，產生與所述第一訊號對應的第二訊號；以及將所述第二訊號提供至所述功能單元。
根據本發明概念的示例性實施例，提供一種半導體裝置，所述半導體裝置包括：第一智慧財產區塊，包括功能單元及介面單元；以及第二智慧財產區塊，電性連接至所述第一智慧財產區塊，其中所述介面單元被配置成：在所述功能單元處於睡眠狀態時，自所述第二智慧財產區塊接收第一訊號；以及當所述功能單元醒來時，提供與所述第一訊號對應的第二訊號。
圖1是根據本發明概念示例性實施例的半導體裝置的示意圖。
參照圖1，根據本發明概念示例性實施例的半導體裝置1包括時脈管理單元（CMU）100、智慧財產區塊（IP區塊）200及210、以及電力管理單元（PMU）300。根據本發明概念示例性實施例的半導體裝置1可被設置成系統晶片（SoC），但本發明概念並非僅限於此。
時脈管理單元100將時脈訊號提供至智慧財產區塊200及210。在此實施例中，時脈管理單元100包括時脈組件120a、120b、120c、120d、120e、120f、及120g、通道管理電路130及132、以及時脈管理單元控制器110。時脈組件120a、120b、120c、120d、120e、120f、及120g產生欲被提供至智慧財產區塊200及210的時脈訊號，且通道管理電路130及132設置於時脈組件120f及120g與智慧財產區塊200及210之間以在時脈管理單元100與智慧財產區塊200及210之間提供通訊通道CH。此外，時脈管理單元控制器110使用時脈組件120a、120b、120c、120d、120e、120f、及120g將時脈訊號提供至智慧財產區塊200及210。
在本發明概念的示例性實施例中，由通道管理電路130及132提供的通訊通道CH可被設置成符合ARMÒ 低功率介面（Low Power Interface，LPI）規範（ARMÒ LPI Specification）中所定義的低功率介面（LPI）、Q通道介面（Q-channel interface）、或P通道介面（P-channel interface），但本發明概念並非僅限於此。舉例而言，通訊通道CH可根據半導體裝置1將欲如何被實作而符合任意通訊協定。
時脈組件120a、120b、120c、120d、120e、120f、及120g中的每一者包括時脈源124a、124b、124c、124d、124c、124f、及124g、以及分別對時脈源124a、124b、124c、124d、124e、124f、及124g進行控制的時脈控制電路122a、122b、122c、122d、122e、122f、及122g。時脈源124a、124b、124c、124d、124e、124f、及124g例如可包括多工電路（MUX電路）、時脈劃分電路、短停止電路、時脈門控電路等。
時脈組件120a、120b、120c、120d、120e、120f、及120g彼此間具有母子關係。在本實施例中，時脈組件120a是時脈組件120b的母組件，且時脈組件120b是時脈組件120a的子組件且是時脈組件120c的母組件。另外，時脈組件120e是所述兩個時脈組件120f及120g的母組件，且時脈組件120f及120g是時脈組件120e的子組件。另外，在本實施例中，被設置成最靠近於鎖相回路（phase locked loop，PLL）的時脈組件120a是根時脈組件（root clock component），且被設置成最靠近於智慧財產區塊200及210的時脈組件120f及120g是葉時脈組件（leaf clock component）。在時脈控制電路122a、122b、122c、122d、122e、122f、及122g之間以及時脈源124a、124b、124c、124d、124e、124f、及124g之間亦形成有此種與時脈組件120a、120b、120c、120d、120e、120f、及120g的母子關係對應的母子關係。
在實施例中，時脈組件120a是藉由鎖相回路控制器來實作。在實施例中，鎖相回路控制器自振盪器OSC接收被振盪器OSC振盪的恆定或可變的頻率訊號及由鎖相回路輸出的鎖相回路訊號，並基於特定條件而輸出所接收的所述兩個訊號中的一者。當組件需要鎖相回路訊號時，鎖相回路控制器輸出鎖相回路訊號。當組件需要振盪器訊號時，鎖相回路控制器輸出振盪器訊號。舉例而言，鎖相回路控制器可使用環形振盪器（ring oscillator）或晶體振盪器（crystal oscillator）來實作。在實施例中，時脈組件120b是時脈多工器單元（clock multiplexer unit），其自第一時脈組件120a接收第一時脈訊號CLK1且自外部源（例如，外部時脈管理單元）接收第二時脈訊號CLK2。
時脈控制電路122a、122b、122c、122d、122e、122f、及122g在母組件與子組件之間傳送及接收時脈請求（REQ）及其確認（ACK），並將時脈訊號提供至智慧財產區塊200及210。
舉例而言，若智慧財產區塊200不需要時脈訊號，例如若智慧財產區塊200欲處於睡眠狀態，則時脈管理單元100停止將時脈訊號提供至智慧財產區塊200。
舉例而言，在時脈管理單元100或時脈管理單元控制器110的控制下，通道管理電路130傳送用於停止時脈訊號提供的第一訊號至智慧財產區塊200。在被處理的工作完成後，在接收到第一訊號時，智慧財產區塊200向通道管理電路130傳送指示可停止時脈訊號的第二訊號。在自智慧財產區塊200接收到第二訊號後，通道管理電路130請求時脈組件120f指令其母組件停止提供時脈訊號。
作為實例，若由通道管理電路130提供的通訊通道CH符合Q通道介面，則通道管理電路130向智慧財產區塊200傳送具有第一邏輯值（例如，邏輯低值，在下文中由L指示）的QREQn訊號來作為第一訊號。此後，通道管理電路130自智慧財產區塊200接收例如具有第一邏輯值的QACCEPTn訊號來作為第二訊號。接著，通道管理電路130向時脈組件120f傳送例如具有第一邏輯值的時脈請求（REQ）。在此種情形中，具有第一邏輯值的時脈請求（REQ）是指「時脈提供停止請求（clock provision stop request）」。
在自通道管理電路130接收到具有第一邏輯值的時脈請求（REQ）（換言之，時脈提供停止請求）時，時脈控制電路122f指令時脈源124f（例如，時脈門控電路）停止提供時脈訊號。因此，智慧財產區塊200可進入睡眠模式。在此進程中，時脈控制電路122f可將具有第一邏輯值的ACK提供至通道管理電路130。應注意，即便通道管理電路130在傳送具有第一邏輯值的時脈提供停止請求後接收到具有第一邏輯值的確認（ACK），仍可能無法確保停止自時脈源124f進行的時脈提供。此乃因上述確認（ACK）可僅意指時脈控制電路122f認定作為通道管理電路130的母組件的時脈組件120f不必將時脈提供至通道管理電路130。
另一方面，時脈組件120f的時脈控制電路122f可向其母時脈組件120e的時脈控制電路122e傳送具有第一邏輯值的時脈請求（REQ）。若智慧財產區塊210不需要時脈訊號（例如，當時脈控制電路122e自時脈控制電路122g接收到時脈提供停止請求時），則時脈控制電路122e停用時脈源124e（例如，時脈劃分電路）以停止提供時脈訊號。作為結果，智慧財產區塊200及210可進入睡眠模式。
可相似地對其他時脈控制電路122a、122b、122c、及122d執行此種操作。
另外，即便時脈組件120f的時脈控制電路122f向其母時脈組件120e的時脈控制電路122e傳送具有第一邏輯值的時脈請求（REQ），若智慧財產區塊210處於運行狀態，則時脈控制電路122e仍可能無法停用時脈源124e。此後，僅當智慧財產區塊210不再需要時脈訊號時，時脈控制電路122e才會停用時脈源124e並向其母時脈控制電路122d傳送具有第一邏輯值的時脈請求（REQ）。換言之，時脈控制電路122e可僅當其自其子時脈控制電路122f及122g二者接收到時脈提供停止請求時停用時脈源124e。
當時脈源124a、124b、124c、124d、124e、及124f中的所有者均在智慧財產區塊200及210的睡眠狀態中被停用且智慧財產區塊200進入運行狀態時，時脈管理單元100接著重新開始將時脈訊號提供至智慧財產區塊200及210。
通道管理電路130向其母時脈組件120f的時脈控制電路122f傳送具有第二邏輯值（例如，邏輯高值，在下文中由H指示）的時脈請求（REQ），並等待來自時脈控制電路122f的確認（ACK）。此處，具有第二邏輯值的時脈請求（REQ）是指「時脈提供請求（clock provision request）」，且時脈提供請求的確認（ACK）意指重新開始自時脈源124f提供時脈。時脈控制電路122f可能無法立即啟用時脈源124f（例如，時脈門控電路）且因此會等待自其母組件提供時脈訊號。
接下來，時脈控制電路122f向其母時脈控制電路122e傳送具有第二邏輯值的時脈請求（REQ）（換言之，時脈提供請求），並等待來自時脈控制電路122e的確認（ACK）。可相似地對時脈控制電路122a、122b、122c、及122d執行此種操作。
作為已自時脈控制電路122b接收到具有第二邏輯值的時脈請求（REQ）的根時脈組件，時脈控制電路122a啟用時脈源124a（例如，多工電路）並向時脈控制電路122b傳送確認（ACK）。當時脈源124b、124c、124d及124e是以此種方式被依序啟用時，時脈控制電路122e向時脈控制電路122f傳送指示重新開始自時脈源124e提供時脈的確認（ACK）。在接收到確認（ACK）時，時脈控制電路122f啟用時脈源124f、向智慧財產區塊200提供時脈訊號、並向通道管理電路130提供確認（ACK）。
藉由此種方式，時脈控制電路122a、122b、122c、122d、122e、122f、及122g以完全握手方式（full handshake manner）運作以在母組件與子組件之間傳送及接收時脈請求（REQ）及確認（ACK）。作為結果，時脈控制電路122a、122b、122c、122d、122e、122f、及122g以硬體控制時脈源124a、124b、124c、124d、124e、124f、及124g，且因此控制被提供至智慧財產區塊200及210的時脈訊號。
時脈控制電路122a、122b、122c、122d、122e、122f、及122g可獨立地運作以向其母組件傳送時脈請求（REQ）或控制時脈源124a、124b、124c、124d、124e、124f、及124g。另外，時脈控制電路122a、122b、122c、122d、122e、122f、及122g可在時脈管理單元控制器110的控制下運作。另一方面，在本發明概念的示例性實施例中，時脈控制電路122a、122b、122c、122d、122e、122f、及122g可包括有限狀態機（finite state machine，FSM），所述有限狀態機因應於在母組件與子組件之間傳送及接收的時脈請求（REQ）來控制時脈源124a、124b、124c、124d、124e、124f、及124g中的每一者。
圖2及圖3是根據本發明概念示例性實施例的半導體裝置的示意圖。
參照圖2，在根據本實施例的半導體裝置1中，智慧財產區塊200與智慧財產區塊210具有主從關係。在本實施例中，智慧財產區塊200可為從裝置，且智慧財產區塊210可為主裝置。舉例而言，智慧財產區塊210可包括處理器、控制器等，且智慧財產區塊200可包括內部記憶體裝置、外部記憶體介面等。智慧財產區塊210及智慧財產區塊200可經由匯流排400而彼此電性連接。
在下文中，為方便起見，將分別藉由主智慧財產區塊210及從智慧財產區塊200來表達智慧財產區塊210及智慧財產區塊200。
在本發明概念的示例性實施例中，可供主智慧財產區塊210與從智慧財產區塊200往返於彼此傳送及接收資料的匯流排400的類型並無特別限制。然而，應注意，本發明概念的示例性實施例所可應用至的匯流排包括例如符合如以下等不考量當主裝置及從裝置執行匯流排運作時所述從裝置的運作狀態的協定的匯流排：先進周邊匯流排協定（advanced peripheral bus protocol，APB protocol）及先進高效能匯流排協定（advanced high-performance bus protocol，AHB protocol）。舉例而言，主智慧財產區塊210可向從智慧財產區塊200傳送用於資料傳送的匯流排運作訊號，而不考量從智慧財產區塊200當前處於睡眠狀態還是處於運行狀態。
在本發明概念的示例性實施例中，匯流排運作訊號包括位址訊號、資料訊號、控制訊號等，該些訊號對主智慧財產區塊210及從智慧財產區塊200執行匯流排運作而言是必需的。另外，匯流排運作訊號可根據匯流排400所採取的協定類型來以各種形式提供。隨後將參照圖4及圖9闡述其具體實例。
如以上圖1中所述，主智慧財產區塊210及從智慧財產區塊200可以完全握手方式向時脈管理單元100作出時脈請求，並可自時脈管理單元100接收時脈訊號。
舉例而言，從智慧財產區塊200經由形成於從智慧財產區塊200與通道管理電路130之間的通道CH1傳送時脈提供請求或時脈提供停止請求。通道管理電路130及時脈組件120f傳送及接收時脈請求（REQ）及確認（ACK）並控制被提供至從智慧財產區塊200的時脈訊號（CLK1）。如以上圖1中所示，時脈組件120f包括用於產生時脈訊號（CLK1）的時脈源124f、及用於以硬體控制時脈源124f的時脈控制電路122f。
如在從智慧財產區塊200的情形中，主智慧財產區塊210經由形成於主智慧財產區塊210與通道管理電路132之間的通道CH2傳送時脈提供請求或時脈提供停止請求。時脈組件120g及通道管理電路132傳送及接收時脈請求（REQ）及確認（ACK）並控制被提供至主智慧財產區塊210的時脈訊號（CLK2）。如以上圖1中所示，時脈組件120g包括用於產生時脈訊號CLK2的時脈源124g、及用於以硬體控制時脈源124g的時脈控制電路122g。
隨後，參照圖3，從智慧財產區塊200包括功能單元202及介面單元204。
功能單元202控制從智慧財產區塊200的原始運作。舉例而言，功能單元202對應於例如其中提供有從智慧財產區塊200的原始功能的內部記憶體裝置及外部記憶體介面等電路區。
介面單元204經由通道410及420而往返於功能單元202傳送及接收訊號，並將自主智慧財產區塊210提供的訊號（例如，第一訊號）提供至功能單元202。
介面單元204可經由通道410自功能單元202接收運作狀態訊號。經由通道410而接收的運作狀態訊號可包括關於功能單元202的運作狀態的資訊。舉例而言，運作狀態訊號可包括關於功能單元202的運作狀態處於睡眠狀態還是處於運行狀態的資訊。
另一方面，介面單元204可經由通道420而往返於功能單元202傳送及接收第二訊號。經由通道420而傳送及接收的第二訊號包括與經由匯流排400而自主智慧財產區塊210提供的第一訊號對應的訊號。舉例而言，第二訊號可為在第二時間點自L轉變為H以與在第一時間點自L轉變為H的第一訊號對應的訊號。此處，第二時間點可為較第一時間點遲的時間點。
舉例而言，在從智慧財產區塊200處於睡眠狀態時，自主智慧財產區塊210提供的第一訊號可在第一時間點自L轉變為H。在此種情形中，在從智慧財產區塊200醒來後，介面單元204可包括在較第一時間點遲的第二時間點自L轉變為H的訊號。
如以上參照圖2所述，舉例而言，在匯流排400符合先進周邊匯流排協定或先進高效能匯流排協定的情形中，主智慧財產區塊210可向從智慧財產區塊200傳送匯流排運作訊號，而不考量從智慧財產區塊200的狀態。此時，若從智慧財產區塊200處於睡眠狀態，則從智慧財產區塊200可不接收主智慧財產區塊210的匯流排運作訊號。為避免此種情形，當主智慧財產區塊210提供第一訊號（例如，匯流排運作訊號）時，介面單元204可例如在第一時間點替代處於睡眠狀態的功能單元202來接收所述第一訊號。此外，當從智慧財產區塊200醒來時，介面單元204可例如在第二時間點將第二訊號提供至功能單元202。換言之，在第二時間點，介面單元204可產生與第一訊號對應的第二訊號。
在自主智慧財產區塊210接收到第一訊號後，介面單元204可向時脈管理單元100的通道管理電路130傳送時脈請求，以喚醒從智慧財產區塊200的功能單元202。
作為結果，功能單元202可在醒來後根據自介面單元204接收的第二訊號來立即與主智慧財產區塊210一起執行匯流排運作。
為了提供此種操作，可以不同時脈訊號來驅動功能單元202與介面單元204。不同時脈訊號的提供可根據特定目的而有所改變。
圖4是說明根據本發明概念示例性實施例的半導體裝置運作的示意圖。
參照圖4，在根據當前實施例的半導體裝置1中，主智慧財產區塊210及從智慧財產區塊200可經由符合先進周邊匯流排協定的匯流排400來執行匯流排運作。在本發明概念的示例性實施例中，主智慧財產區塊210可包括先進周邊匯流排橋接區塊（APB bridge block），所述先進周邊匯流排橋接區塊用作與符合另一協定（例如，先進高效能匯流排協定）的另一匯流排進行資料通訊的媒介。對於此論述，首先將從智慧財產區塊200的功能單元202假定為處於睡眠狀態。
主智慧財產區塊210可向從智慧財產區塊200傳送第一訊號以與從智慧財產區塊200一起執行匯流排運作。此時，主智慧財產區塊210不考量功能單元202的運作狀態。在本實施例中，由主智慧財產區塊210傳送的第一訊號可包括例如PSEL、PENABLE、PADDR、及PWRITE等訊號。在由ARM公司分發的「AMBATM 3先進周邊匯流排協定v1.0規範（AMBATM 3 APB Protocol v1.0 Specification）（ARM IHI 0024B）」文獻中提供有該些訊號的定義及闡釋，所述文獻的揭露內容全文併入本案供參考。
介面單元204經由通道410認定功能單元202當前正處於睡眠狀態。當功能單元202處於睡眠狀態時，介面單元204接收自主智慧財產區塊210提供的第一訊號。
接下來，為了喚醒從智慧財產區塊200的功能單元202，介面單元204經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈請求，並可自通道管理電路130接收確認（ACK）。介面單元204可藉由自通道管理電路130接收到的確認（ACK）來檢查時脈訊號是否被提供至從智慧財產區塊200。
此後，介面單元204經由通道410來檢測功能單元202是否已轉變為運行狀態。當功能單元202轉變為運行狀態時，介面單元204產生與第一訊號對應的第二訊號，並將所產生的第二訊號提供至功能單元202。此處，第二訊號是指例如IP_PSEL、IP_PENABLE、IP_PADDR、及IP_PWRITE等訊號。該些訊號對應於例如作為第一訊號的PSEL、PENABLE、PADDR、及PWRITE等訊號。
作為結果，在醒來後，功能單元202可根據自介面單元204接收的第二訊號來立即執行符合主智慧財產區塊210及先進周邊匯流排協定的匯流排運作。
另外，介面單元204接收在匯流排運作期間自從智慧財產區塊200的功能單元202輸出的IP_PREADY訊號，並可將IP_PREADY訊號作為符合先進周邊匯流排協定的PREADY訊號提供至主智慧財產區塊210。
圖5是說明根據本發明概念示例性實施例的圖4所示半導體裝置的運作的時序表。
參照圖5，在T1處，從智慧財產區塊200的功能單元202處於睡眠狀態。
在T2處，主智慧財產區塊210（例如，先進周邊匯流排橋接區塊）在向從智慧財產區塊200傳送PSEL訊號的同時開始匯流排運作，且此後，主智慧財產區塊210在T3處向從智慧財產區塊200傳送PENABLE訊號。可以恆定的時脈間隔（例如，一個時脈間隔或兩個時脈間隔）自主智慧財產區塊210提供PSEL訊號與PENABLE訊號，且可根據具體提供目的來確定其具體提供內容。
在T2處，在接收到主智慧財產區塊210的PSEL訊號時，介面單元204經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈請求，以喚醒從智慧財產區塊200的功能單元202。舉例而言，當通道CH1符合Q通道介面時，介面單元204可往來於通道管理電路130傳送及接收例如QACTIVE、QREQn、QACCEPTn等訊號。在由ARM公司分發的「低功率介面規範：ARM Q通道及P通道介面（Low Power Interface Specification: ARM Q-Channel and P-Channel Interfaces）（ARM IHI 0068B）」文獻中可找到該些訊號的定義及闡釋，所述文獻的揭露內容全文併入本案供參考。
在T4左右或T4後，將時脈PCLK提供至從智慧財產區塊200的功能單元202，且從智慧財產區塊200執行喚醒程序。此時，主智慧財產區塊210同等地維持PSEL訊號與PENABLE訊號，直至自從智慧財產區塊200提供PREADY訊號為止。
在T5處或T5後，介面單元204認定功能單元202醒來並產生與PSEL訊號及PENABLE訊號對應的IP_PSEL訊號及IP_PENABLE訊號。IP_PSEL訊號及IP_PENABLE訊號可具有與PSEL訊號和PENABLE訊號之間的時脈間隔（T2至T3）相同的時脈間隔（T5至T6）。介面單元204亦將所產生的IP_PSEL訊號及IP_PENABLE訊號提供至功能單元202。
在T6處或T6後，在自介面單元204接收到IP_PSEL訊號及IP_PENABLE訊號時，功能單元202可經由介面單元204向主智慧財產區塊210傳送PREADY訊號。舉例而言，功能單元202向介面單元204傳送IP_PREADY訊號，且介面單元204向主智慧財產區塊210傳送IP_PREADY訊號來作為RPEADY訊號。
此後，當匯流排運作完成時，為了將從智慧財產區塊200的功能單元202傳變成睡眠狀態，介面單元204可經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈提供停止請求。如可自T8至T10看出，若例如通道CH1符合Q通道介面，則介面單元204可往返於通道管理電路130傳送及接收例如QACTIVE、QREQn、及QACCEPTn等訊號。
圖6是說明根據本發明概念示例性實施例的圖4所示半導體裝置的運作的時序圖。
圖5說明其中從智慧財產區塊200的功能單元202在匯流排運作完成時轉變成睡眠狀態的情景，而圖6則說明其中介面單元204在匯流排運作完成後進一步向時脈管理單元100的通道管理電路130傳送時脈請求（CLKREQ）的情景。
舉例而言，在T6處，因應於自介面單元204接收到IP_PSEL訊號及IP_PENABLE訊號，功能單元202可經由介面單元204向主智慧財產區塊210傳送PREADY訊號。舉例而言，功能單元202可向介面單元204傳送IP_PREADY訊號，且介面單元204可向主智慧財產區塊210傳送IP_PREADY訊號來作為PREADY訊號。
此後，當匯流排運作完成但亦需使從智慧財產區塊200運作時，介面單元204可向時脈管理單元100的通道管理電路130自主傳送時脈請求（CLKREQ）。
此後，當所述額外運作完成後，為了將從智慧財產區塊200的功能單元202傳變成睡眠狀態，介面單元204可經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈提供停止請求。如可自T8至T10看出，若例如通道CH1符合Q通道介面，則介面單元204可往返於通道管理電路130傳送及接收例如QACTIVE、QREQn、及QACCEPTn等訊號。
圖7及圖8是根據本發明概念示例性實施例的半導體裝置的示意圖。
參照圖7，在根據當前實施例的半導體裝置1中，智慧財產區塊200及210與智慧財產區塊220具有主從關係。在本實施例中，智慧財產區塊200及210可為從裝置，且智慧財產區塊220可為主裝置。智慧財產區塊220與智慧財產區塊200及210可經由匯流排500而彼此電性連接。
在下文中，為方便起見，將分別由主智慧財產區塊220以及從智慧財產區塊200及210來表達智慧財產區塊220以及智慧財產區塊200及210。
如以上參照圖2所述，匯流排500的類型並無特別限制，且匯流排500亦包括符合以下協定的匯流排：所述協定不考量當主裝置與從裝置一起執行匯流排運作（例如，先進高效能匯流排協定中的匯流排運作）時所述從裝置的運作狀態。
與參照圖1所述者類似，主智慧財產區塊220以及從智慧財產區塊200及210以完全握手方式向時脈管理單元100作出時脈請求，並自時脈管理單元100接收時脈訊號。
舉例而言，從智慧財產區塊200及210分別經由形成於通道管理電路130及132之間的通道CH1及CH2傳送時脈提供請求或時脈提供停止請求。通道管理電路130及132以及時脈組件120f及120g分別傳送及接收時脈請求（REQ）及確認（ACK），並將時脈訊號（CLK1及CLK2）中的每一者控制成分別提供至從智慧財產區塊200及210。如以上參照圖1所述，時脈組件120f及120g包括用於產生時脈訊號CLK1及CLK2中的每一者的時脈源124f及124g、以及分別用於以硬體控制時脈源124f及124g的時脈控制電路122f及122g。
如在從智慧財產區塊200及210的情形中，主智慧財產區塊220經由形成於主智慧財產區塊220與通道管理電路134之間的通道CH3傳送時脈提供請求或時脈提供停止請求。通道管理電路134及時脈組件120h傳送及接收時脈請求（REQ）及確認（ACK），並將時脈訊號（CLK3）控制成提供至主智慧財產區塊220。如參照圖7所述，時脈組件120h包括用於產生時脈訊號（CLK3）的時脈源124h、及用於在硬體方面控制時脈源124h的時脈控制電路122h。
隨後，參照圖8，從智慧財產區塊200及210分別包括功能單元202及212以及介面單元204及214。
功能單元202及212控制從智慧財產區塊200及210的原始運作，且介面單元204及214經由通道510、520、512、及522而往返於功能單元202及212傳送及接收訊號，並將自主智慧財產區塊220提供的第一訊號提供至功能單元202及212。
介面單元204及214可分別經由通道510及512自功能單元202及212接收運作狀態訊號。另一方面，介面單元204及214可分別經由通道520及522而往返於功能單元202及212傳送及接收第二訊號。由於對第一訊號及第二訊號的說明與參照圖3所提供的說明重複，因此此處不再對其予以贅述。
當主智慧財產區塊220提供第一訊號時，介面單元204及214在第一時間點代表處於睡眠狀態的功能單元202及212來接收所述第一訊號。當從智慧財產區塊200及210醒來時，介面單元204及214可在第二時間點將第二訊號提供至功能單元202及212。換言之，在第二時間點，介面單元204及214可產生與第一訊號對應的第二訊號。
此外，在自主智慧財產區塊220接收到第一訊號後，為了喚醒從智慧財產區塊200及210的功能單元202及212，介面單元204及214可向時脈管理單元100的通道管理電路130及132傳送時脈請求。
作為結果，功能單元202及212可在醒來後根據自介面單元204及214接收的第二訊號來立即與主智慧財產區塊220一起執行匯流排運作。
圖9是說明根據本發明概念示例性實施例的半導體裝置的運作的示意圖。
參照圖9，在根據當前實施例的半導體裝置1中，主智慧財產區塊220及從智慧財產區塊200可經由符合先進高效能匯流排協定的匯流排400來執行匯流排運作。此處，首先將從智慧財產區塊200的功能單元202假定為處於睡眠狀態。
主智慧財產區塊220可向從智慧財產區塊200傳送第一訊號以與從智慧財產區塊200一起執行匯流排運作。此時，主智慧財產區塊220不考量功能單元202的運作狀態。在本實施例中，由主智慧財產區塊220傳送的第一訊號可包括例如HADDR、HWDATA、及HTRANS等訊號。此外，解碼器DEC可接收HADDR訊號的輸入並將HSEL1訊號提供至從智慧財產區塊200。解碼器DEC亦可將SEL訊號提供至多工電路MUX。為方便起見，亦將由第一訊號表達HSEL1訊號。在由ARM公司分發的「AMBATM 3先進高效能匯流排輕量級協定v1.0規範（AMBATM 3 AHB-Lite Protocol v1.0 Specification）（ARM IHI 0033A）」文獻中可找到該些訊號的定義及闡釋，所述文獻的揭露內容全文併入本案供參考。
介面單元204經由通道510認定功能單元202當前正處於睡眠狀態。當功能單元202處於睡眠狀態時，介面單元204接收自主智慧財產區塊220提供的第一訊號。
接下來，為了喚醒從智慧財產區塊200的功能單元202，介面單元204經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈請求，並可自通道管理電路130接收確認（ACK）。介面單元204可藉由自通道管理電路130接收到的確認（ACK）來檢查時脈訊號是否被提供至從智慧財產區塊200。
此後，介面單元204經由通道510來檢測功能單元202是否已轉變為運行狀態。若功能單元202轉變為運行狀態，則介面單元204產生與第一訊號對應的第二訊號，並將所產生的第二訊號提供至功能單元202。此處，第二訊號是指例如IP_HADDR、IP_HWDATA、IP_HTRANS、及IP_HSEL1等訊號。該些訊號分別對應於例如作為第一訊號的HADDR、HWDATA、HTRANS、及HSEL1等訊號。
作為結果，在醒來後，功能單元202因應於自介面單元204接收的第二訊號來立即執行符合主智慧財產區塊220及先進高效能匯流排協定的匯流排運作。
另一方面，在匯流排運作期間，介面單元204接收自從智慧財產區塊200的功能單元202輸出的IP_HRDATA1訊號及IP_HREADYOUT1訊號，並可經由多工電路（MUX）將IP_HRDATA1訊號及IP_HREADYOUT1訊號作為符合先進周邊匯流排協定的HRDATA1訊號及HREADYOUT1訊號提供至主智慧財產區塊220來作為HRDATA訊號及HREADY訊號。
以上揭露內容可相似地應用於達成主智慧財產區塊220與從智慧財產區塊210之間的交互。
圖10是說明根據本發明概念示例性實施例的圖9所示半導體裝置的運作的時序表。
參照圖10，在T1處，從智慧財產區塊200的功能單元202處於睡眠狀態。
在T2處，解碼器DEC及主智慧財產區塊220在向從智慧財產區塊200傳送HSEL及HTRANS的同時開始匯流排運作。
在T2處或在T2後，因應於接收到解碼器DEC及主智慧財產區塊220的HSEL訊號及HTRANS訊號，介面單元204經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈請求，以喚醒從智慧財產區塊200的功能單元202。舉例而言，當通道CH1符合Q通道介面時，介面單元204可往返於通道管理電路130傳送及接收例如QACTIVE、QREQn、及QACCEPTn等訊號。
主智慧財產區塊220在T2與T3之間儲存HSEL訊號及HTRANS訊號。在T4期間將時脈（例如，從時脈）提供至從智慧財產區塊200的功能單元202後，在T5處將所儲存的HSEL訊號及HTRANS訊號重新產生成IP_HSEL訊號及IP_HTRANS訊號。當將時脈（例如，從時脈）提供至從智慧財產區塊200的功能單元202時，從智慧財產區塊200執行喚醒程序。
在T5處，在認定功能單元202醒來時，介面單元204產生與HSEL訊號及HTRANS訊號對應的IP_HSEL訊號及IP_HTRANS訊號。介面單元204亦將所產生的IP_HSEL訊號及IP_HTRANS訊號提供至功能單元202。
在T6處或T6後，在自介面單元204接收到IP_HSEL訊號及IP_HTRANS訊號時，功能單元202可經由介面單元204向多工電路（MXU）傳送HREADYOUT訊號，且多工電路（MUX）可向主智慧財產區塊220傳送HREADY訊號。舉例而言，功能單元202向介面單元204傳送與HREADYOUT訊號對應的IP_HREADYOUT訊號，且介面單元204可向多工電路（MUX）傳送IP_HREADYOUT訊號來作為HREADYOUT訊號。
此後，當匯流排運作完成時，為了將從智慧財產區塊200的功能單元202傳變成睡眠狀態，介面單元204可經由通道CH1向時脈管理單元100的通道管理電路130傳送時脈提供停止請求。如可自T8至T10看出，例如若通道CH1符合Q通道介面，則介面單元204可往返於通道管理電路130傳送及接收例如QACTIVE、QREQn、及QACCEPTn等訊號。
圖11是根據本發明概念示例性實施例的操作半導體裝置的方法的流程圖。
參照圖3及圖11，根據本實施例的操作半導體裝置的方法包括以下步驟。
介面單元204自主智慧財產區塊220接收第一訊號（S1101）並向時脈管理單元100傳送用於喚醒從智慧財產區塊200的功能單元202的時脈請求（S1103）。
在從智慧財產區塊200自時脈管理單元100接收到時脈訊號後，換言之，在介面單元204自時脈管理單元100接收到因應於時脈請求的確認（ACK）（S1105）後，介面單元204產生與第一訊號對應的第二訊號（S1107）。
此後，介面單元204將所產生的第二訊號提供至功能單元202（S1109），使得在處於睡眠狀態的功能單元202醒來後，功能單元202可根據自介面單元204接收的第二訊號來立即與主智慧財產區塊220一起執行匯流排運作。
圖12是根據本發明概念示例性實施例的半導體裝置及操作此半導體裝置的方法所可應用至的半導體系統的方塊圖。
參照圖12，根據本發明概念示例性實施例的半導體裝置及操作此半導體裝置的方法所可應用至的半導體系統包括半導體裝置（系統晶片）1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存器裝置50、及輸入/輸出裝置60。半導體裝置（系統晶片）1、處理器10、記憶體裝置20、顯示裝置30、網路裝置40、儲存器裝置50、及輸入/輸出裝置60可經由匯流排70與彼此傳送及接收資料。
本發明概念的示例性實施例中所述的半導體裝置（系統晶片）1內的智慧財產區塊包括以下中的至少一者：記憶體控制器，控制記憶體裝置20；顯示控制器，控制顯示裝置30；網路控制器，控制網路裝置40；儲存器控制器，控制儲存器裝置50；以及輸入/輸出控制器，控制輸入/輸出裝置60。此外，半導體系統可進一步包括控制該些裝置的額外處理器。
圖13至圖15是根據本發明概念示例性實施例的半導體裝置及操作此半導體裝置的方法所可應用至的半導體系統。
圖13是說明平板個人電腦（tablet PC）1200的圖，圖14是說明膝上型電腦1300的圖，且圖15說明智慧型電話1400。根據本發明概念示例性實施例的半導體裝置可用於平板個人電腦1200、膝上型電腦1300、智慧型電話1400等。
應理解，根據本發明概念示例性實施例的半導體裝置亦可應用於圖中所未示出的其他積體電路裝置。
舉例而言，儘管以上僅將平板個人電腦1200、膝上型電腦1300、及智慧型電話1400作為本發明半導體系統的應用實例進行了闡述，然而本發明半導體系統並非僅限於此。
在本發明概念的示例性實施例中，所述半導體系統可為電腦、超行動個人電腦（ultra mobile personal computer，UMPC）、工作站、隨身型易網機（net-book）、個人數位助理（personal digital assistant，PDA）、可攜式電腦、無線電話、行動電話、電子書（e-book）、可攜式多媒體播放機（portable multimedia player，PMP）、可攜式遊戲機、導航裝置、黑盒子（black box）、數位照相機、三維電視機、數位音訊記錄機、數位音訊播放機、數位圖片記錄機、數位圖片播放機、數位視訊記錄機、數位視訊播放機等。
本發明概念的示例性實施例提供一種用於在其中時脈訊號是由硬體來控制的系統的主從關係中執行匯流排運作的半導體裝置。
本發明概念的示例性實施例提供一種用於在其中時脈訊號是由硬體控制的系統的主從關係中執行匯流排運作的半導體系統。
本發明概念的示例性實施例提供一種用於操作用於執行其中時脈訊號是由硬體控制的系統的主從關係中的匯流排運作的半導體裝置的方法。
儘管已參照本發明概念的示例性實施例具體說明及闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離由以下申請專利範圍所界定的本發明概念的精神及範圍的條件下，可作出各種形式及細節上的改變。
1‧‧‧半導體裝置
10‧‧‧處理器
20‧‧‧記憶體裝置
30‧‧‧顯示裝置
40‧‧‧網路裝置
50‧‧‧儲存器裝置
60‧‧‧輸入/輸出裝置
70、400、500‧‧‧匯流排
100‧‧‧時脈管理單元
110‧‧‧時脈管理單元控制器
120a‧‧‧時脈組件/第一時脈組件
120b、120c、120d、120e、120f、120g、120h‧‧‧時脈組件
122a、122b、122c、122d、122e、122f、122g、122h‧‧‧時脈控制電路
124a、124b、124c、124d、124e、124f、124g、124h‧‧‧時脈源
130、132、134‧‧‧通道管理電路
200‧‧‧智慧財產區塊/從智慧財產區塊
202、212‧‧‧功能單元
204、214‧‧‧介面單元
210‧‧‧智慧財產區塊/主智慧財產區塊/從智慧財產區塊
220‧‧‧智慧財產區塊/主智慧財產區塊
300‧‧‧電力管理單元
410、420、510、512、520、522、CH1、CH2、CH3‧‧‧通道
1200‧‧‧平板個人電腦
1300‧‧‧膝上型電腦
1400‧‧‧智慧型電話
S1101、S1103、S1105、S1107、S1109‧‧‧步驟
ACK‧‧‧確認
CH‧‧‧通訊通道
CLK、CLK3‧‧‧時脈訊號
CLK1‧‧‧時脈訊號/第一時脈訊號
CLK2‧‧‧時脈訊號/第二時脈訊號
CLKREQ‧‧‧時脈請求
DEC‧‧‧解碼器
HADDR、HRDATA、HRDATA1、HRDATA2、HREADY、HREADYOUT、HREADYOUT1、HREADYOUT2、HSEL、HSEL1、HSEL2、HTRANS、HWDATA、IP_PADDR、IP_PENABLE、IP_PSEL、IP_PWRITE、IP_PREADY、IP_HADDR1、IP_HADDR2、IP_HRDATA1、IP_HRDATA2、IP_HREADYOUT、IP_HREADYOUT1、IP_HREADYOUT2、IP_HSEL、IP_HSEL1、IP_HSEL2、IP_HTRANS、IP_HWDATA1、IP_HWDATA2、PADDR、PENABLE、PSEL、PWRITE、PREADY、QACCEPTn、QACTIVE、QREQn、SEL‧‧‧訊號
MUX‧‧‧多工電路
OSC‧‧‧振盪器
PCLK‧‧‧時脈
PLL‧‧‧鎖相回路
REQ‧‧‧時脈請求
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10‧‧‧時間點
藉由參照附圖來詳細闡述本發明概念的示例性實施例，本發明概念的以上及其他特徵將變得更顯而易見，在附圖中：
圖1是根據本發明概念示例性實施例的半導體裝置的示意圖。 圖2及圖3是根據本發明概念示例性實施例的半導體裝置的示意圖。 圖4是說明根據本發明概念示例性實施例的半導體裝置的運作的示意圖。 圖5是說明根據本發明概念示例性實施例的圖4所示半導體裝置的運作的時序表。 圖6是說明根據本發明概念示例性實施例的圖4所示半導體裝置運作的時序表。 圖7及圖8是說明根據本發明概念示例性實施例的半導體裝置的示意圖。 圖9是說明根據本發明概念示例性實施例的半導體裝置的運作的示意圖。 圖10是說明根據本發明概念示例性實施例的圖9所示半導體裝置的運作的時序表。 圖11是根據本發明概念示例性實施例的操作半導體裝置的方法的流程圖。 圖12是根據本發明概念示例性實施例的半導體裝置及操作此半導體裝置的方法所可應用至的半導體系統的方塊圖。 圖13、圖14、及圖15是根據本發明概念示例性實施例的半導體裝置及操作此半導體裝置的方法所可應用至的半導體系統。

Claims (20)

  1. 一種半導體裝置，包括： 第一智慧財產區塊（IP區塊），包括功能單元及介面單元； 第一時脈控制電路，控制第一時脈源； 第二時脈控制電路，向所述第一時脈控制電路傳送第一時脈請求，並控制第二時脈源，所述第二時脈源自所述第一時脈源接收時脈訊號；以及 通道管理電路，被配置成因應於自所述第一智慧財產區塊接收的時脈停止請求而向所述第二時脈控制電路傳送第二時脈請求； 其中所述功能單元控制所述第一智慧財產區塊的運作，且所述介面單元接收自電性連接至所述第一智慧財產區塊的第二智慧財產區塊提供的第一訊號並將所述第一訊號提供至所述功能單元。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述介面單元接收關於所述第一智慧財產區塊的所述功能單元的運作狀態的資訊，且 所述運作狀態包括睡眠狀態或運行狀態。
  3. 如申請專利範圍第1項所述的半導體裝置，其中當所述第一智慧財產區塊的所述功能單元處於睡眠狀態時，所述介面單元接收自所述第二智慧財產區塊提供的所述第一訊號。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述介面單元在接收到所述第一訊號後向所述通道管理電路傳送所述時脈停止請求。
  5. 如申請專利範圍第3項所述的半導體裝置，其中在所述第一智慧財產區塊的所述功能單元醒來後，所述介面單元產生與所述第一訊號對應的第二訊號。
  6. 如申請專利範圍第5項所述的半導體裝置，其中在所述第一智慧財產區塊的所述功能單元醒來後，所述介面單元將所述第二訊號提供至所述功能單元。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第一智慧財產區塊是從裝置，且所述第二智慧財產區塊是主裝置。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述第一訊號包括匯流排運作訊號。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述匯流排運作訊號包括位址訊號、資料訊號、或控制訊號。
  10. 如申請專利範圍第8項所述的半導體裝置，其中在自所述介面單元接收到所述第一訊號後，所述第一智慧財產區塊的所述功能單元與所述第二智慧財產區塊一起執行匯流排運作。
  11. 一種半導體裝置，包括： 主智慧財產（IP）區塊，因應於自時脈管理單元（CMU）提供的第一時脈訊號而運作；以及 從智慧財產區塊，包括功能單元及介面單元，所述功能單元因應於自所述時脈管理單元提供的第二時脈訊號而運作，所述介面單元被配置成在第一時間點自所述主智慧財產區塊接收匯流排運作訊號並在與所述第一時間點不同的第二時間點將所述匯流排運作訊號提供至所述功能單元。
  12. 如申請專利範圍第11項所述的半導體裝置，其中所述介面單元接收關於所述功能單元的運作狀態的資訊，且 所述運作狀態包括睡眠狀態或運行狀態。
  13. 如申請專利範圍第11項所述的半導體裝置，其中在所述功能單元處於所述睡眠狀態時，所述介面單元自所述主智慧財產區塊接收所述匯流排運作訊號。
  14. 如申請專利範圍第13項所述的半導體裝置，其中在自所述主智慧財產區塊接收到所述匯流排運作訊號後，所述介面單元向所述時脈管理單元傳送時脈請求。
  15. 如申請專利範圍第13項所述的半導體裝置，其中在所述功能單元醒來時在所述第二時間點，所述介面單元將所述匯流排運作訊號提供至所述功能單元。
  16. 如申請專利範圍第15項所述的半導體裝置，其中在自所述介面單元接收到所述匯流排運作訊號後，所述功能單元與所述主智慧財產區塊一起執行所述匯流排運作。
  17. 如申請專利範圍第11項所述的半導體裝置，其中所述匯流排運作訊號包括位址訊號、資料訊號、或控制訊號。
  18. 如申請專利範圍第11項所述的半導體裝置，其中所述主智慧財產區塊及所述從智慧財產區塊根據先進周邊匯流排協定（APB協定）或先進高效能匯流排協定（AHB協定）來傳送及接收資料。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述主智慧財產區塊包括先進周邊匯流排橋接區塊。
  20. 一種半導體系統，包括： 系統晶片（SoC），包括： 第一智慧財產區塊（IP區塊），包括功能單元及介面單元； 第二智慧財產區塊，電性連接至所述第一智慧財產區塊； 第一時脈控制電路，控制第一時脈源； 第二時脈控制電路，向所述第一時脈控制電路傳送第一時脈請求，並控制第二時脈源，所述第二時脈源自所述第一時脈源接收時脈訊號；以及 通道管理電路，因應於自所述第一智慧財產區塊接收的時脈停止請求而向所述第二時脈控制電路傳送第二時脈請求； 一或多個外部裝置，電性連接至所述系統晶片， 其中所述功能單元控制所述第一智慧財產區塊的運作，且所述介面單元接收自所述第二智慧財產區塊提供的第一訊號並將所述第一訊號提供至所述功能單元。
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