JP2009145738A - 画像形成装置 - Google Patents

Abstract

【課題】 コントローラ基板上に搭載したデバイスに用いるクロックの発生に伴う消費電力を省エネモードにおいてさらに低減させる。
【解決手段】 通常、浅い省エネ、深い省エネの各給電モード時に駆動されるデバイスに必要なクロックをまとめ、それぞれのクロック発生器として、ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３を構成した上、浅い省エネ、深い省エネの両モードで制御信号１をＰＬＬＰＤに入力し、ＣＧ（１）４１のＰＬＬを停止制御し、深い省エネモードで制御信号２をＰＬＬＰＤに入力し、ＣＧ（２）４２のＰＬＬを停止制御することによって、使用しないクロックを発生させることによる、無駄をなくすことができ、省エネモードにおいてさらに消費電力を低減することができる。
【選択図】 図３

Description

本発明は、複写機、プリンタ、ＭＦＰ（Multi-Function Peripherals：複合機）等の画像形成装置に関し、より詳しくは、コントローラ基板上に搭載したデバイスの駆動に用いるクロックを発生するクロック発生器に省エネモードの動作を行わせる手段を有する画像形成装置に関する。

画像形成装置では、従来から、搭載する回路の一部への電源供給を停止した状態で待機する、省エネルギー（以下、「省エネ」ともいう）モードの動作を行っているが、省エネへのニーズの高まりから、近年では、コントローラのメインＣＰＵ（Central Processing Unit）へ供給する電源までも停止する省エネモードの給電を行うことが提案され、例えば、下記特許文献１にその例を見ることができる。
また、画像形成装置における省エネ或いは待機モードの動作として、コントローラのデータ処理回路で用いるクロックの供給を制御し、低消費電力化を図ることが提案されている。この従来技術として、例えば、下記特許文献２を示すことができる。
特開２００５−９４６７９号公報 特開２００７−１４８６８１号公報

しかしながら、特許文献２に示されたクロックの供給を制御する方法は、常に共通のクロック発生器（ジェネレータ）が動作し、このクロック発生器からクロックの供給を受ける画像処理回路等の回路部では、入力をゲート信号により制御することで供給が停止できるようにしているが、システム制御部のＣＰＵには、待機時にもクロックが供給される。よって、クロックの発生による電力消費をさらに低減させる余地を残している。なお、特許文献１は、省エネを目的として、メインＣＰＵへの電源の供給を停止する制御を行っているが、省エネモードにおけるクロックの供給制御については課題としていない。
本発明は、コントローラ基板上に搭載したデバイスの駆動に用いるクロックの発生に伴う消費電力の低減への対応が不十分である画像形成装置の上記現状に鑑みてなされたもので、その目的は、省エネモードにおける電力消費をさらに低減させることにある。

本発明は、コントローラ基板上のデバイスに対し複数の電源で給電を行い、給電モードとして複数電源の全部が給電をする通常モード又は複数の電源の一部が給電を停止する省エネモードの給電制御を行う画像形成装置であって、前記デバイスを駆動するクロックを発生するクロック発生器を前記複数の電源に対応して個別に備え、前記給電モードに応じて前記クロック発生器からのクロックの供給を制御する第１クロック制御手段を有したことを特徴とする。
本発明は、コントローラ基板上の給電が必要なデバイスへの給電モードとして、前記デバイスの全部に通常動作を行わせる給電を行う通常モード又は前記デバイスの一部への給電を停止する省エネモードの動作を行う画像形成装置であって、前記デバイスを駆動するクロックを発生するクロック発生器を前記給電モードに対応して備え、省エネモード時に動作する必要がないクロック発生器を停止制御する第２クロック制御手段を有したことを特徴とする。

本発明によると、画像形成装置のコントローラ基板上に搭載したデバイスのうち省エネモードにおいて動作させないデバイスの駆動に用いるクロックを発生しないようにすることで、省エネモードにおける無駄な電力消費をさらに低減することができる。

以下に、本願発明に係る画像形成装置の実施形態について添付図を参照して説明する。
以下に示す実施形態は、電子写真プロセスで画像が形成可能なデジタル複写機（ＭＦＰ）に適用した例を示す。ただ、適用する画像形成装置は、プリンタ、ファクシミリ或いは複写単機能機であっても、本実施形態と同様に実施可能である。

以下に示す実施形態では、デジタル複写機に搭載するコントローラの回路基板上の各種デバイスに対する給電モードとして、全デバイスの動作を可能とする通常モードと、一部のデバイスへの給電が停止される省エネモードとして、２段階で消費電力を低減させるモードをとる例を示す。
このように、通常モードと２段階の省エネモードの計３段階で給電モードの動作を行う場合、この３段階の各給電モードで動作が必要なデバイスが予め決められているので、監視している機器の状態によって定まる給電モードに応じて、予め決められた動作が必要なデバイスに給電を行う。

この実施形態では、デバイスを駆動するクロックについても、３段階の各給電モードで動作させるデバイスへ供給するクロックを発生するクロック発生器として、３台を備え、各クロック発生器からのクロックの供給をデバイスの駆動に応じて制御し、従来技術のように、デバイスの動作が停止しても、クロックが発生し続けるといったことによって、省エネ効果が損なわれることが無いようにする。ここでは、通常モードでのみ動作するデバイスへ供給するクロックを発生するクロック発生器と、通常モード及びより浅い省エネモード（省エネルギーの度合いが比較的小さいモードで、以下、「省エネモード（１）」という）で動作するデバイスへ供給するクロックを発生するクロック発生器と、通常モード、省エネモード（１）及びより深い省エネモード（省エネルギーの度合いが比較的大きいモードで、以下、「省エネモード（２）」という）を通して常時動作するデバイスへ供給するクロックを発生するクロック発生器の３台を用いる。

ＭＦＰを例にしたこの実施形態の給電モードとしては、通常モードでは、コピー、ファクシミリ、プリンタ等の機能が使用できる状態を保つことができ、省エネモード（１）では、あまり時間を要することなく通常モードへ移行できるよう、特に電子写真プロセスによる場合、定着温度を所定状態に保つ制御が行え、また、省エネモード（２）では、ユーザとの最低限の情報交換を操作部やネットワークインターフェースを介して行えるような状態とする。なお、各給電モードにおけるデバイスの動作の説明は、以下に示す「実施形態１」及び「実施形態２」で補足する。
以下に示す「実施形態１」及び「実施形態２」で、３台のクロック発生器からのクロックの供給を制御する手段に係る異なる実施形態を、デジタル複写機に搭載するコントローラの基本回路を参照して説明する。

「実施形態１」
この実施形態は、上記した３台のクロック発生器からのクロックの供給を制御する手段として、クロック発生器への入力電源のＯＮ／ＯＦＦにより制御する形態を示す。
図１は、本発明の実施形態に係るデジタル複写機に搭載するコントローラの基本回路構成を示す図である。
図１において、コントローラの基本回路は、ＣＰＵ１１と、ＣＰＵ１１にバスで接続されたチップセット（１）１２及びチップセット（２）１３と、ＣＰＵ１１にバスで接続されたＡＳＩＣ（Application Specific Integrated Circuit）として、チップセット（１）１２を介して接続されたＡＳＩＣ（１）１５と、チップセット（１）１２及びチップセット（２）１３を介して接続されたＡＳＩＣ（２）１６と、ＡＳＩＣ（１）１５にバスで接続されたエンジンインターフェース１８を有する。
図１に示していないが、スキャナ入力等の画像入力処理及び入力画像をプロッタ出力する画像出力処理を行うためのデバイスが、エンジンインターフェース１８を介して接続され、また、ユーザが機器との情報を交換するための操作部、ネットワークインターフェース、電源制御部が、ＡＳＩＣ（２）１６を介して接続される。

上記のように構成するコントローラ上のデバイスを駆動するときには、駆動クロックが必要であり、このコントローラにおいては、３台のクロック発生器、即ちＣＧ（clock
Generator）（１）２１、ＣＧ（２）２２及びＣＧ（３）２３で対応する。
ＣＧ（１）２１、ＣＧ（２）２２及びＣＧ（３）２３は、それぞれ異なる電源から給電され、図１に示すように、ＶＣＣ１、ＶＣＣ２及びＶＣＣ３をそれぞれの入力電源としている。
ここに、ＶＣＣ１は、通常モードの時にのみ供給される電源であり、ＶＣＣ２は、通常モード及び省エネモード（１）の時に供給される電源であり、ＶＣＣ３は、通常モード、省エネモード（１）及び省エネモード（２）の時に、つまりどの給電モード時でも常に供給される電源である。

よって、通常モードから省エネモード（１）への移行時に、電源ＶＣＣ１をＯＦＦする制御が行われ、ＣＧ（１）２１への給電も停止される。図１に示すスイッチ２５は、制御信号１によって電源ＶＣＣ１をＯＮ／ＯＦＦするスイッチで、省エネモード（１）から通常モードへ、また通常モードから省エネモード（１）へ移行するときに、ＣＧ（１）２１へ供給する電源ＶＣＣ１をＯＮ／ＯＦＦし、クロックの発生を制御する第１クロック制御手段を示している。なお、この第１クロック制御手段は、電源側に備わる供給停止を制御する手段を当該制御手段として機能させる方法を採れば、電源側の制御手段として構成される。
また、省エネモード（１）から省エネモード（２）へ、また省エネモード（２）から省エネモード（１）へ移行するときにも、同様に、制御信号２によってスイッチ２６を動作させ、ＣＧ（２）２２への電源供給をＯＮ／ＯＦＦし、クロックの発生をＯＮ／ＯＦＦ制御する。

通常モードの時にのみ供給される電源ＶＣＣ１により動作するＣＧ（１）２１は、ＣＬＫ１−１〜３を発生し、ＣＬＫ１−１をＣＰＵ１１及びチップセット（１）１２に、またＣＬＫ１−２をチップセット（１）１２及びチップセット（２）１３に、またＣＬＫ１−３をチップセット（２）１３及びＡＳＩＣ（２）１６に供給する。
通常モードの時及び省エネモード（１）の時に供給される電源ＶＣＣ２により動作するＣＧ（２）２２は、ＣＬＫ２−１〜５を発生し、ＣＬＫ２−１〜４をＡＳＩＣ（１）１５に、またＣＬＫ２−５をエンジンインターフェース１８に供給する。
また、どの給電モード時でも常に供給される電源ＶＣＣ３により動作するＣＧ（３）２３は、ＣＬＫ３−１，２を発生し、ＣＬＫ３−１，２をＡＳＩＣ（２）１６に供給する。

こうした３台のクロック発生器の動作により、通常モードでは、ＣＧ（１）２１、ＣＧ（２）２２及びＣＧ（３）２３全部がクロックを発生し、コントローラ上のデバイス全部の駆動が可能になる。
また、浅い省エネ状態をとる省エネモード（１）では、ＣＧ（１）２１はクロックを発生しないので、ＣＰＵ１１による制御は行わないが、供給クロックＣＧ（２）２２及びＣＧ（３）２３がクロックを発生し、通常モードへ短時間で移行できるよう、ＡＳＩＣ（１）１５の動作を可能にして、エンジンインターフェース１８を介して定着温度を所定状態に保つ制御等が行えるようにするとともに、ＡＳＩＣ（２）１６の動作を可能にして、ユーザとの情報交換を操作部やネットワークインターフェースを介して行えるようにする。
また、深い省エネ状態をとる省エネモード（２）では、ＣＧ（１）２１及びＣＧ（２）２２はクロックを発生しないので、ＣＰＵ１１及びＡＳＩＣ（１）１５による制御は行わないが、ＣＧ（３）２３がクロックを発生し、通常モードへ移行できるよう、ＡＳＩＣ（２）１６の動作を可能にして、定着温度を保つための最低限の電源を供給することや、ユーザとの最低限の情報交換を操作部やネットワークインターフェースを介して行えるようにする。

上記のように、省エネモード（１）及び省エネモード（２）で給電を停止する電源である電源ＶＣＣ１及び電源ＶＣＣ２、並びにどのモード時でも常に給電をする電源ＶＣＣ３にそれぞれ対応して、クロック発生器ＣＧ（１）２１、ＣＧ（２）２２及びＣＧ（３）２３を個別に備えた構成にすることで、それぞれのクロック発生器には各給電モード時に駆動されるデバイスに必要なクロックをまとめることができ、使用しないクロックを発生させることによって生じる無駄をなくし、消費電力を低減することができる。
また、クロックの発生を、クロック発生器へ供給する電源を切ることにより制御する方法をとることで、簡単な手段により消費電力の低減を有効に行える。

“クロック発生回路”
上記したコントローラ（図１）に用いるクロック発生器ＣＧ（１）２１、ＣＧ（２）２２及びＣＧ（３）２３に適用するクロック発生回路の実施形態について説明する。クロック発生回路は、各クロック発生器ＣＧ（１）２１、ＣＧ（２）２２及びＣＧ（３）２３の内部に構成される回路で、デバイスを駆動するクロックとして、供給するデバイスに必要な周波数のクロックを発生する回路である。例えば、図１の回路におけるＣＧ（１）２１の場合、ＣＰＵ１１及びチップセット（１）１２に供給するＣＬＫ１−１、チップセット（１）１２及びチップセット（２）１３に供給するＣＬＫ１−２及びチップセット（２）１３及びＡＳＩＣ（２）１６に供給するＣＬＫ１−３は、それぞれ異なる周波数のクロックであるから、基本的にはこれらのクロックを発生するために異なる周波数分のクロック発生回路を備える。

図２は、この実施形態のクロック発生回路の構成を示す。図２に示すクロック発生回路は、基本的には、ＰＬＬ（Phase Locked Loop）を構成し、入力周波数Ｆｉｎの入力側から出力周波数Ｆｏｕｔの出力側へ順に、位相比較器（ＰＤ）３１、チャージポンプ（ＣＰ）３２、ローパスフィルタ（ＬＰＦ）３３及び電圧制御型発振回路（ＶＣＯ）３４が、接続され、また、分周器（ＦＤ ( 1／n ) ）３５を介して出力周波数Ｆｏｕｔを位相比較器（ＰＤ）３１にフィードバックする回路を持つ。

図２に示すクロック発生回路の動作は、位相比較器（ＰＤ）３１で、入力周波数Ｆｉｎと分周器（ＦＤ(1／n)）３５を通して出力周波数Ｆｏｕｔを1／n分周したＦＤｏｕｔの２入力信号の位相を比較し、その差分をチャージポンプ（ＣＰ）３２に出力する。
チャージポンプ（ＣＰ）３２は、位相比較器（ＰＤ）３１からのＵｐ／Ｄｏｗｎ信号を合成（ＣＰｏｕｔ）する。ローパスフィルタ（ＬＰＦ）３３は、チャージポンプ（ＣＰ）３２からの合成信号（ＣＰｏｕｔ）の波形を鈍らせる。
電圧制御型発振回路（ＶＣＯ）３４は、ＬＰＦを通したＣＰｏｕｔにあわせて、出力周波数Ｆｖｃｏを調整し、出力周波数Ｆｏｕｔをｎ×Ｆｉｎとする。

このクロック発生回路は、特に電圧制御型発振回路（ＶＣＯ）３４からの出力周波数Ｆｖｃｏが高くなるため、消費電力が大きくなる。また、省エネモードでも動作するＣＧ（２）２２及びＣＧ（３）２３は、動作を最適化しようとすれば、異なる出力周波数が必要で、各モードに必要な周波数を出力するためにそれぞれのクロック発生回路を用意すると、回路規模が大きくなり、高い周波数にあわせた共通のクロック発生回路にすると、電力を無駄に消費することになる。

そこで、図２に示すクロック発生回路の分周器（ＦＤ(1／n)）３５の分周率 1／n を可変にして、各給電モードにおける最適な出力周波数を設定できるようにして、ＰＬＬが１つで済むような構成を採用する。
例えば、入力クロックを２５ＭＨｚとした場合、分周率1／nの設定を、1／4，3／4，2／4で可変すると、出力クロックは、それぞれ１００ＭＨｚ（25×4）、３３．３３ＭＨｚ（25×4／3）、５０ＭＨｚ（25×4／2）とすることができ、給電モードに適応したクロックを発生させることができる。
この方法を採用することで、これによりクロック発生回路を構成するＰＬＬの数を少なくでき、省エネモード時の消費電力の低減することができる。

「実施形態２」
この実施形態は、給電モードに対応して備えた３台のクロック発生器からのクロックの供給を制御する手段として、クロック発生器を停止制御する手段を用いる形態を示す。
図３は、本発明の実施形態に係るデジタル複写機に搭載するコントローラの基本回路構成を示す図である。
図３において、コントローラの基本回路は、ＣＰＵ１１と、ＣＰＵ１１にバスで接続されたチップセット（１）１２及びチップセット（２）１３と、ＣＰＵ１１にバスで接続されたＡＳＩＣとして、チップセット（１）１２を介して接続されたＡＳＩＣ（１）１５と、チップセット（１）１２及びチップセット（２）１３を介して接続されたＡＳＩＣ（２）１６と、ＡＳＩＣ（１）１５にバスで接続されたエンジンインターフェース１８を有する。
図３に示していないが、スキャナ入力等の画像入力処理及び入力画像をプロッタ出力する画像出力処理を行うためのデバイスが、エンジンインターフェース１８を介して接続され、また、ユーザが機器との情報を交換するための操作部、ネットワークインターフェース、電源制御部が、ＡＳＩＣ（２）１６を介して接続される。

図３のコントローラ上のデバイスを駆動するときには、駆動クロックが必要であり、ここでは、３台のクロック発生器、即ちＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３で対応する。
ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３は、それぞれ上記実施形態１（図１）と同様に、デバイスを駆動するためのクロックとして、供給するデバイスに必要な周波数のクロックを発生する回路で、基本的には異なる周波数分のクロック発生回路を備え、図２に示したＰＬＬ、或いは後述するＳＳＣＧ（Spread Spectrum Clock Generator）（図４）を回路内部に持ち、いずれも共通の電源ＶＣＣから給電される。

通常モードから省エネモード（１）への移行時に、省エネモード（１）で用いないクロックを発生するＣＧ（１）４１を停止させる。
上記のクロック発生回路を備えたＣＧ（１）４１には、ＰＬＬＰＤというピンを制御することで内部のＰＬＬを停止させることが可能で、この制御を行うために第２クロック制御手段（図示せず）を設け、例えば、給電モードの切り替え信号をこのピンへの制御信号として利用して停止制御を行う。
よって、省エネモード（１）への移行時には、第２クロック制御手段は、制御信号１をＣＧ（１）４１のＰＬＬＰＤに入力することにより、内部のＰＬＬを停止させる。
また、省エネモード（１）から省エネモード（２）へ、また省エネモード（２）から省エネモード（１）へ移行するときにも、同様に、第２クロック制御手段は、制御信号２によってＣＧ（２）４２のＰＬＬを停止させ又は停止を解除することで、クロックの発生をＯＮ／ＯＦＦ制御する。

クロック発生器の停止制御を行うこの実施形態の方法による場合も、３台のクロック発生器からのクロックの供給を給電モードに対応して発生させる動作は、上記した実施形態１と同様である。したがって、各給電モードにおける３台のクロック発生器ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３のクロック供給動作については、上記した実施形態１の動作説明を参照することとし、ここでは、記載を省略する。

上記のように、各給電モード時に駆動されるデバイスに必要なクロックをまとめ、それぞれのクロック発生器として、ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３を構成した上、省エネモード（１）及び省エネモード（２）でクロック発生器ＣＧ（１）４１を停止制御し、省エネモード（２）でクロック発生器ＣＧ（２）４２を停止制御することによって、使用しないクロックを発生させることによって生じる無駄をなくし、消費電力を低減することができる。

“拡散スペクトルクロック発生器”
上記したコントローラ（図３）に用いるクロック発生器ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３に適用するクロック発生器の実施形態について、説明する。
上記実施形態１に記載したように、クロック発生回路をＰＬＬで構成することにより、高速処理を可能とする高い周波数のクロックを発生させることが可能になるが、周波数を高くすると、ＥＭＩ（Electro-Magnetic Interference：電磁波妨害）が生じる。この対策として、拡散スペクトルクロック発生器（ＳＳＣＧ）を図３のクロック発生器として用いる。なお、以下に記載するＳＳＣＧは、上記実施形態１に示したコントローラ（図１）におけるクロック発生器としても同様に用いることができる。

ＳＳＣＧは、各クロック発生器ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３の内部に構成され、周波数を拡散させたクロックを発生する回路で、デバイスを駆動するクロックとして、供給するデバイスに必要な周波数を中心に所定のスペクトル幅のクロックを発生する回路である。
図１の回路におけるＣＧ（１）２１の場合、ＣＰＵ１１及びチップセット（１）１２に供給するＣＬＫ１−１、チップセット（１）１２及びチップセット（２）１３に供給するＣＬＫ１−２及びチップセット（２）１３及びＡＳＩＣ（２）１６に供給するＣＬＫ１−３は、それぞれ異なるクロックであるから、基本的にはこれらのクロックを発生するためにクロック分のＳＳＣＧを備える。

図４は、この実施形態に係る周波数を拡散させたクロック発生回路の構成を示す。図４に示すクロック発生回路は、基本的には、ＰＬＬを構成し、入力周波数Ｆｉｎの入力側から出力周波数Ｆｏｕｔの出力側へ順に、位相比較器（ＰＤ）３１、チャージポンプ（ＣＰ）３２、ローパスフィルタ（ＬＰＦ）３３及び電圧制御型発振回路（ＶＣＯ）３４が接続され、また、分周器（Ｆｅｅｄｂａｃｋ Ｄｉｖｉｄｅｒ）３５を介して出力周波数Ｆｏｕｔを位相比較器（ＰＤ）３１にフィードバックする回路を持つ。さらに、周波数を拡散させるための回路要素として、周波数拡散制御回路（ＳＳ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｒｙ）３７とミキサー３８をＰＬＬに接続する。ミキサー３８は、ローパスフィルタ（ＬＰＦ）３３と周波数拡散制御回路（ＳＳ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｒｙ）３７の入力を受け、電圧制御型発振回路（ＶＣＯ）３４に出力する。

図４に示すクロック発生回路の動作は、位相比較器（ＰＤ）３１で、入力周波数Ｆｉｎと分周器（ＦＤ）３５を通して出力周波数Ｆｏｕｔを分周したＦＤｏｕｔの２入力信号の位相を比較し、その差分をチャージポンプ（ＣＰ）３２に出力する。
チャージポンプ（ＣＰ）３２は、位相比較器（ＰＤ）３１からのＵｐ／Ｄｏｗｎ信号を合成（ＣＰｏｕｔ）する。ローパスフィルタ（ＬＰＦ）３３は、チャージポンプ（ＣＰ）３２からの合成信号（ＣＰｏｕｔ）の波形を鈍らせる。
周波数拡散制御回路（ＳＳ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｒｙ）３７は、入力周波数から拡散周期を制御する信号を出力し、ローパスフィルタ（ＬＰＦ）３３の出力とミキシングされ、電圧制御型発振回路（ＶＣＯ）３４の電圧を調整し、所定のスペクトル幅で出力周波数Ｆｏｕｔを変化させる。

ところで、上記した拡散スペクトルクロック発生器（ＳＳＣＧ）と周波数を拡散させない普通のクロック発生器（ＣＧ）を使い分けることがある。例えば、デバイスによっては、周波数を拡散させたクロックを用いたくないといった場合、或いは給電モードが省エネモードの時にだけ、周波数を拡散させたクロックを供給したいといった場合である。こうした場合、上記した実施形態１のように、各給電モード時に駆動されるデバイスに必要なクロックを供給するように、ＶＣＣ１、ＶＣＣ２及びＶＣＣ３をそれぞれの入力電源とし、これらの電源ごとにクロック発生器を設けると、１つのクロック発生器内に、同じ周波数でも、周波数を拡散させるＳＳＣＧ（図４参照）と周波数を拡散させない普通のＣＧ（図２、参照）を発生するＰＬＬを２つ持つことになり、回路規模が大きくなってしまい、消費電力を増大させることになる。

そこで、図３の例の場合、クロック発生器ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３それぞれの出力クロックを、周波数を拡散させないクロック又は周波数を拡散させたクロックのどちらかに統一するように、各クロック発生器を構成する。
例えば、通常モードでのみクロックを供給するクロック発生器ＣＧ（１）４１からは、周波数を拡散させないクロックを出力することが望ましい、といった場合には、クロック発生器ＣＧ（１）４１は、周波数を拡散させない普通のＣＧ（図２、参照）を用い、省エネモードにおいてもクロックを供給するＣＧ（２）４２及びＣＧ（３）４３は、周波数を拡散させるＳＳＣＧ（図４参照）を用いるようにして、クロック発生器ごとに発生するクロックを統一するように構成する。

上記のように、各給電モード時に駆動されるデバイスに必要なクロックをまとめ、それぞれのクロック発生器として、ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３を構成した上、クロック発生器ごとに発生するクロックを、周波数を拡散させないクロック又は周波数を拡散させたクロックのどちらかに統一することによって、クロック発生回路を構成するＰＬＬの数を最低限に抑えることができ、使用しないクロックを発生させることによって生じる無駄をなくし、消費電力を低減することができる。

“クロックの特性”
上記実施形態で用いる各クロック発生器は、先ずデバイスを駆動するために必要な周波数のクロックを出力するものが選ばれるが、このほかに、クロック波形によっても、特性が違うので、異なる波形のクロックを出力するクロック発生器を使い分けることがある。
図５は、クロック発生器の出力波形のバリエーションを例示する図である。図５の（Ａ）は、＋，−を反転させたクロックを重ね合わせた波形を持つ、所謂、作動クロックといわれるクロックである。このクロックは、低振幅で高い周波数でも、高精度のタイミング信号を得ることができる。また、図５の（Ｂ）及び（Ｃ）は、通常の矩形波のクロックであるが、それぞれ振幅と周波数を異にしており、例えば、（Ｂ）が振幅２．５Ｖで周波数３３．３３ＭＨｚであり、（Ｃ）が振幅３．３Ｖで周波数２０ＭＨｚである。

クロックを供給するデバイスによっては、例えば、図５（Ｂ）及び（Ｃ）に示す通常の矩形波のクロックではなく、高精度のタイミング信号が得られる図５（Ａ）に示す作動クロックを用いたいといった場合、或いは給電モードが省エネモードの時にだけ、周波数の低いクロックを供給したいといった場合である。こうした場合、上記した実施形態１のように、各給電モード時に駆動されるデバイスに必要なクロックを供給するように、ＶＣＣ１、ＶＣＣ２及びＶＣＣ３をそれぞれの入力電源とし、これらの電源ごとにクロック発生器を設けると、１つのクロック発生器内に、異なる波形を持つクロックを発生する回路を複数持つことになり、回路規模が大きくなってしまい、消費電力を増大させることになる。

そこで、図３の例の場合、クロック発生器ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３それぞれの出力クロックを、一種類の波形にすることで特性を統一して発生させるように、各クロック発生器を構成する。
例えば、通常モードでのみクロックを供給するクロック発生器ＣＧ（１）４１からは、高精度のタイミング信号が得られるクロックを出力することが望ましい、と考えられるので、クロック発生器ＣＧ（１）４１は、図５（Ａ）に示す作動クロックを発生するようにする。また、浅い省エネ状態をとる省エネモード（１）においてもクロックを供給するＣＧ（２）４２は、図５（Ｂ）に示す振幅２．５Ｖで周波数３３．３３ＭＨｚといった矩形波を発生するようにし、さらに、深い省エネ状態をとる省エネモード（２）においてもクロックを供給するＣＧ（３）４３は、図５（Ｃ）に示す振幅３．３Ｖで周波数２０ＭＨｚといった矩形波を発生するようにして、クロック発生器ごとに発生するクロックの波形を統一するように構成する。

上記のように、各給電モード時に駆動されるデバイスに必要なクロックをまとめ、それぞれのクロック発生器として、ＣＧ（１）４１、ＣＧ（２）４２及びＣＧ（３）４３を構成した上、クロック発生器ごとに発生するクロックの波形を統一することによって、クロック発生回路を簡単に構成することができ、使用しないクロックを発生させることによって生じる無駄をなくし、消費電力を低減することができる。

本発明の実施形態１に係るデジタル複写機に搭載するコントローラの基本回路構成を示す図である。 コントローラのクロック発生器内のＰＬＬ回路の構成を示すブロック図である。 本発明の実施形態２に係るデジタル複写機に搭載するコントローラの基本回路構成を示す図である。 コントローラのクロック発生器として用いるＳＳＣＧ内のＰＬＬ回路の構成を示すブロック図である。 クロック発生器の出力波形のバリエーションを示す図である。

符号の説明

１１・・ＣＰＵ、１２・・チップセット（１）、１３・・チップセット（２）、１５・・ＡＳＩＣ（１）、１６・・ＡＳＩＣ（２）、１８・・エンジンインターフェース、２１，４１・・クロック発生器ＣＧ（１）、２２，４２・・クロック発生器ＣＧ（２）、２３，４３・・クロック発生器ＣＧ（３）、３１・・位相比較器（ＰＤ）、３２・・チャージポンプ（ＣＰ）、３３・・ローパスフィルタ（ＬＰＦ）、３４・・電圧制御型発振回路（ＶＣＯ）、３５・・分周器（ＦＤ(1／n)）、３７・・周波数拡散制御回路（ＳＳ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｒｙ）、３８・・ミキサー。

Claims (7)

1. コントローラ基板上のデバイスに対し複数の電源で給電を行い、給電モードとして複数電源の全部が給電をする通常モード又は複数の電源の一部が給電を停止する省エネモードの給電制御を行う画像形成装置であって、
   前記デバイスを駆動するクロックを発生するクロック発生器を前記複数の電源に対応して個別に備え、前記給電モードに応じて前記クロック発生器からのクロックの供給を制御する第１クロック制御手段を有したことを特徴とする画像形成装置。
2. 請求項１に記載された画像形成装置において、
   前記第１クロック制御手段は、省エネモード時に給電を停止する電源の制御と同時に、当該電源に対応するクロック発生器に対する給電を停止することにより、省エネモードにおけるクロックの供給を制御することを特徴とする画像形成装置。
3. コントローラ基板上の給電が必要なデバイスへの給電モードとして、前記デバイスの全部に通常動作を行わせる給電を行う通常モード又は前記デバイスの一部への給電を停止する省エネモードの動作を行う画像形成装置であって、
   前記デバイスを駆動するクロックを発生するクロック発生器を前記給電モードに対応して備え、省エネモード時に動作する必要がないクロック発生器を停止制御する第２クロック制御手段を有したことを特徴とする画像形成装置。
4. 請求項１乃至３のいずれかに記載された画像形成装置において、
   出力周波数を基本周波数の逓倍／分周とする設定ができるＰＬＬ回路によって、前記クロック発生器を構成したことを特徴とする画像形成装置。
5. 請求項１乃至４のいずれかに記載された画像形成装置において、
   前記クロック発生器が、周波数を拡散させたクロックを発生するための手段を備えたことを特徴とする画像形成装置。
6. 請求項５に記載された画像形成装置において、
   前記クロック発生器それぞれの出力クロックを、周波数を拡散させないクロック又は周波数を拡散させたクロックのどちらかに統一するように、当該クロック発生器を構成したことを特徴とする画像形成装置。
7. 請求項１乃至５のいずれかに記載された画像形成装置において、
   前記クロック発生器それぞれの出力クロックを、全て同じ特性のクロックに統一するように、当該クロック発生器を構成したことを特徴とする画像形成装置。

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