JP2012186527A - 信号処理回路と画像読取装置および画像形成装置 - Google Patents

Abstract

【課題】 無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化する。
【解決手段】 ＴＧ１００内のイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７は、スイッチ１６のオン／オフにより、ＰＬＬ部１１からＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３への基準クロックの供給／停止を制御し、ＤＲＶ２、ＣＣＤ１、ＡＦＥ２０，ＬＶＤＳ３０が通常動作状態である第１のモード、あるいはＤＲＶ２、ＣＣＤ１、ＡＦＥ２０が第１のモードとは異なる動作状態（停止状態）であり、ＬＶＤＳ３０が第１のモードと同じ動作状態である第２のモードを選択的に実行する。
【選択図】 図１

Description

この発明は、信号処理回路、それを備えたスキャナ等の画像読取装置（デジタル複写機やデジタル複合機，ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置）、およびその画像読取装置を搭載した画像形成装置に関する。

例えば、スキャナでは、原稿の画像面（以下単に「原稿」ともいう）からの反射光を取得し、それをＣＣＤ（Charge Coupled Device）イメージセンサ（以下単に「ＣＣＤ」と略称する）により光電変換して電気信号に変えることで原稿の画像を読み取るようにしている。
このようなスキャナでは、一般に、「読取動作状態」「待機状態」「低電力（省エネ）状態」などの動作状態（動作モード）を持つ。

「読取動作状態」は、スキャン動作を行っている状態であり、「待機状態（待機モード）」は、スキャン動作こそしていないものの、電源がオン（ＯＮ）になっており、通常動作をしている状態である。「低電力状態（低電力モード）」は、電源をオフ（ＯＦＦ）にしている状態である。
ここで、「待機状態」は画像読取装置の使用サイクルに占める割合が比較的高く、従来の画像読取装置では「待機状態」で電力を消費しているため、消費電力を十分に下げられなかった。

このため、このような問題に対応する技術として、「待機状態」でも「低電力状態」と同様に電源をオフにする方法が既に知られている。
しかし、今までの「待機状態」で電源をオフにする方法は、消費電力を抑えられるが、レジスタ設定や回路動作の安定待ちが必要となり、また後段へのクロックや同期信号の供給を停止しているために、後段でも同様の動作安定待ちが必要となり、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題があった。

そこで、その問題を解消するため、特許文献１に開示されている技術を利用することが考えられる。
特許文献１には、無駄な電力消費を低減すると共に、動作モード（給電モード）の切り替えを高速化するため、ＰＬＬ回路通過後のクロック供給をオン／オフすることでＰＬＬの安定を待つことなく動作モードを切り替える構成について開示されている。

しかしながら、特許文献１のものでも、後段へのクロックや同期信号を停止しているおり、後段回路の復帰に時間が掛かるので、動作指示があった場合に、動作可能状態へ復帰するのに時間が掛かるという問題は解消できていない。
この発明は、上記の点に鑑みてなされたものであり、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することを目的とする。

この発明は、上記の目的を達成するため、以下の（１）〜（８）に示す信号処理回路、画像読取装置、および画像形成装置を提供する。
（１）信号を生成する生成手段と、それによって生成された信号を制御信号（クロックおよび同期信号）と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記生成手段と上記伝送手段とにそれぞれ対応する上記制御信号を供給する制御手段とを備えた信号処理回路であって、上記制御手段の上記基準クロック生成手段を、常に動作状態とし、上記生成手段と上記伝送手段とが通常動作状態である第１のモード、あるいは上記生成手段が上記第１のモードとは異なる動作状態であり、上記伝送手段が上記第１のモードと同じ動作状態である第２のモードを選択的に実行するモード選択実行手段を設けたものである。

（２）原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、上記光電変換手段からの上記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号（クロックおよび同期信号）と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、上記駆動手段と上記アナログ処理手段と上記データ伝送手段とが通常動作状態である第１のモード、あるいは上記駆動手段と上記アナログ処理手段とが上記第１のモードとは異なる動作状態であり、上記データ伝送手段が上記第１のモードと同じ動作状態である第２のモードを選択的に実行するモード選択実行手段を設けたものである。

（３）（２）の画像読取装置において、上記タイミング制御手段の上記基準クロック生成手段を、常に動作状態とし、上記タイミング制御手段が、上記第１のモードの場合には、上記基準クロック生成手段からの上記基準クロックに基づいて上記駆動手段と上記アナログ処理手段と上記データ伝送手段とにそれぞれ対応する上記制御信号を供給し、上記第２のモードの場合には、上記駆動手段と上記アナログ処理手段とにそれぞれ上記第１のモードとは異なる上記制御信号を、上記データ伝送手段に上記第１のモードと同じ上記制御信号を供給するものである。

（４）（２）又は（３）の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第１のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第２のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて上記ライン内の任意期間で上記クランプ動作を行うように制御するものである。

（５）（２）又は（３）の画像読取装置において、上記アナログ処理手段の上記直流再生を交流結合の充放電によるクランプ動作とし、上記アナログ処理手段が、上記第１のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、上記第２のモードの場合には、上記タイミング制御手段からの上記制御信号に基づいて常時クランプ動作を行うように制御するものである。

（６）（２）〜（５）のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第１のモードと第２のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第１のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第２のモードでは上記第１のモードよりも周波数を下げたクロックとしたものである。

（７）（２）〜（５）のいずれかの画像読取装置において、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、シフトゲート駆動信号を、上記第１のモードと上記第２のモードとで同じ信号とし、上記タイミング制御手段が上記光電変換手段に供給する上記制御信号のうち、クランプ駆動信号を、上記第１のモードでは上記光電変換手段を通常駆動状態とするクロック、上記第２のモードでは上記シフトゲート駆動信号を反転および遅延させた信号としたものである。
（８）（２）〜（７）のいずれかの画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。

この発明によれば、信号処理回路が、制御手段の基準クロック生成手段を、常に動作状態とし、生成手段と伝送手段とが通常動作状態である第１のモード、あるいは生成手段が第１のモードとは異なる動作状態（待機状態）であり、伝送手段が第１のモードと同じ動作状態である第２のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。
また、信号処理回路を備えた画像読取装置が、生成手段を構成する駆動手段およびアナログ処理手段と伝送手段に相当するデータ伝送手段とが通常動作状態である第１のモード、あるいは駆動手段とアナログ処理手段とが第１のモードとは異なる動作状態（待機状態）であり、データ伝送手段が第１のモードと同じ動作状態である第２のモードを選択的に実行することにより、無駄な消費電力を抑えつつ、読取（動作）可能状態への復帰を高速化することができる。

この発明による画像読取装置に備えた信号処理回路の構成例を示す回路図である。 図１のＡＦＥ２０内のクランプ部（ＣＬＰ）２１の内部構成例を示す回路図である。 図２に示すクランプ部２１の動作の第１例を示すタイミング図である。 同じくクランプ部２１の動作の第２例を示すタイミング図である。 同じくクランプ部２１の動作の第３例を示すタイミング図である。 図１のＣＣＤ１に備えてある出力回路の構成例を示す回路図である。 図６に示す出力回路の動作の第１例を示すタイミング図である。 同じく出力回路の動作の第２例を示すタイミング図である。

同じく出力回路の動作の第３例を示すタイミング図である。 図１に示した信号処理回路による作用効果の説明に供するブロック図である。 この発明による信号処理回路の基本構成例を示す回路図である。 この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図である。 この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図である。 従来の画像読取装置に備えた信号処理回路の構成例を示す回路図である。 同じく他の構成例を示す回路図である。 従来の信号処理回路の基本構成例を示す回路図である。

以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態は、画像読取装置において、以下の特徴を有する。
すなわち、画像読取装置内のクロック生成と後段へのクロック・同期信号の供給動作を実行させ、ＣＣＤ駆動などの負荷駆動動作を停止するモードを備えていることが特徴になっている。

そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来の画像読取装置に備えた信号処理回路の問題点について、図１４，図１５を参照して説明する。
図１４および図１５は、従来の画像読取装置に備えた信号処理回路の異なる構成例を示す回路図である。

画像読取装置は、原稿からの反射光を取得し、それをＣＣＤ１で光電変換して電気信号（画像信号）に変えることで原稿の画像を読み取るものであり、例えば図１４に示すように、タイミング制御手段であるタイミング制御部（ＴＧ：Timing Generator）１０と、光電変換手段であるＣＣＤ（Charge Coupled Device）１と、駆動手段であるＣＣＤ駆動ドライバ（ＤＲＶ）２と、アナログ処理手段を構成するコンデンサ３およびアナログ処理ＩＣ（ＡＦＥ:
Analog Front End）２０と、データ伝送手段であるＬＶＤＳ（低電圧作動信号方式：Low Voltage differential Signal）トランスミッタ３０とによって構成された信号処理回路を備えている。

タイミング制御部（以下「ＴＧ」ともいう）１０では、発振子（ＯＳＣ）４の出力を基準クロック生成手段であるＰＬＬ（Phase Locked Loop）部１１で逓倍した基準クロックを生成し、ＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２、ＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４、同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５に供給される。それらの信号生成部では、基準クロックを用いて各種制御信号（クロックや同期信号を含む）を生成し、出力する。

ＣＣＤ駆動ドライバ（以下「ＤＲＶ」ともいう）２は、ＴＧ１０のＣＣＤ駆動クロック生成部１２からのＣＣＤ駆動信号（ｃｃｄ＿ｃｋ）を受けて、ＣＣＤ１へ駆動信号（ＣＣＤ＿ＣＫ）を供給して駆動させる。
ＣＣＤ１は、リニアイメージセンサであり、ＤＲＶ２からの駆動信号（ＣＣＤ＿ＣＫ）に基づいて、原稿からの反射光を光電変換し、アナログ画像信号（ｓｉｇ）として出力する。そのアナログ画像信号（以下単に「画像信号」又は「アナログ信号」ともいう）は、コンデンサ３によるＡＣ結合（交流結合）を介してアナログ処理ＩＣ（以下「ＡＦＥ」ともいう）２０へ入力される。

ＡＦＥ２０は、クランプ部（ＣＬＰ）２１、サンプル・ホールド部（Ｓ／Ｈ）２２、Ａ／Ｄ変換部（Ａ／Ｄ）２３によって構成される。そして、クランプ部２１では、入力される画像信号の基準レベルをＡＦＥ２０内部の基準電圧に合わせこみ、サンプル・ホールド部２２では入力される画像信号をサンプル・ホールドし、信号成分のみを抽出する。Ａ／Ｄ変換部２３では、入力されたアナログ信号（画像信号）を１０ｂｉｔのデジタルデータ（ＤＡＴＡ）に変換する。ＡＦＥ２０では、他に信号増幅部（ＰＧＡ： Programmable Gain Amplifier）や黒補正フィードバックループ等を備えているが、この発明とは直接関係がないため、図示を省略している。

Ａ／Ｄ変換部２３によって変換されたデジタルデータ（ＤＡＴＡ）は、ＬＶＤＳトランスミッタ（以下「ＬＶＤＳ」ともいう）３０に入力され、データ変換部（ｄａｔａ＿ｅｘｃｈｇ）３１でＴＧ１０から出力されるライン同期信号（ｌｓｙｎｃ）と同じ信号にマッピングされる。その後、シリアルデータに変換され、ＬＶＤＳデータ（ＬＶ＿ＤＡＴＡ）として後段に出力される。ＬＶＤＳ３０はＴＧ１０と同様にＰＬＬ部３２が内蔵され、ＴＧ１０から出力されたＬＶＤＳクロック（ｌｖ＿ｃｋ）から内部の動作クロックを生成し、伝送クロック（ＬＶ＿ＣＫ）としてＬＶＤＳデータ（ＬＶ＿ＤＡＴＡ）と共に後段の画像処理部（図示せず）に出力される。

ところで、画像読取装置などは、原稿の画像を読み取る読取動作をしている「読取動作モード」、読取指示があるまで待機状態としている「待機モード」、消費電力を低減する「低電力モード」の各動作モードを持つ。ここで、読取動作モード（以下「読取可能状態」，「通常動作状態」，「通常動作」，「通常状態」，又は「通常動作モード」ともいう）と待機モード（以下「待機状態」又は「待機」ともいう）は、読取動作を行っているかどうかの違いはあるが、どちらも通電しており、各部は通常動作をしている。つまり、待機モードは読取動作を行っていないが、読取動作モードと同程度の無駄な電力を消費していることになる。また、低電力モードでは通電がされないため、システムの消費電力を低減している。

ここで、画像読取装置やＭＦＰ（デジタル複合機）の動作サイクルを考えると、一般に待機モードの占める割合は、低電力モードの次に大きい。つまり、システムとしての消費電力を考える上では、待機モード時の消費電力を低減することが重要となる。
待機モード時の消費電力を抑えるには、待機モード時に低電力モード時と同様に電源をオフにし、通電しないことが容易である。しかし、読取動作指示があった場合、それまで電源オフ状態であったため、動作復帰するには各部のレジスタ設定やＰＬＬ部の回路動作の安定などを待つ必要があり、読取可能状態に即座に復帰することができない。

上記問題に対し、特許文献１には、ＰＬＬ部（ＰＬＬ回路）の出力クロックをスイッチでオン／オフ制御することで、消費電力低減と復帰の高速化を図る構成について開示されている。
すなわち、例えば図１５に示すように、ＴＧ１０′内のＰＬＬ部１１の出力である基準クロックが電子スイッチ（以下単に「スイッチ」という）１６でオンにされている第１のモードを通常動作状態（通常動作モード）とし、スイッチ１６でＰＬＬ部１１の出力をオフにしている第２のモードを第１のモードとは異なる動作状態である待機状態（待機モード）とする。

これにより、待機モード時はＴＧ１０′内の各信号生成部（＊＊＿ｇｅｎ）１２〜１５の動作が停止しているため、後段のＤＲＶ２やＣＣＤ１、ＡＦＥ２０、ＬＶＤＳ３０といった各部の動作も停止し、消費電力を低減する。なお、ＰＬＬ部１１の出力側のスイッチ１６は、イネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７によって制御する構成としている。

読取動作指示があった場合には、ＰＬＬ部１１は動作し続けているので、ＴＧ１０′内のＰＬＬ部１１の出力をスイッチ１６でオンにすれば、ＰＬＬ部１１の動作の安定を待つ必要がなく、ＴＧ１０′内の各信号生成部（＊＊＿ｇｅｎ）１２〜１５、および後段のＤＲＶ２やＣＣＤ１、ＡＦＥ２０、ＬＶＤＳ３０といった各部を即座に動作することができる。また、ＰＬＬ部１１の後段は、スイッチ１６のみを制御しており、ＴＧ１０′やＡＦＥ２０のレジスタ設定も維持することができるので、レジスタ設定を再度行う必要もない。

しかし、画像読取装置をシステムの一部として考えると、上記技術では必ずしも通常状態への復帰が高速化するわけではない。これは、ＴＧ１０′内のＰＬＬ部１１の出力側のスイッチ１６がオフ状態の場合、ＬＶＤＳクロック（ｌｖ＿ｃｋ）、伝送クロック（ＬＶ＿ＣＫ）、およびライン同期信号（ｌｓｙｎｃ）を後段に出力しないためである。つまり、ＬＶＤＳクロック（ｌｖ＿ｃｋ）が供給されないと、ＬＶＤＳ３０内のＰＬＬ部３２は動作しない。復帰する場合には、ＬＶＤＳ３０内のＰＬＬ部３２の安定を待たなければならない。

また、画像読取装置の後段には通常、図示しない画像処理部が構成され、そこでは画像読取装置で読み取った画像データの補正や処理が行われる。このとき、画像読取装置が出力する伝送クロック（ＬＶ＿ＣＫ）やライン同期信号（ｌｓｙｎｃ）に基づいて動作しており、動作クロックや各種同期信号の基準としている。そのため、クロックやライン同期信号が入力されていない状態では画像処理部の動作が規定されず、レジスタや回路のオーバーフロー（飽和）などが生じる可能性があり、その状態でクロックやライン同期信号を再開しても正常に復帰することができない。それどころか、異常動作状態であるにも関わらず復帰してしまい、読取動作を行った際に異常画像の発生やシステム停止などの問題を引き起こす。

これは、電源投入時も同様であるが、電源投入時は回路のリセット動作を入れるためこのような問題は発生しない。通常動作への復帰時も、同様に画像処理部にリセット動作を入れればよいが、その際にはレジスタの値もリセットされてしまうため、結局はレジスタ設定が必要となり、高速に復帰させることができない。
なお、図１５は動作を停止している第２のモードを示しているが、実線で示している信号は動作状態を、破線で示している信号は停止状態を示している。

そこで、上述した問題を解消し、待機モード時も通常動作（通常状態）時と同様のＣＣＤ出力レベル（直流オフセットレベル）を実現できるようにするため、この発明の実施形態を以下に示す。
まず、この発明による画像読取装置に備えた信号処理回路の構成例について説明する。
図１は、その信号処理回路の構成例を示す回路図であり、図１４，図１５と同じ部分には同一符号を付してそれらの説明を省略する。

この実施形態の画像読取装置では、待機モード時もＬＶＤＳ３０から後段に出力されるＬＶ＿ＣＫとＬＶ＿ＤＡＴＡ（ｌｓｙｎｃ）を供給できる構成とし、ＴＧ１００内のＰＬＬ部１１の出力をイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７によってオン／オフするスイッチ１６は、ＰＬＬ部１１の出力端とＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３の入力端との間に介挿し、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４および同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５にはＰＬＬ部１１の出力端を接続し、ＰＬＬ部１１の出力を常時供給する構成とする。

すなわち、ＴＧ１００内のＰＬＬ部１１を常に動作状態とし、ＰＬＬ部１１の出力がスイッチ１６でオンにされているモード（第１のモード）を通常動作とし、スイッチ１６でＰＬＬ部１１の出力をオフに制御しているモードを待機モードとする。これにより、待機モード時はＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２、ＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３の動作が停止し、後段のＤＲＶ２、ＣＣＤ１、ＡＦＥ２０の動作を停止しているので、消費電力を低減できる。また、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４、同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５は動作しているため、ＬＶＤＳ３０の出力、つまり、後段へのクロックやライン同期信号を供給しており、後段の画像処理部は通常状態と同様に動作する。よって、スイッチ１６およびイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７が、モード選択実行手段としての機能を果す。

ここで、画像読取装置全体の消費電力は、ＣＣＤ１の駆動部分を中心として、ＤＲＶ２、ＡＦＥ２０、およびＣＣＤ１での消費電力がほぼ全体を占め、それを除くとＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２の割合が比較的大きい。それ以外のＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４、ＬＶＤＳ３０等の消費電力の全体に占める割合は無視できるほど小さい。

特に、ＬＶＤＳ３０（３．５ｍＡの定電流駆動）に至っては、一般に数十ｍＷの消費電力であるため、大きくても画像読取装置全体の消費電力（数〜十数Ｗ）の１％程度である。
したがって、この実施形態のようにＬＶＤＳ３０やＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４を動作状態のままにしても、画像読取装置の電力低減の効果が損なわれることはない。

一方、読取動作指示があった場合には、ＴＧ１００内のＰＬＬ部１１およびＬＶＤＳ３０内のＰＬＬ部３２は動作し続けているので、ＰＬＬ部１１の出力をスイッチ１６でオンにすれば、ＴＧ１００およびＬＶＤＳ３０ともにＰＬＬ部１１，３２の動作の安定を待つ必要なしに動作する。
また、ＴＧ１００内のＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３の各動作を即座に開始することができるので、後段のＤＲＶ２、ＣＣＤ１、およびＡＦＥ２０を即座に動作させることができる。

さらに、ＰＬＬ部１１の後段のスイッチ１６のみを制御しているため、ＴＧ１００やＡＦＥ２０のレジスタ設定も維持することができ、レジスタ設定を再度行う必要もない。
さらにまた、画像読取装置後段の画像処理部へのクロックやライン同期信号を供給し続けているため、画像処理部が復帰できなかったり、あるいは異常動作状態で復帰してしまうことを回避することができる。
以上のように、待機モード時には、ＤＲＶ２、ＣＣＤ１，ＡＦＥ２０等の消費電力が大きい負荷駆動動作を停止し、消費電力が小さいＬＶＤＳ３０のみを動作させることで、消費電力を低減しつつ、読取動作指示があった場合には、確実かつ高速に通常動作状態へ復帰することができる。

また、タイミング制御部１００のＰＬＬ部１１を常に動作状態とし、タイミング制御部１００が、通常動作時（第１のモードの場合）には、ＰＬＬ部１１からの基準クロックに基づいてＤＲＶ２，ＣＣＤ１，ＡＦＥ２０，ＬＶＤＳ３０にそれぞれ対応する制御信号を供給し、待機時（第２のモードの場合）には、ＤＲＶ２，ＣＣＤ１，ＡＦＥ２０にそれぞれ通常動作時とは異なる制御信号を、ＬＶＤＳ３０に通常動作時と同じ制御信号を供給することにより、容易に各部の動作状態を切り替えられるという効果を得ることもできる。

なお、この実施形態の画像形成装置では、図１に示したように、ＰＬＬ部１１の出力の基準クロックをスイッチ１６でオン／オフすることで、ＤＲＶ２、ＣＣＤ１，およびＡＦＥ２０の各動作を停止しているが、モード選択実行手段であるイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７から動作制御（オン／オフ）信号を供給し、ＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３の各動作を停止することで、ＤＲＶ２、ＣＣＤ１，およびＡＦＥ２０の各動作を停止してもよい。あるいは、その各動作を通常状態とは異なる動作にする。それについては、追って詳細に説明する。
また、ＡＦＥ２０が動作を停止している場合、ＬＶＤＳ３０に入力される画像データは不定となるが、待機モード時の画像データは無効（使用していない）データであるため、特に問題にはならない。

次に、このＡＦＥ２０内のクランプ部（ＣＬＰ）２１の動作について説明する。
画像読取装置では、一般にＣＣＤの出力をコンデンサによるＡＣ結合を介してＡＦＥ０に入力する。これは、ＣＣＤとＡＦＥの基準電圧レベルが異なるためであり、ＡＦＥではＣＣＤから出力される画像信号の基準レベルをＡＦＥ内部の基準レベルに合わせこむため、クランプ部（クランプ回路）によって直流再生を行う。

図２は、図１のＡＦＥ２０内のクランプ部（ＣＬＰ）２１の内部構成例を示す回路図である。
図３は、図２に示すクランプ部２１の動作（クランプ動作）の第１例を示すタイミングチャートである。
クランプ部２１は、例えば図２に示すように、バッファ（ｂｕｆ）２１１と、スイッチ（ｓｗ）２１２と、クランプ制御部（ｃｌｐ＿ｃｔｌ）２１３とによって構成される。

クランプ制御部（ｃｌｐ＿ｃｔｌ）２１３は、例えば図３に示すＴＧ１００から出力されるクランプ制御信号（ｃｌｐｉｎ）とサンプル・ホールド制御信号（ｓｈｄ）との論理積（ＡＮＤ）を取った信号（ｃｌｐ）により、スイッチ２１２のオン／オフを制御する。そして、スイッチ２１２がオンになっている場合、図示しない電源から供給されたクランプ基準電圧（Ｖｃｌｐ）が抵抗Ｒを介してバッファ（ｂｕｆ）２１１に入力され、アナログ画像信号（ｓｉｇ）を出力するＣＣＤ１の後段に接続されているコンデンサ３のＡＣ結合容量によるＡＦＥ２０側電位がクランプ基準電圧（Ｖｃｌｐ）に一致するように、コンデンサ３が充放電する。このコンデンサ３に蓄積された電荷により、ＡＣ結合前後の電圧は固定（クランプ）される。

一方、コンデンサ３のＡＣ結合容量は通常数ｕＦ程度であり、その充放電時定数はスイッチ２１２のオン抵抗との積となり、数ｍｓ程度となる。また、クランプ動作は、例えば図３に示すように、通常動作時には１ライン内の任意の期間且つ１画素内の任意の期間で行うが、待機時にはクロックを停止（ローレベル“Ｌ”に固定）しているとクランプ動作が行われない。つまり、通常動作状態への復帰時にクランプ動作を行い、ＡＦＥ２０の入力電圧を所定のレベルに安定するまで待つ必要がある。

しかし、通常動作時でも実際にクランプ動作に要する期間は１ライン内の１％程度と比率は小さい。そのため、コンデンサ３のＡＣ結合への充放電、つまりクランプ動作（ＡＦＥ２０の入力電圧）を安定させるには、数百ｍｓの時間（クランプ電位追従時間）を要し、通常動作状態への復帰を高速化できないという問題がある。
なお、図３におけるアナログ画像信号（ｓｉｇ）は、ＣＣＤ１が動作停止している場合の信号を示し、任意の直流レベルを示している。

そこで、クランプ部２１が待機モード時も通常動作時と同様にクランプ動作を行うようにするとよい。但し、待機モード時にクランプ動作を行うためには、ＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３がクランプ制御信号（ｃｌｐｉｎ）とサンプル・ホールド制御信号（ｓｈｄ）を制御しなければならないため、図１のＰＬＬ部１１の後段にＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３を直接接続し、ＰＬＬ部１１の出力をＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３に常時供給する必要がある。

図４は図２のクランプ部２１の動作の第２例を、図５はその動作の第３例をそれぞれ示すタイミングチャートであり、いずれもクランプ電位追従時間を短縮するため、クランプ部２１が待機モード時もクランプ動作を行う様子を示している。
具体的には、図２のクランプ制御部（ｃｌｐ＿ｃｔｌ）２１３で生成する信号（ｃｌｐ）を、例えば図４に示すように、通常動作状態では図３と同様にクランプ制御信号（ｃｌｐｉｎ）とサンプル・ホールド制御信号（ｓｈｄ）との論理積とし、待機モードではクランプ制御信号（ｃｌｐｉｎ）と同じとすることにより、１ライン内の任意の期間でクランプ動作を行わせることができる。

これにより、待機モード時もクランプ動作を行っているので、通常動作状態への復帰時にもＡＣ結合充放電の待ち時間を短縮することができる。そのため、クランプ動作の安定を待つ必要がなくなり、復帰を高速化することができる。
なお、サンプル・ホールド制御信号（ｓｈｄ）は、図４に示したように、通常動作状態ではクロック動作をしているが、待機モード時にはＣＣＤ１の動作を停止し、アナログ画像信号（ｓｉｇ）は任意の直流レベルとなるため、サンプル・ホールド制御信号（ｓｈｄ）をハイレベル“Ｈ”に固定にして、待機モード時の消費電力増加を回避している。

一方、通常動作状態へ復帰する際に、ＣＣＤ１への駆動信号（ＣＣＤ＿ＣＫ）は、停止→入力と過渡的に変化するため、ＣＣＤ１の出力信号（ｓｉｇ）は一時的に暴れる可能性がある。この場合、ＣＣＤ１自体は特に問題にならないが、ＡＦＥ２０ではコンデンサ３によってＡＣ結合をしているため、出力信号（ｓｉｇ）の暴れがＡＦＥ２０に伝わり、過電圧・過電流を引き起こす場合がある。

そのため、例えば図５に示すように、待機モード時にクランプ制御信号（ｃｌｐｉｎ）も“Ｈ”に固定し、常時クランプ動作を行うようにするとよい。
これにより、ＡＦＥ２０の入力では、コンデンサ３によるＡＣ結合とスイッチ２１２のオン抵抗によるフィルタ（ハイパスフィルタ）を構成することができ、ＡＦＥ２０に出力信号（ｓｉｇ）の暴れが入力された場合でも、それをクランプ基準電圧（Ｖｃｌｐ）に引き戻し、結果、過電圧・過電流を抑えることができる。また、常時クランプ動作を行っているため、図４と同様、通常動作状態への復帰時にクランプ動作の安定を待つ必要がなく、消費電力増加を招くこともない。

以上のように、待機時にもクロック動作を伴わないクランプ動作を行うことで、読取可能状態への復帰時、クランプ電圧の安定を待つ必要がなくなるため、復帰を高速化することができる。また、常時クランプ動作にすることで、復帰時のＡＦＥ２０への過電圧・過電流をも回避することができる。
なお、図４，図５の例では、ＴＧ１００から出力されるクランプ制御信号（ｃｌｐｉｎ）とサンプル・ホールド制御信号（ｓｈｄ）を、待機時に変更するように制御しているが、ＴＧ１００から制御信号を供給してＡＦＥ２０で動作を切り替えてもよい。

次に、図１のＣＣＤ１の動作について説明する。
この実施形態では、待機時にＣＣＤ駆動信号（ｃｃｄ＿ｃｋ）を停止しているが、この場合、ＣＣＤ１の出力レベルが規定されず不定となり、通常動作状態と同じレベルになっているとは限らない。これは、ＣＣＤ１の出力電圧レベルがＣＣＤ１内の出力回路のクランプ動作によって決まるためである。

図６は、図１のＣＣＤ１に備えてある出力回路の構成例を示す回路図である。
図７は、図６に示す出力回路の動作の第１例を示すタイミングチャートである。
ＣＣＤ１は、光電変換された電荷を図示しない転送レジスタで１画素毎に転送する。転送された電荷は、最終的に図６の電荷検出容量（Ｃｆｊ）のコンデンサ１０１に出力され、電荷→電圧変換される。変換された電圧信号は、その後アンプ（ａｍｐ）１０２で増幅され、コンデンサ１０３によるＡＣ結合を介してバッファ（ｂｕｆ）１０４にてバッファされ、外部に画像信号として出力される。

ここで、図６の「ｒｓ」はコンデンサ１０１に蓄積された電荷をトランジスタ１０５を介してリセットするためのクロック、「ｃｐ」はリセット後の電圧レベルをトランジスタ１０６を介して任意のレベルにクランプするためのクロックであり、それぞれ画素毎に制御される。
「Ｖｒｓ」はリセット基準電圧、「Ｖｃｐ」はクランプ基準電圧であり、クランプ基準電圧ＶｃｐがＣＣＤ１の出力レベル（直流オフセットレベル）を決めている。

一方、クロック（ｒｓ，ｃｐ）は、一般に外部から入力された信号を直接使用するわけではなく、コンデンサ１０７，１０８によるＡＣ結合を介してローレベル“Ｌ”を所定の電圧に底上げした信号に変換される。これは、ＣＣＤ１が１０Ｖなどの高い電源電圧で動作し、ＮＭＯＳで製造されるためである。そのため、クロック（ｒｓ，ｃｐ）はローレベル“Ｌ”を底上げする必要があり、この動作はシフトゲート駆動信号であるシフトゲートパルス（ｓｈ）によるトランジスタ１０９の動作により所定のローレベル“Ｌ”にクランプすることで実行される。
なお、シフトゲートパルス（ｓｈ）は、フォトダイオードで蓄積された全画素の電荷を転送レジスタにシフトゲートを介して転送するためのパルスであるが、クロック（ｒｓ，ｃｐ）のローレベル“Ｌ”のクランプ制御にも使用されている。

図１に示した構成では、例えば図７に示すように、通常動作時には通常駆動状態とする通常のクロック（ｒｓ，ｃｐ）が入力され、ＣＣＤ１から画像信号（ｓｉｇ）が出力される。しかし、待機モード時にはクロックは停止（“Ｌ”に固定）され、特にクロック（ｃｐ）が停止しているために、ＣＣＤ１の出力段のバッファ（ｂｕｆ）１０４の入力が不定となり、ＣＣＤ１の出力電圧も不定となる。このため、図４又は図５によって説明したように、待機時にＡＦＥ２０でクランプ動作を行っても、通常動作状態に復帰した際にはＡＦＥ２０の入力電圧が正規のレベルからずれるという問題がある。

そこで、待機モード時もＣＣＤ１の出力レベルを通常動作時と同様の出力レベル（直流オフセットレベル）にするとよい。但し、待機モード時にＣＣＤ１の出力レベルを通常動作時と同様の出力レベルにするためには、ＤＲＶ２がクロック（ｒｓ，ｃｐ）およびシフトゲートパルス（ｓｈ）を制御しなければならないため、図１のＰＬＬ部１１の後段にＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２に直接接続し、ＰＬＬ部１１の出力をＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２に常時供給する必要がある。

図８は図６に示した出力回路の動作の第２例を、図９はその動作の第３例をそれぞれ示すタイミングチャートである。
図８の例では、待機モード時に、シフトゲートパルス（ｓｈ）は通常動作時と同じ信号とし、クロック（ｒｓ，ｃｐ）は周波数を落としている。これにより、ＣＣＤ１の出力レベルを通常動作時とほぼ同じクランプ基準電圧Ｖｃｐとし、待機時にもＡＦＥ２０のクランプ動作を確実に行えるようにする。
よって、消費電力を抑え、確実にＡＣ結合充放電の待ち時間を短縮することができる。
但し、図８では、低い周波数でもクロック動作を行っているために、僅かといえど消費電力は増加してしまう。

そこで次に、待機モード時のクロック（ｒｓ，ｃｐ）を、例えば図９に示すように、シフトゲートパルス（ｓｈ）の反転かつ時間ｔｄだけ遅延させた信号とするとよい。
ここで、反転しているのはクロック（ｒｓ，ｃｐ）の極性を合わせているためであり、遅延させているのは、クロック（ｒｓ，ｃｐ）をシフトゲートパルス（ｓｈ）でローレベル“Ｌ”に確実にクランプするための時間を確保するためである。なお、図９では、シフトゲートパルス（ｓｈ）のネゲート（↓）からクロック（ｒｓ，ｃｐ）のアサート（↑）までの期間ｔｄが、遅延時間に相当する。

この場合、クロック（ｒｓ，ｃｐ）はほぼハイレベル“Ｈ”状態であり、常にリセット／クランプ動作を行うため、ＣＣＤ１の出力電圧は通常動作時とほぼ同じクランプ基準電圧Ｖｃｐに維持される。また、シフトゲートパルス（ｓｈ）期間で毎ライン、クロック（ｒｓ，ｃｐ）のローレベル“Ｌ”をクランプしているため、経時でもリセット／クランプを安定に動作することができる。なお、クロック（ｒｓ，ｃｐ）が常時ハイレベル“Ｈ”の場合は、ローレベル“Ｌ”が徐々に変化していくため、経時でリセット／クランプ動作が正常に動作しなくなる。

よって、消費電力を最小限にし、確実にＡＣ結合充放電の待ち時間を短縮することができる。
以上のように、待機時にもクロックの周波数を落としたり、あるいはクロック動作を伴わないリセット／クランプ動作を行うことで、ＣＣＤ１の出力レベルを通常動作時と同じレベルにすることができるため、ＡＦＥ２０のクランプ動作のずれをなくすことができ、通常動作状態への復帰時、確実にＡＦＥ２０のクランプ動作の安定待ちを省略することができる。
なお、図８，図９の例では、ＴＧ１００から出力されるクロック（ｒｓ，ｃｐ）およびシフトゲートパルス（ｓｈ）を、待機時に変更するように制御しているが、ＴＧ１００から制御信号を供給してＤＲＶ２又はＣＣＤ１内部で動作を切り替えてもよい。

このように、この実施形態の画像読取装置に備えた信号処理回路によれば、ＴＧ１００内のイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７が、通常動作時には、図１０の（ａ）に示すようにスイッチ１６をオンにすることにより、ＰＬＬ部１１から出力される基準クロックがＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２、ＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４、および同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５に供給されるため、ＴＧ１００，ＤＲＶ２，ＣＣＤ１，ＡＦＥ２０，およびＬＶＤＳ３０が動作を行う。

また、待機時には、図１０の（ｂ）に示すようにスイッチ１６をオフにすることにより、ＰＬＬ部１１から出力される基準クロックが、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４および同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５には供給されるが、ＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３には供給されないため、ＴＧ１００，ＤＲＶ２，ＣＣＤ１，およびＡＦＥ２０は通常動作時とは異なり、停止状態（非クロック動作）となり、ＬＶＤＳ３０は通常動作時と同じ動作を行い、後段にクロックおよび同期信号を供給し続ける。
それによって、待機時の無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。

あるいは、待機時には、スイッチ１６がオンでも、ＰＬＬ部１１から出力される基準クロックが、ＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２又はＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３にも供給されるようにし、ＣＣＤ１の出力レベルを図８又は図９によって説明したように通常動作時と同じレベルとするか、ＡＦＥ２０でのクランプ動作を図４又は図５によって説明したように常時行うようにすることもできる。
それによって、待機時の消費電力を抑えることができ、またＰＬＬ部３２の動作や後段画像補正部の回路安定、あるいはＡＦＥ２０への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態（通常動作状態）へ即座に復帰することができる。

なお、ＴＧ１００内のイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７およびスイッチ１６を省略し、待機時にも、ＰＬＬ部１１から出力される基準クロックが、ＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２およびＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３に供給されるようにし、ＣＣＤ１の出力レベルを図８又は図９によって説明したように通常動作時と同じレベルとすると共に、ＡＦＥ２０でのクランプ動作を図４又は図５によって説明したように常時行うようにすることができる。
そのようにしても、待機時にＣＣＤ１およびＡＦＥ２０でのクロック動作が減少するため、待機時の消費電力を抑えることができ、またＰＬＬ部３２の動作や後段画像補正部の回路安定、およびＡＦＥ２０への入力でのクランプ動作の安定をも待つ必要がないため、読取動作指示があった場合には、読取可能状態へ即座に復帰することができる。

以上、この発明をＣＣＤによって原稿の画像を読み取る画像読取装置（スキャナ）に備えた信号処理回路に適用した実施形態について説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取る画像読取装置に備えた信号処理回路には勿論、イメージセンサによって原稿の画像を読み取る他の画像読取装置に備えた信号処理回路、それらの信号処理回路を備えた画像読取装置を搭載したデジタル複写機，ファクシミリ装置，プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として用紙等のシートに印刷することができる。また、イメージセンサ以外の負荷（生成部）を含む信号処理回路や、それを備えた画像読取装置や画像形成装置等の各種電子機器にも、この発明を適用可能である。この発明による信号処理回路を備えることにより、安定動作かつ高信頼性の画像読取装置や画像形成装置等の電子機器を提供することができる。

例えば、図１１に示すように、制御部５０、生成部６０、伝送部７０を備えた信号処理回路にも、この発明を適用することができ、これまで説明したような効果を同様に得ることができる。
そこで、その信号処理回路について説明する。

図１１は、この発明による信号処理回路の基本構成例を示す回路図である。
この信号処理回路は、制御手段である制御部５０、生成手段である生成部６０、伝送手段である伝送部７０を備えている。
制御部５０は、基準クロック（基準ｃｋ）生成部５１、第１クロック出力部５２、第２クロック出力部５３、同期信号出力部５４、スイッチ５５、およびイネーブル（ｅｎａｂｌｅ）制御部５６からなる。

基準クロック生成部５１は、基準クロックを生成する基準クロック生成手段であり、図１のＰＬＬ部１１に相当する。
第１クロック出力部５２は第１クロックｃｋ１を、第２クロック出力部５３は第２クロックｃｋ２をそれぞれ基準クロック生成部５１からの基準クロックに基づいて出力するクロック出力手段であり、図１のＣＣＤ駆動クロック生成部（ｃｃｄｃｋ＿ｇｅｎ）１２、ＡＦＥ駆動クロック生成部（ａｆｅｃｋ＿ｇｅｎ）１３、ＬＶＤＳクロック生成部（ｌｖｃｋ＿ｇｅｎ）１４に相当する。

同期信号出力部５４は、基準クロック生成部５１からの基準クロックに基づいて同期信号ｓｙｎｃを出力する同期信号出力手段であり、図１の同期信号生成部（ｓｙｎｃ＿ｇｅｎ）１５に相当する。
イネーブル制御部５６は、スイッチ５５を通常動作時にはオンに、待機時にはオフに制御するイネーブル制御手段であり、図１のイネーブル制御部（ｅｎａｂｌｅ＿ｃｔｌ）１７に相当する。
生成部６０は、第１クロック出力部５２からの第１クロックに基づいて画像信号等の所定信号（ｓｉｇ）を生成する生成手段であり、図１のＤＲＶ２やＣＣＤ１に相当する。

伝送部７０は、変換部７１および伝送クロック（伝送ｃｋ）生成部７２を備えている。
変換部７１は、生成部６０からの所定信号を伝送クロック生成部７２からの伝送クロックに基づいて変換し、同期信号出力部５４からの同期信号ｓｙｎｃと共に外部へ伝送する変換手段であり、図１のデータ変換部３１に相当する。
伝送クロック生成部７２は、第２クロック出力部５３からの第２クロックｃｋ２に基づいて伝送クロックを生成し、外部へ伝送する伝送クロック生成手段であり、図１のＰＬＬ部３２に相当する。

このように構成されたこの実施形態の信号処理回路では、イネーブル制御部５６が、通常動作時にはスイッチ５５をオンにするため、基準クロック生成部５１からの基準クロックが第１クロック出力部５２、第２クロック出力部５３、および同期信号出力部５４に供給され、生成部６０および伝送部７０で通常の動作が行われる。また、待機時にはスイッチ５５をオフにするため、基準クロック生成部５１からの基準クロックが生成部６０には供給されないため、生成部６０は停止状態となる。
したがって、その分だけ消費電力を低減できる。

一方、従来の信号処理回路では、例えば図１６に示すように、制御部５０′内の各部が待機時，通常動作時に関係なく通電状態なので、待機時は通常の動作を行っていないが、通常動作時と同程度の無駄な電力を消費していることになり、図１４によって説明したような問題がある。

図１２は、この発明による信号処理回路を備えたスキャナのハード構成例を示す概略図であり、図１等と同じ部分（ＣＣＤ１）には同一符号を付している。
このスキャナ３００は、フラットベッド方式のものであり、本体上面に、原稿が載置される原稿ガラスであるコンタクトガラス３０１が設置されている。
コンタクトガラス３０１の下方には、第１キャリッジ３０６と第２キャリッジ３０７が２対１の速度で矢印Ａ方向（副走査方向）に移動するように配置されている。

第１キャリッジ３０６には光源としてのハロゲンランプ３０２と第１ミラー３０３が搭載され、第２キャリッジ３０７には第２ミラー３０４および第３ミラー３０５が搭載されている。
ハロゲンランプ３０２によって照射された原稿からの反射光は、第１ミラー３０３、第２ミラー３０４、および第３ミラー３０５によって反射されて結像レンズ３０８に入射し、その結像レンズ３０８で集光され、ＣＣＤ（リニアイメージセンサ）１の結像面に結像し、ＣＣＤ１で光電変換されたアナログ画像信号がこの発明による信号処理回路３０９でデジタル画像データ（原稿の画像データ）に変換され、後段に送られる。

一方、原稿の画像データの主走査方向（副走査方向と直交する方向）の分布を均一にするためには、シェーディング補正を行うが、そのための基準白板３１１の読み取りデータを取得する必要がある。
シェーディング補正を行うためには、原稿の画像読み取り前に、ハロゲンランプ３０２による照明により、基準白板３１１の表面が読み取られ、その読み取り結果（読み取りデータ）に基づいて原稿の画像読み取り時のシェーディング補正が行われる。

ここで、第１，第２キャリッジ３０６，３０７が２対１の速度で副走査方向に移動するのは、原稿面からＣＣＤ１の結像面までの光路長を一定に保持するためであり、ＣＣＤ１は信号処理回路３０９上に搭載されている。
また、コンタクトガラス３０１の上面を覆うように圧板３１０が開閉可能に設けられ、コンタクトガラス３０１上に原稿が載置されたとき、外部からの光がＣＣＤ１に入射しないようにしている。なお、圧板３１０に代えてＡＤＦ（自動原稿給送装置）あるいはＡＲＤＦなどを設け、原稿を自動的に給送できるように構成することも可能である。

図１３は、この発明による信号処理回路を備えたスキャナを搭載した画像形成装置の構成例を示す概略図であり、図１，図１２等と同じ部分には同一符号を付している。
画像形成装置５００は、スキャナ３００とプリンタ３２０とを備えている。
スキャナ３００は、前述のようにＴＧ１００、ＤＲＶ２、ＣＣＤ１、ＡＦＥ２０、ＬＶＤＳトランスミッタ３０を含むこの発明による信号処理回路を備え、ＬＶＤＳトランスミッタ３０が、ＡＦＥ２０からパラレル１０ｂｉｔのデジタル画像データ（デジタルデータ），ライン同期信号，クロックが入力されると、それらをプリンタ３２０のＬＶＤＳレシーバ３２６へシリアル送信する。

一方、プリンタ３２０は、プリンタエンジン３２１と、このプリンタエンジン３２１を制御する制御部３２２とを備え、両者はＩ／Ｆ３２３により通信可能に接続されている。
制御部３２２は、ＣＰＵ３２４、画像処理部３２５、およびＬＶＤＳレシーバ３２６を備えている。
ＬＶＤＳレシーバ３２６は、スキャナ３００のＬＶＤＳトランスミッタ３０からシリアル送信されたデジタル画像データ，ライン同期信号，クロックを受信すると、そのデジタル画像データをパラレル１０ｂｉｔのデジタル画像データに変換し、受信したライン同期信号，クロックと共に画像処理部３２５に入力する。

画像処理部３２５は、ＬＶＤＳレシーバ３２６からパラレル１０ｂｉｔのデジタル画像データ，ライン同期信号，クロックが入力されると、そのデジタル画像データに対し、そのライン同期信号およびクロックに基づいて各種画像補正や処理を行った後、そのデジタル画像データをプリンタエンジン３２１に出力して、用紙等のシート上に印刷（画像形成）を行わせる。
ＣＰＵ３２４は、スキャナ３００内のＴＧ１００と相互に通信可能に接続し、プリンタエンジン３２１およびスキャナ３００の動作全体を制御する。

このように、この発明による信号処理回路を備えたスキャナ３００を画像形成装置５００に搭載することにより、待機時の消費電力を抑えることができ、印刷動作指示があった場合には、印刷可能状態（通常動作状態）へ即座に復帰することができる。
なお、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲に記載された技術思想に含まれる技術的事項の全てが対象となることは言うまでもない。

以上の説明から明らかなように、この発明によれば、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化することができる。したがって、無駄な消費電力を抑えつつ、動作可能状態への復帰を高速化できる信号処理回路、画像読取装置、および画像形成装置を提供することができる。

１：ＣＣＤ ２：ＤＲＶ（ＣＣＤ駆動ドライバ）
３，１０１，１０３，１０７，１０８：コンデンサ ４：発振子
１００：ＴＧ（タイミング制御部） １１：３２：ＰＬＬ部
１２：ＣＣＤ駆動クロック生成部 １３：ＡＦＥ駆動クロック生成部
１４：ＬＶＤＳクロック生成部 １５：同期信号生成部
１６，５５，２１２：スイッチ １７，５６：イネーブル制御部
２０：ＡＦＥ（アナログ処理ＩＣ） ２１：クランプ部
２２：サンプル・ホールド部 ２３：Ａ／Ｄ変換部 ３０：ＬＶＤＳトランスミッタ
３１：データ変換部 ５０：制御部 ５１：基準クロック生成部
５２：第１クロック出力部 ５３：第２クロック出力部 ５４：同期信号出力部
６０：生成部 ７０：伝送部 ７１：変換部 ７２：伝送クロック生成部
１０２：アンプ １０４，２１１：バッファ
１０５，１０６，１０９：トランジスタ ２１３：クランプ制御部
３００：スキャナ ３０９：信号処理回路 ５００：画像形成装置

特許第４０６４１６１号公報

Claims (8)

1. 信号を生成する生成手段と、該生成手段によって生成された信号を制御信号と共に後段に伝送する伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記生成手段と前記伝送手段とにそれぞれ対応する前記制御信号を供給する制御手段とを備えた信号処理回路であって、
   前記制御手段の前記基準クロック生成手段は、常に動作状態であり、
   前記生成手段と前記伝送手段とが通常動作状態である第１のモード、あるいは前記生成手段が前記第１のモードとは異なる動作状態であり、前記伝送手段が前記第１のモードと同じ動作状態である第２のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする信号処理回路。
2. 原稿からの反射光を光電変換して画像信号を生成する光電変換手段と、該光電変換手段を駆動する駆動手段と、前記光電変換手段からの前記画像信号の直流再生およびデジタル画像データへの変換を行うアナログ処理手段と、該アナログ処理手段からのデジタル画像データを制御信号と共に後段に伝送するデータ伝送手段と、基準クロックを生成する基準クロック生成手段を有し、前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給するタイミング制御手段とを備えた画像読取装置であって、
   前記駆動手段と前記アナログ処理手段と前記データ伝送手段とが通常動作状態である第１のモード、あるいは前記駆動手段と前記アナログ処理手段とが前記第１のモードとは異なる動作状態であり、前記データ伝送手段が前記第１のモードと同じ動作状態である第２のモードを選択的に実行するモード選択実行手段を設けたことを特徴とする画像読取装置。
3. 前記タイミング制御手段の前記基準クロック生成手段は、常に動作状態であり、
   前記タイミング制御手段は、前記第１のモードの場合には、前記基準クロック生成手段からの前記基準クロックに基づいて前記駆動手段と前記アナログ処理手段と前記データ伝送手段とにそれぞれ対応する前記制御信号を供給し、前記第２のモードの場合には、前記駆動手段と前記アナログ処理手段とにそれぞれ前記第１のモードとは異なる前記制御信号を、前記データ伝送手段に前記第１のモードと同じ前記制御信号を供給することを特徴とする請求項２に記載の画像読取装置。
4. 前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
   前記アナログ処理手段は、前記第１のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第２のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて前記ライン内の任意期間で前記クランプ動作を行うように制御することを特徴とする請求項２又は３に記載の画像読取装置。
5. 前記アナログ処理手段の前記直流再生は交流結合の充放電によるクランプ動作であり、
   前記アナログ処理手段は、前記第１のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいてライン内の任意期間かつ画素内の任意期間でクランプ動作を行うように制御し、前記第２のモードの場合には、前記タイミング制御手段からの前記制御信号に基づいて常時クランプ動作を行うように制御することを特徴とする請求項２又は３に記載の画像読取装置。
6. 前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第１のモードと第２のモードとで同じ信号であり、
   前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第１のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第２のモードでは前記第１のモードよりも周波数を下げたクロックであることを特徴とする請求項２乃至５のいずれか一項に記載の画像読取装置。
7. 前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、シフトゲート駆動信号は、前記第１のモードと前記第２のモードとで同じ信号であり、
   前記タイミング制御手段が前記光電変換手段に供給する前記制御信号のうち、クランプ駆動信号は、前記第１のモードでは前記光電変換手段を通常駆動状態とするクロック、前記第２のモードでは前記シフトゲート駆動信号を反転および遅延させた信号であることを特徴とする請求項２乃至５のいずれか一項に記載の画像読取装置。
8. 前記請求項２乃至７のいずれか一項に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。

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