JP2019160150A - 半導体装置 - Google Patents

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貴幸 森
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達也 徳江
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治也 岩田
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Sohei Kushida
宗平 串田
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Abstract

【課題】 スレーブ回路へのアクセス時間を短くする。【解決手段】 バスに接続された制御回路と、制御回路の制御により動作する第１回路と、制御回路から第１回路へのバスアクセスをバスを介さずに検知するバスアクセス検知回路と、第１回路と電源との間に接続されたスイッチ素子と、第１回路とバスとの間に接続され、バスアクセス回路により第１回路へのバスアクセスが検知された場合、電源からの電源が第１回路に供給されるようにスイッチ素子を制御する第２回路とを具備する、半導体装置である。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置内部の部分的な回路（スレーブ回路）に対し、その回路を使用していない間、消費電力の低減を目的として、ＰＭＢ回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｂｒｉｄｇｅ ｃｉｒｃｕｉｔ）内のバスアクセス検知回路が、スレーブ回路への電源制御機能を有するものがある。
このような半導体装置では、スレーブ回路がオフ状態の場合、スレーブ回路に対してバスアクセスが発行されると、ＰＭＢ回路内にあるバスアクセス検知回路がＰＳＷ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ）制御回路へパワーオンの通知を行なう。
パワーオンの通知を受けたＰＳＷ制御回路は、ＰＳＷ回路へＰＳＣ（Ｐｏｗｅｒ Ｓｗｉｔｃｈ Ｃｏｎｔｒｏｌ）信号を送り、スレーブ回路の電源をオン状態にする。また、ＰＭＢ回路は、スレーブ回路の電源状態がオンになるまでバスからのアクセスを待たせておき、スレーブ回路の電源がオン状態となり電源が安定する一定期間が過ぎた後、バスからのアクセスをスレーブ側に伝達する。
特開２０１７−１６２４０７号公報
しかしながら、スレーブ回路の電源がオン状態になるまでに時間がかかる場合は、アクセスが完了するまで時間がかかることになってしまう。従って、電源制御でオン／オフが頻発するようなケースの場合、オフからオンになる毎にアクセスに時間がかかってしまう。
実施形態によれば、バスに接続された制御回路と、前記制御回路の制御により動作する第１回路と、前記制御回路から前記第１回路へのバスアクセスを前記バスを介さずに検知するバスアクセス検知回路と、前記第１回路と電源との間に接続されたスイッチ素子と、前記第１回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが検知された場合、前記電源からの電源が前記第１回路に供給されるように前記スイッチ素子を制御する第２回路とを具備する、半導体装置。
第１実施形態に係る半導体装置における全体の構成を示すブロック図である。 第１実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。 第１実施形態に係る半導体装置におけるＣＰＵ１０とスレーブユニットＳＵとのアクセスを示すフローチャートである。 第１実施形態に係る半導体装置におけるバスアクセスのタイミングチャートである。 第２実施形態に係る半導体装置における全体の構成を示すブロック図である。 第２実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。 第２実施形態に係る半導体装置におけるスレーブ回路３０に供給されるクロック信号の周波数制御の動作について説明するためのフローチャートである。 第３実施形態に係る半導体装置における全体の構成を示すブロック図である。 第３実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。 第３実施形態に係る半導体装置におけるスレーブ回路３０に供給される電圧制御の動作について説明するためのフローチャートである。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記の物に特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
各機能ブロックは、ハードウェア、コンピュータソフトウェア、のいずれか又は両者の組み合わせとして実現することが出来る。このため、各ブロックは、これらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明される。このような機能が、ハードウェアとして実行されるか、又はソフトウェアとして実行されるかは、具体的な実施態様又はシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現しうるが、そのような実現を決定することは、本発明の範疇に含まれるものである。
実施形態ではバスアクセス検知回路がバスブリッジ内部（ＰＭＢ回路）ではなく、マスタ側（ＣＰＵ側）に設置される。また、実施形態では、半導体装置がＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）である場合を例に挙げて説明する。
１． 第１実施形態
第１実施形態に係る半導体装置について説明する。
１．１ 半導体装置の構成について
まず、半導体装置の構成について説明する。
図１は、第１実施形態に係る半導体装置における全体の構成を示すブロック図である。
図１に示すように、ＬＳＩ１は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１０及び３個のスレーブユニットＳＵ１〜ＳＵ３を含む。なおスレーブユニットＳＵの個数は任意に設定可能である。
各スレーブユニットＳＵは、内部バス５を介してＣＰＵ１０と接続されている。各スレーブユニットＳＵは、ＰＭＢ（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｂｒｉｄｇｅ）回路２０、スレーブ回路３０、及びＰＳＷ（ｐｏｗｅｒ ｓｗｉｔｃｈ）回路４０を含む。以下、特にスレーブユニットＳＵを限定する場合、スレーブユニットＳＵ１のＰＭＢ回路を２０＿１とし、スレーブ回路を３０＿１とし、ＰＳＷ回路を４０＿１とする。同様に、スレーブユニットＳＵ２のＰＭＢ回路を２０＿２とし、スレーブ回路を３０＿２とし、ＰＳＷ回路を４０＿２とする。また、スレーブユニットＳＵ３のＰＭＢ回路を２０＿３とし、スレーブ回路を３０＿３とし、ＰＳＷ回路を４０＿３とする。
ＰＭＢ回路２０は、内部バス５とスレーブ回路３０との間に接続される。また、ＰＭＢ回路２０は、ＰＳＷ回路４０に接続され、ＰＳＷ回路４０に制御信号（ＰＳＣ（ｐｏｗｅｒ ｓｗｉｔｃｈ ｃｏｎｔｒｏｌ）信号）を送信する。ＰＭＢ回路２０は、スレーブ回路３０と内部バス５との間のアクセスを中継するバスブリッジ機能と、スレーブ回路３０の電源制御機能とを有する。
バスブリッジ機能について具体的に説明する。ＣＰＵ１０とスレーブ回路３０とのバスを介したアクセス（以下、「バスアクセス」と呼ぶ）は、ＰＭＢ回路２０を経由して行われる。以下、ＰＭＢ回路２０と内部バス５との間のアクセスをバスアクセスＡとし、ＰＭＢ回路２０とスレーブ回路３０との間のアクセスをバスアクセスＢとする。
ＰＭＢ回路２０は、バスブリッジ機能の１つとして、バスアクセスの応答を待たせる機能を有する。実施形態では、ＣＰＵ１０からスレーブ回路３０へのアクセスがあった場合、ＣＰＵ１０側に設けられたバスアクセス検知回路５０がＣＰＵ１０のスレーブ回路３０へのバスアクセスを検知した場合、内部バス５を介さずに、ＰＭＢ回路２０にパワーオンを通知する。ＰＭＢ回路２０は、バスアクセス検知回路５０からパワーオンの通知を受信すると、スレーブ回路３０の電源をオン状態にする。すなわち、ＰＭＢ回路２０は、ＰＳＷ回路４０をオン状態にして、一定時間経過してからスレーブ回路３０にアクセスする（バスアクセスＢ）。すなわち、ＰＭＢ回路２０は、パワーオンの通知を受信すると、スレーブ回路３０の電源をオンにし、その後、ＣＰＵ１０の制御信号（以下、「スレーブ制御信号」と呼ぶ）を、一定時間遅延させてからスレーブ回路３０に送信する。
また、ＰＭＢ回路２０は、非同期ブリッジとしての機能を有する。例えば、ＣＰＵ１０とスレーブ回路３０とが異なるクロックで動作する場合、ＰＭＢ回路２０は、ＣＰＵ１０から内部バス５を介して送られてくるスレーブ制御信号（コマンド、アドレス、データ等）をスレーブ回路３０のクロックに同期させてスレーブ回路３０に送信する。スレーブ回路３０からＣＰＵ１０に信号が送信される場合も同様に、ＰＭＢ回路２０は、スレーブ回路３０から受信した信号をＣＰＵ１０のクロックに同期させてＣＰＵ１０（内部バス５）に送信する。
また、ＰＭＢ回路２０は、バスアクセスＡにおけるバスプロトコルとバスアクセスＢにおけるバスプロトコルとが異なっている場合、プロトコル変換機能を有する。以下では、ＣＰＵ１０とスレーブ回路３０とが同じクロックで動作し、バスアクセスＡにおけるバスプロトコルとバスアクセスＢにおけるバスプロトコルとは、同じプロトコルである場合を例に説明する。この場合、非同期ブリッジ機能及びプロトコル変換機能は省略できる。
次に、ＰＭＢ回路２０が有するスレーブ回路３０の電源制御機能について具体的に説明する。ＰＭＢ回路２０は、ＰＳＷ回路４０にＰＳＣ信号を送信し、ＰＳＷ回路４０を制御する。ＰＳＣ信号は、ＰＳＷ回路４０のオン／オフ状態を制御するための信号である。ＰＭＢ回路２０は、バスアクセス検知回路５０がＣＰＵ１０側にてＣＰＵ１０のスレーブ回路３０へのバスアクセスを検知した場合、内部バス５を介さずに通知されるパワーオンの通知をトリガーにして、ＰＳＷ回路４０をオン状態にする。これにより、スレーブ回路３０には、電源電圧ＶＤＤが供給される。すなわち、ＰＭＢ回路２０は、内部バス５を介さずにＰＳＷ回路４０を制御することにより、スレーブ回路３０へ電源電圧ＶＤＤの供給を制御する。
また、第１実施形態におけるＰＭＢ回路２０は、ＰＳＷ回路４０を制御するための制御レジスタ（不図示）を含む。ＰＭＢ回路２０は、例えばソフトウェアの制御、すなわちＣＰＵ１０からＰＭＢ回路２０内部の制御レジスタへのアクセスに応じて、ＰＳＷ回路４０をオフ状態にし、スレーブ回路３０への電源電圧ＶＤＤの供給を遮断して、スレーブ回路３０への電源をオフにする。
スレーブ回路３０は、ＣＰＵ１０の制御により各種処理を行う。スレーブ回路３０は、未使用状態の間、電源をオフされても良い。なお、スレーブ回路３０＿１〜３０＿３はそれぞれ異なる処理を行う異なる回路構成であっても良い。更には、スレーブ回路３０は、ＣＰＵ１０により制御され、未使用期間に電源をオフできる回路であれば特に限定されない。例えば、演算回路でも良く、メモリ回路でも良く、外部デバイスを制御する制御回路でも良い。
ＰＳＷ回路４０は、電源電圧ＶＤＤが供給されている電源電圧線とスレーブ回路３０とを接続するスイッチング素子（例えばトランジスタ）を含む。例えば、ＰＳＷ回路４０は、ＰＳＣ信号が“Ｈ”レベルの間、オン状態（スイッチング素子が導通状態）となり、スレーブ回路３０に電源電圧ＶＤＤを供給する。以下、ＰＳＣ信号が“Ｈ”レベルの場合に、ＰＳＷ回路４０（スイッチング素子）がオン状態になる場合について説明する。なお、ＰＳＣ信号が“Ｌ”レベルの場合に、ＰＳＷ回路４０がオン状態となっても良い。
ＣＰＵ１０は、外部デバイスの命令に応答して、ＬＳＩ１内における各種制御を司る制御回路である。例えば、第１実施形態におけるＣＰＵ１０は、スレーブ回路３０が未使用状態の場合に、スレーブ回路３０への電源電圧ＶＤＤの供給を遮断させる。
バスアクセス検知回路５０は、ＣＰＵ１０側に設けられ、ＣＰＵ１０からスレーブ回路３０へのバスアクセスを内部バス５を介さずにＣＰＵ１０側で検知し、パワーオンを内部バス５を介さずに全てのＰＭＢ回路２０に通知する。
１．２ ＰＭＢ回路の構成について
次に、ＰＭＢ回路２０の構成について説明する。
図２は、第１実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。
図２に示すように、ＰＭＢ回路２０は、バススプリッター回路１０１、オリジナルバスブリッジ回路１０２、バッファ１０３、電源制御回路１０４、及びＰＳＷ制御回路１０５を含む。
バススプリッター回路１０１は、内部バス５（バスアクセスＡ）、オリジナルバスブリッジ回路１０２及び電源制御回路１０４に接続される。バススプリッター回路１０１は、ＣＰＵ１０からＰＭＢ回路２０内部の制御レジスタへのバスアクセスと、スレーブ回路３０へのバスアクセスとを分離する。より具体的には、ＣＰＵ１０がＰＭＢ回路２０内部の制御レジスタにアクセスする場合には、バススプリッター回路１０１は、ＣＰＵ１０から入力された信号（以下、「ＰＭＢ制御信号」と呼ぶ）を電源制御回路１０４に送信する。他方で、ＣＰＵ１０がスレーブ回路３０にアクセスする場合には、バススプリッター回路１０１は、ＣＰＵ１０から入力されたスレーブ制御信号をオリジナルバスブリッジ回路１０２に送信する。
オリジナルバスブリッジ回路１０２は、バッファ１０３に接続される。オリジナルバスブリッジ回路１０２は、バスブリッジ機能を有し、例えばバスアクセスＡとバスアクセスＢのバスプロトコルが異なる場合、プロトコル変換を行う。なお、オリジナルバスブリッジ回路１０２は省略されても良い。
バッファ１０３は、スレーブ回路３０（バスアクセスＢ）に接続される。バッファ１０３は、ＣＰＵ１０からスレーブ回路３０へのバスアクセスを待たせる（スレーブ制御信号の送信を遅延させる）ための回路である。例えばバッファ１０３は、スレーブ回路３０の電源がオンしてから、電源が安定するまでの間、バスアクセスを待たせる。バッファ１０３は、ＰＳＷ制御回路１０５から送信されるパワーレディ信号がアサートされると、スレーブ回路３０にアクセスを開始する。パワーレディ信号は、スレーブ回路３０がオン状態であり、且つ電源が安定した状態であることを示す信号である。
バスアクセス検知回路５０は、ＣＰＵ１０からスレーブ回路３０へのバスアクセスを検知すると、内部バス５を介さずにＰＳＷ制御回路１０５に対し、スレーブ回路３０の電源をオンにするように指示する（パワーオン通知）。すなわち、バスアクセス検知回路５０は、ＰＳＷ制御回路１０５に対し、ＰＳＣ信号を“Ｌ”レベルから“Ｈ”レベルに切り替えるように指示する。
電源制御回路１０４は、ＰＳＷ制御回路１０５に接続される。電源制御回路１０４は、ＰＳＷ回路４０、すなわちスレーブ回路３０の電源のオン／オフ（ＰＳＣ信号の“Ｈ”レベルと“Ｌ”レベルの切り替え）をソフトウェアで制御するための制御レジスタを有する。電源制御回路１０４は、制御レジスタの値に応じて、ＰＳＷ制御回路１０５に対し、ＰＳＷ回路４０のオンまたはオフを指示する。
ＰＳＷ制御回路１０５は、ＰＳＷ回路４０にＰＳＣ信号を送信する。より具体的には、ＰＳＷ制御回路１０５は、バスアクセス検知回路５０あるいは電源制御回路１０４の命令に応じて、ＰＳＣ信号を“Ｈ”レベルとし、電源制御回路１０４の命令に応じて、ＰＳＣ信号を“Ｌ”レベルとする。
また、ＰＳＷ制御回路１０５は、パワーレディタイマ１０６を含む。
パワーレディタイマ１０６は、スレーブ回路３０をオンにしてから、すなわちＰＳＣ信号を“Ｌ”レベルから“Ｈ”レベルに切り替えてからパワーレディ信号をアサートするまでの期間を制御する。すなわち、パワーレディタイマ１０６は、スレーブ回路３０における電源安定化期間を制御する。第１実施形態では、バスアクセス検知回路５０によりバスアクセスのタイミングを早く検知することができ、その結果、スレーブ回路３０に電源が投入される時間を早くすることができるので、電源安定化期間を短くすることができる。
１．３ ＣＰＵからスレーブ回路へのアクセス動作について
次にＣＰＵ１０からスレーブ回路３０へのアクセス動作について説明する。
１．３．１ アクセス動作の全体の流れについて
まず、アクセス動作全体の流れについて説明する。以下では、説明を簡略化するために、ＣＰＵ１０からスレーブ回路３０にスレーブ制御信号が送信される場合について説明し、スレーブ回路３０からＣＰＵ１０に送信される信号については、説明を省略する。
図３は、第１実施形態に係る半導体装置におけるＣＰＵ１０とスレーブユニットＳＵとのアクセスを示すフローチャートである。図３では、ＣＰＵ１０からスレーブユニットＳＵに送信される信号に応じて、スレーブユニットＳＵ内のＰＭＢ回路２０、スレーブ回路３０、及びＰＳＷ回路４０がどのように動作するかをより具体的に示している。
図３に示すように、まずＣＰＵ１０は、内部バス５にアクセス（バスアクセスＡ）する（Ｓ１０）。この際、バスアクセス検知回路５０がＣＰＵ１０による内部バス５へのアクセスを内部バス５を介さずにＣＰＵ１０側にて検知し、アクセスが検知された場合、パワーオンを内部バス５を介さずにＰＭＢ回路２０に通知する（Ｓ１１）。ＰＭＢ回路２０は、バスアクセス検知回路５０からパワーオンを通知されると、ＰＳＷ回路４０をパワーオンにするためのＰＳＣ信号を送信する（Ｓ１２）。具体的には、ＰＳＣ信号を“Ｌ”レベルから“Ｈ”レベルに切り替えて、ＰＳＷ回路４０に送信する。また、ＰＭＢ回路２０のＰＳＷ制御回路１０５は、パワーレディタイマ１０６のカウントを開始する。
ＰＳＷ回路４０は、ＰＭＢ回路２０からＰＳＷ回路４０をパワーオンにするためのＰＳＣ信号を受信すると、オン状態となり、スレーブ回路３０に電源電圧ＶＤＤを供給する（ステップＳ１３）。これによりスレーブ回路３０はオン状態となる（ステップＳ１４）。
ＣＰＵ１０は、バスアクセス（Ｓ１０）の後、スレーブユニットＳＵに対しスレーブ制御信号の送信を開始する（ステップＳ２０）。スレーブ制御信号には、例えばコマンド、アドレス情報、データ等が含まれる。
次に、スレーブユニットＳＵ内において、ＰＭＢ回路２０は、内部バス５を介してスレーブ制御信号を受信する（ステップＳ２１：バスアクセスＡ）。ＰＭＢ回路２０内のバススプリッター回路１０１は、スレーブ制御信号を、オリジナルバスブリッジ回路１０２に転送する。 次に、ＰＭＢ回路２０は、ＰＳＣ信号を“Ｌ”レベルから“Ｈ”レベルに切り替えてから一定時間経過後、スレーブ回路３０にアクセス（バスアクセスＢ）し、スレーブ制御信号を転送する（ステップＳ２２）。より具体的には、ＰＭＢ回路２０内において、パワーレディタイマ１０６は、カウント値が予め設定された値に達したら、パワーレディ信号をアサートする。バッファ１０３は、パワーレディ信号に応じて、スレーブ制御信号をスレーブ回路３０に転送する。
次に、スレーブ回路３０は、スレーブ制御信号に応じた処理を実行する（ステップＳ２３）。
次に、スレーブ回路３０における処理が完了し、スレーブ回路３０が待機状態になる（ステップＳ２４）と、ＣＰＵ１０は、ＰＭＢ回路２０に、スレーブ回路３０の電源をオフにするためのオフ信号を送信する（ステップＳ２５）。
次に、ＰＭＢ回路２０は、オフ信号を受信すると（ステップＳ２６）、ＰＳＷ回路４０に送信するＰＳＣ信号を“Ｈ”レベルから“Ｌ”レベルに切り替える（ステップＳ２７）。より具体的には、ＰＭＢ回路２０内において、バススプリッター回路１０１は、オフ信号を電源制御回路１０４に転送する。電源制御回路１０４は、オフ信号に応じて、ＰＳＷ制御回路１０５に、ＰＳＷ回路４０をオフ状態にするように指示する。ＰＳＷ制御回路１０５は、電源制御回路１０４の指示に応じて、ＰＳＣ信号を“Ｈ”レベルから“Ｌ”レベルに切り替える。
次に、ＰＳＷ回路４０は、ＰＳＣ信号が“Ｈ”レベルから“Ｌ”レベルに切り替わるとオフ状態となり、スレーブ回路３０への電源電圧ＶＤＤの供給を停止する（ステップＳ２８）。これによりスレーブ回路３０は、オフ状態となる（ステップＳ２９
）。
１．３．２ バスアクセスのタイミングについて
次に、バスアクセスのタイミングについて説明する。
図４は、第１実施形態に係る半導体装置におけるバスアクセスのタイミングチャートである。
図４に示すように、ＣＰＵ１０からスレーブ回路３０へのバスアクセスが行なわれ（図４の（ａ））、その後、ＣＰＵ１０とＰＭＢ回路２０との間の内部バス５を介してスレーブ回路３０へのバスアクセス（バスアクセスＡ）が行なわれる（図４の（ｂ））。
ＣＰＵ１０からスレーブ回路３０へのバスアクセスが行なわれた際、バスアクセス検知回路５０は、ＣＰＵ１０によるスレーブ回路３０へのアクセスを検知し、パワーオンをＰＭＢ回路２０に通知する。ＰＭＢ回路２０は、バスアクセス検知回路５０によりパワーオンが通知されると、ＰＳＣ信号を例えば“Ｌ”レベルから“Ｈ”レベルに切り替えてＰＳＷ回路４０をオン状態にする（図４の（ｃ））。
これによりスレーブ回路３０は、電源電圧ＶＤＤを供給され、オン状態となる。そして、ＰＭＢ回路２０は、ＰＳＣ信号を“Ｌ”レベルから“Ｈ”レベルに切り替えて一定時間経過してから、バスアクセスＢにおいて、スレーブ回路３０へのアクセスを開始する（図４の（ｃ））。
スレーブ回路３０の作業終了後、ＣＰＵ１０は、ＰＭＢ回路２０内の電源制御回路１０４にアクセスする。より具体的には、ＰＭＢ回路２０は、バスアクセスＡにおいて、ＣＰＵ１０から例えばＰＭＢ制御信号（オフ信号）を受信すると、ＰＳＣ信号を“Ｈ”レベルから“Ｌ”レベルに切り替えて、ＰＳＷ回路４０をオフ状態にする（図４の（ｄ）、（ｅ））。これによりスレーブ回路３０は、電源電圧ＶＤＤの供給を遮断されて、オフ状態となる。
１．４ 第１実施形態に係る効果について
第１実施形態に係る半導体装置によれば、マスタ（ＣＰＵ）から内部バス５へアクセスが発行されたタイミングで、バスアクセス検知回路５０によりバスアクセス検知を行なうことで、ＰＭＢ回路２０からスレーブ回路３０への電源をオンする指示するＰＳＣ信号を、従来のＰＳＢ回路２０にバスアクセス検知回路を設ける場合に比べて、ＰＳＷ回路４０に早いタイミングで出力することができる。
従って、スレーブ回路３０の電源がオンになりアクセスが可能になるまでの時間よりもバスレイテンシが大きいシステムであれば、ＰＭＢ回路２０にアクセスが届いた時にはスレーブ回路がアクセス可能な状態になっているので、バスを待たせることなくスレーブ回路３０へアクセスを発行することが可能になる。
すなわち、第１実施形態によれば、バスレイテンシに影響を受けることなく、スレーブ回路３０の電源をオン状態にすることができ、アクセスが待たされる時間を短縮することができる。
１．５ 第１実施形態の変形例
ＣＰＵ１０からのバスアクセスには、アクセス対象となるスレーブ回路３０のアドレスが含まれている。バスアクセス検知回路５０は、バスアクセスに含まれるスレーブ回路３０のアドレスを検知し、アクセス対象となるスレーブ回路２０にのみパワーオンを通知しても良い。
また、バスアクセス回路５０は、各スレーブユニットＳＵに共通に設けられる場合について説明したが、各スレーブユニットＳＵ毎に設けられても良い。
２．第２実施形態
第２実施形態に係る半導体装置について説明する。
２．１ 半導体装置の構成について
第１実施形態では、スレーブ回路３０の電源をオン状態からオフ状態にする場合、ＣＰＵ１０からオフ信号をＰＭＢ回路２０に送信し、ＰＭＢ回路２０がＰＳＷ回路４０を制御することにより、スレーブ回路３０の電源をオフにしていた。また、スレーブ回路３０の電源をオフ状態からオン状態にする場合、ＰＭＢ回路２０がＰＳＷ回路４０を制御することにより、スレーブ回路３０の電源をオンにしていた。
第２実施形態では、ＰＭＢ回路２０は、スレーブ回路３０に供給されるクロック信号を制御するクロックコントローラにクロック制御信号を出力し、スレーブ回路３０に供給されるクロック信号の周波数を制御する。以下、第１実施形態と異なる点についてのみ説明する。
図５は、第２実施形態に係る半導体装置における全体の構成を示すブロック図である。なお、図１と同一部分には、同一符号を付してその説明を省略する。
図５に示すように、クロックコントローラ６０は、各スレーブユニットＳＵのＰＭＢ回路２０に接続されており、各スレーブユニットＳＵのスレーブ回路３０に供給されるクロック信号の周波数を制御する。
各スレーブユニットＳＵのＰＭＢ回路２０は、対応するスレーブ回路３０が電源オンに時間がかかる回路であるか否かを示すレジスタ（図示せず）を有する。スレーブ回路３０が電源オンに時間がかからない回路の場合（例えば、スレーブ回路３０の電源オン状態までの時間が所定時間未満）、第１実施形態の電源のオン／オフ制御が行なわれる。スレーブ回路３０が電源オンに時間がかかる回路の場合（例えば、スレーブ回路３０の電源オン状態までの時間が所定時間以上）、第２実施形態のスレーブ回路３０に供給されるクロック信号の周波数制御が行なわれる。図５に示した第２実施形態では、スレーブ回路３０＿１〜３０＿３は、電源オンに時間がかかる回路であるものとする。
２．２ ＰＭＢ回路の構成について
図６は、第２実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。
図６に示すように、ＰＭＢ回路２０は、バススプリッター回路１０１、オリジナルバスブリッジ回路１０２、バッファ１０３、ＰＳＷ／クロック制御回路２０３、コンフィグレーションレジスタ２０１、及びアイドルタイムカウンタ２０２を含む。
バススプリッター回路１０１は、内部バス５（バスアクセスＡ）、オリジナルバスブリッジ回路１０２、電源制御回路１０４及びコンフィグレーションレジスタ２０１に接続される。ＣＰＵ１０がＰＭＢ制御信号を送信した場合、バススプリッター回路１０１は、ＰＭＢ制御信号をコンフィグレーションレジスタ２０１に送信する。
コンフィグレーションレジスタ２０１は、アイドルタイムカウンタ２０２に接続される。コンフィグレーションレジスタ２０１は、ＰＭＢ回路２０内の各種設定を保持するレジスタである。例えばコンフィグレーションレジスタ２０１は、ソフトウェア（ＣＰＵ１０）によりアイドルタイムコンフィグレーションを設定される。アイドルタイムコンフィグレーションは、スレーブ回路３０がアイドル状態になってから電源をオフされるまでのアイドル期間の設定値である。コンフィグレーションレジスタ２０１は、アイドルタイムコンフィグレーションが変更されると、新しい設定値をアイドルタイムカウンタ２０２に送信する。
アイドルタイムカウンタ２０２は、ＰＳＷ制御回路１０５に接続される。アイドルタイムカウンタ２０２は、アイドル期間の長さを測るカウンタである。アイドルタイムカウンタ２０２は、バスアクセス検知回路５０からのカウント開始指示（パワーオンの通知）に応じて、まずカウンタを初期化した後、カウントを開始する。カウント中に再度、バスアクセス検知回路５０からカウント開始の指示があった場合には、カウントは再スタートとなる。アイドルタイムカウンタ２０２は、カウント値を再度初期化した後、カウントを開始する。カウント値が設定値に達すると、アイドルタイムカウンタ２０２は、カウントを停止し、ＰＳＷ／クロック制御回路２０３にスレーブ回路３０に供給されるクロック信号が、スレーブ回路３０が電源オン状態の場合に供給されるクロック信号の周波数（第１周波数）よりも低い周波数（第２周波数）にすることを指示する。
ＰＳＷ／クロック制御回路２０３は、アイドルタイムカウンタ２０２からの指示に基づいて、スレーブ回路３０に供給されるクロック信号が、第１周波数よりも低い第２周波数にするクロック制御信号（クロックダウン）をクロックコントローラ６０に出力する。これにより、スレーブ回路３０には、電源オンの状態よりも低い周波数のクロック信号が供給される。
また、ＰＳＷ／クロック制御回路２０３は、バスアクセス検知回路５０からパワーオンが通知されると、スレーブ回路３０に供給されるクロック信号の周波数を第２周波数よりも高い第１周波数のクロック信号にすることを指示するクロック制御信号（クロックアップ）をクロックコントローラ６０に送信する。
クロックコントローラ６０は、ＰＳＷ／クロック制御回路２０３からクロックダウン制御信号を受信すると、スレーブ回路３０に供給されるクロック信号の周波数を第１周波数から第２周波数にし、クロックアップ制御信号を受信すると、スレーブ回路３０に供給されるクロック信号の周波数を第２周波数から第１周波数にする。
２．３ スレーブ回路に供給されるクロック信号の周波数の制御の動作について
図７は、第２実施形態に係る半導体装置におけるスレーブ回路３０に供給されるクロック信号の周波数制御の動作について説明するためのフローチャートである。
ＣＰＵ１０は、内部バス５にアクセス（バスアクセスＡ）する（Ｓ５１）。バスアクセス検知回路５０がＣＰＵ１０による内部バス５へのアクセスを内部バス５を介さずにＣＰＵ１０側にて検知し、アクセスが検知された場合、パワーオンを内部バス５を介さずにＰＭＢ回路２０に通知する（Ｓ５２）。
ＰＭＢ回路２０は、バスアクセス検知回路５０からパワーオンの通知を受信すると、ＰＭＢ回路２０のＰＳＷ／クロック制御回路２０３は、スレーブ回路３０に供給されるクロック信号の周波数を第２周波数から第１周波数のクロック信号にすることを指示するクロックアップ制御信号をクロックコントローラ６０に送信する（Ｓ５３）。
クロックコントローラ６０は、ＳＷ／クロック制御回路２０３からクロック制御信号（クロックアップ）を受信すると、スレーブ回路３０に供給されるクロック信号の周波数を第２周波数から第１周波数にする（Ｓ５４）。
また、Ｓ５２において、バスアクセス検知回路５０からパワーオンが通知された場合、ＰＭＢ回路２０のアイドルタイムカウンタ２０２が初期化され（Ｓ５５）、アイドルタイムカウンタ２０２のカウントが開始される（Ｓ５６）。すなわち、パワーオンが通知された場合、Ｓ５３におけるクロックアップ制御信号をクロックコントローラ６０に送信する処理と、Ｓ５５におけるアイドルタイムカウンタ２０２の初期化処理とが並行して行なわれても良い。
カウント値が設定値に達すると（Ｓ５７のＹＥＳ）、アイドルタイムカウンタ２０２は、カウントを停止し、ＰＳＷ／クロック制御回路２０３にスレーブ回路３０に供給されるクロック信号の周波数を、第１周波数よりも低い第２周波数にすることを指示する。
ＰＳＷ／クロック制御回路２０３は、アイドルタイムカウンタ２０２からの指示に基づいて、クロック制御信号（クロックダウン）をクロックコントローラ６０に出力する（Ｓ５８）。
クロックコントローラ６０は、ＰＳＷ／クロック制御回路２０３からクロック制御信号（クロックダウン）を受信すると、スレーブ回路３０に供給されるクロック信号の周波数を第１周波数から第２周波数にする（Ｓ５９）。
カウンタ値が設定値に満たず（Ｓ５７のＮＯ）、バスアクセス検知回路５０によりバスアクセスが検知されない場合（Ｓ６０のＮＯ）、Ｓ５７の処理に戻る。バスアクセス検知回路５０によりバスアクセスが検知された場合（Ｓ６０のＹＥＳ）、Ｓ５５の処理に戻り、アイドルタイムカウンタ２０２がリセットされる。
２．４ 第２実施形態に係る効果について
第２実施形態に係る半導体装置によれば、第１実施形態の効果に加えて、所定時間ＣＰＵ１０からバスアクセスがない場合、スレーブ回路３０に供給される電源をオフにするのではなく、スレーブ回路に供給されるクロック信号の周波数を第１周波数から第２周波数にする（クロックダウン）。
また、スレーブ回路３０に第２周波数のクロック信号が供給されている状態で、バスアクセスがされると、スレーブ回路３０には、第１周波数のクロック信号が供給される（クロックアップ）。
従って、スレーブ回路３０が電源オンに時間がかかる場合であっても、スレーブ回路３０の電源をオフしていないことから、スレーブ回路３０は、処理のリクエストに対するレスポンス処理を行なうことができ、アクセスが待たされる時間が短縮され、バスが待たされることがなくなる。
また、スレーブ回路３０に供給されるクロック信号がクロックダウンした場合であっても、再度、バスアクセスが行なわれることにより、クロックアップが行なわれるので、クロックダウンをすることによる処理効率の低下を抑えることができる。
２．５ 第２実施形態の変形例
上述のように、第２実施形態は、スレーブ回路３０が電源オンに時間がかかる回路である場合に、クロック制御を行なうことを意図している。従って、第１実施形態の電源制御を行なうＰＭＢ回路２０及び電源オンに時間がかからないスレーブ回路３０を有するスレーブユニットＳＵと、第２実施形態のＰＭＢ回路２０及び電源オンに時間がかかるスレーブ回路３０を有するスレーブユニットＳＵとを組み合わせても良い。
３．第３実施形態
第３実施形態に係る半導体装置について説明する。
３．１ 半導体装置の構成について
第１実施形態では、スレーブ回路３０の電源をオン状態からオフ状態にする場合、ＣＰＵ１０からオフ信号をＰＭＢ回路２０に送信し、ＰＭＢ回路２０がＰＳＷ回路４０を制御することにより、スレーブ回路３０の電源をオフにしていた。また、スレーブ回路３０の電源をオフ状態からオン状態にする場合、ＰＭＢ回路２０がＰＳＷ回路４０を制御することにより、スレーブ回路３０の電源をオンにしていた。
第３実施形態では、ＰＭＢ回路２０は、スレーブ回路３０に供給される電圧を制御する電源コントローラ７０に電源制御信号を出力し、スレーブ回路３０に供給される電圧を制御する。以下、第１実施形態と異なる点についてのみ説明する。
図８は、第３実施形態に係る半導体装置における全体の構成を示すブロック図である。なお、図１と同一部分には、同一符号を付してその説明を省略する。
図８に示すように、電源コントローラ７０は、各スレーブユニットＳＵのＰＭＢ回路２０に接続されており、各スレーブユニットＳＵのスレーブ回路３０に供給される電圧を制御する。
各スレーブユニットＳＵのＰＭＢ回路２０は、対応するスレーブ回路３０が電源オンに時間がかかる回路であるか否かを示すレジスタ（図示せず）を有する。スレーブ回路３０が電源オンに時間がかからない回路の場合、第１実施形態の電源のオン／オフ制御が行なわれる。スレーブ回路３０が電源オンに時間がかかる回路の場合、第３実施形態のスレーブ回路３０に供給される電圧制御が行なわれる。図８に示した第３実施形態では、スレーブ回路３０＿１〜３０＿３は、電源オンに時間がかかる回路であるものとする。
３．２ ＰＭＢ回路の構成について
図９は、第３実施形態に係る半導体装置におけるＰＭＢ回路２０のブロック図である。
図９に示すように、ＰＭＢ回路２０は、バススプリッター回路１０１、オリジナルバスブリッジ回路１０２、バッファ１０３、ＰＳＷ／電源制御回路３０１、コンフィグレーションレジスタ２０１、及びアイドルタイムカウンタ２０２を含む。
バススプリッター回路１０１は、内部バス５（バスアクセスＡ）、オリジナルバスブリッジ回路１０２、電源制御回路１０４及びコンフィグレーションレジスタ２０１に接続される。ＣＰＵ１０がＰＭＢ制御信号を送信した場合、バススプリッター回路１０１は、ＰＭＢ制御信号をコンフィグレーションレジスタ２０１に送信する。
コンフィグレーションレジスタ２０１は、アイドルタイムカウンタ２０２に接続される。コンフィグレーションレジスタ２０１は、ＰＭＢ回路２０内の各種設定を保持するレジスタである。例えばコンフィグレーションレジスタ２０１は、ソフトウェア（ＣＰＵ１０）によりアイドルタイムコンフィグレーションを設定される。アイドルタイムコンフィグレーションは、スレーブ回路３０がアイドル状態になってから電源をオフされるまでのアイドル期間の設定値である。コンフィグレーションレジスタ２０１は、アイドルタイムコンフィグレーションが変更されると、新しい設定値をアイドルタイムカウンタ２０２に送信する。
アイドルタイムカウンタ２０２は、ＰＳＷ制御回路１０５に接続される。アイドルタイムカウンタ２０２は、アイドル期間の長さを測るカウンタである。アイドルタイムカウンタ２０２は、バスアクセス検知回路５０からのカウント開始指示（パワーオンの通知）に応じて、まずカウンタを初期化した後、カウントを開始する。カウント中に再度、バスアクセス検知回路５０からカウント開始の指示があった場合には、カウントは再スタートとなる。アイドルタイムカウンタ２０２は、カウント値を再度初期化した後、カウントを開始する。カウント値が設定値に達すると、カウントを停止する。そして、アイドルタイムカウンタ１０４は、ＰＳＷ／電源制御回路３０１にスレーブ回路３０に供給される電圧を電源オン状態の場合に供給される電圧（第１電圧）よりも低い電圧（第２電圧）にすることを指示する。
ＰＳＷ／電源制御回路３０１は、アイドルタイムカウンタ２０２からの指示に基づいて、スレーブ回路３０に供給される電圧が、第１電圧よりも低い第２電圧にする電源制御信号（電圧ダウン）を電源コントローラ７０に出力する。これにより、スレーブ回路３０には、電源オンの状態よりも低い電圧が供給される。
また、ＰＳＷ／電源制御回路３０１は、バスアクセス検知回路５０からパワーオンが通知されると、スレーブ回路３０に供給される電圧を第２周電圧よりも高い第１電圧にすることを指示する電源制御信号（電圧アップ）を電源コントローラ７０に送信する。
電源コントローラ７０は、ＰＳＷ／電源制御回路３０１から電圧ダウン制御信号を受信すると、スレーブ回路３０に供給される電圧を第１電圧から第２電圧にし、電圧アップ制御信号を受信すると、スレーブ回路３０に供給される電圧を第２電圧から第１電圧にする。
３．３ スレーブ回路に供給される電圧の制御の動作について
図１０は、第３実施形態に係る半導体装置におけるスレーブ回路３０に供給される電圧制御の動作について説明するためのフローチャートである。
ＣＰＵ１０は、内部バス５にアクセス（バスアクセスＡ）する（Ｓ７１）。バスアクセス検知回路５０がＣＰＵ１０による内部バス５へのアクセスを内部バス５を介さずにＣＰＵ１０側にて検知し、アクセスが検知された場合、パワーオンを内部バス５を介さずにＰＭＢ回路２０に通知する（Ｓ７２）。
ＰＭＢ回路２０は、バスアクセス検知回路５０からパワーオンの通知を受信すると、ＰＭＢ回路２０のＰＳＷ／電源制御回路３０１は、スレーブ回路３０に供給される電圧を第２電圧から第１電圧にすることを指示する電源制御信号を電源コントローラ７０に送信する（Ｓ７３）。
電源コントローラ７０は、ＰＳＷ／電圧制御回路３０１から電源制御信号（電圧アップ）を受信すると、スレーブ回路３０に供給される電圧を第２電圧から第１電圧にする（Ｓ７４）。
一方、Ｓ７２において、バスアクセス検知回路５０からパワーオンが通知された場合、ＰＭＢ回路２０のアイドルタイムカウンタ２０２が初期化され（Ｓ７５）、アイドルタイムカウンタ２０２のカウントが開始される（Ｓ７６）。すなわち、パワーオンが通知された場合、Ｓ７３における電源制御信号を電源コントローラ７０に送信する処理と、Ｓ７５におけるアイドルタイムカウンタ２０２の初期化処理とが並行して行なわれても良い。
カウント値が設定値に達すると（Ｓ７７のＹＥＳ）、アイドルタイムカウンタ２０２は、カウントを停止し、ＰＳＷ／電源制御回路３０１にスレーブ回路３０に供給される電圧を、第１電圧よりも低い第２電圧にすることを指示する。
ＰＳＷ／電源制御回路３０１は、アイドルタイムカウンタ２０２からの指示に基づいて、電源制御信号（電圧ダウン）を電源コントローラ７０に出力する（Ｓ７８）。
電源コントローラ７０は、ＰＳＷ／電源制御回路３０１から電源制御信号（電圧ダウン）を受信すると、スレーブ回路３０に供給される電圧を第１電圧から第２電圧にする（Ｓ７９）。
カウンタ値が設定値に満たず（Ｓ７７のＮＯ）、バスアクセス検知回路５０によりバスアクセスが検知されない場合（Ｓ８０のＮＯ）、Ｓ７７の処理に戻る。バスアクセス検知回路５０によりバスアクセスが検知された場合（Ｓ８０のＹＥＳ）、Ｓ７５の処理に戻り、アイドルタイムカウンタ２０２がリセットされる。
３．４ 第３実施形態に係る効果について
第３実施形態に係る半導体装置によれば、第１実施形態の効果に加えて、所定時間ＣＰＵ１０からバスアクセスがない場合、スレーブ回路３０に供給される電源をオフにするのではなく、スレーブ回路に供給される電圧を第１電圧から第２電圧にする（電圧ダウン）。
また、スレーブ回路３０に第２電圧が供給されている状態で、バスアクセスがされると、スレーブ回路３０には、第１電圧が供給される（電圧アップ）。
従って、スレーブ回路３０が電源オンに時間がかかる場合であっても、スレーブ回路３０の電源をオフしていないことから、スレーブ回路３０は、処理のリクエストに対するレスポンス処理を行なうことができ、アクセスが待たされる時間が短縮され、バスが待たされることがなくなる。
また、スレーブ回路３０に供給される電圧が電圧ダウンした場合であっても、再度、バスアクセスが行なわれることにより、電圧アップが行なわれるので、電圧ダウンをすることによる処理効率の低下を抑えることができる。
２．５ 第３実施形態の変形例
上述のように、第３実施形態は、スレーブ回路３０が電源オンに時間がかかる回路である場合に、電源電圧制御を行なうことを意図している。従って、第１実施形態の電源制御を行なうＰＭＢ回路２０及び電源オンに時間がかからないスレーブ回路３０を有するスレーブユニットＳＵと、第３実施形態のＰＭＢ回路２０及び電源オンに時間がかかるスレーブ回路３０を有するスレーブユニットＳＵとを組み合わせても良い。
また、第１実施形態乃至第３実施形態のスレーブユニットをＳＵ組み合わせ、スレーブユニットＳＵに対して、電源制御、クロック周波数制御及び電源電圧制御を行なうようにしても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…ＬＳＩ、５…内部バス、１０…ＣＰＵ、２０…ＰＭＢ、３０…スレーブ回路、４０…ＰＳＷ回路、５０…バスアクセス検知回路、６０…クロックコントローラ、７０…電源コントローラ、２０３…ＰＳＷ／クロック制御回路、３０１…ＰＳＷ／電源制御回路。

Claims (7)

  1. バスに接続された制御回路と、
    前記制御回路の制御により動作する第１回路と、
    前記制御回路から前記第１回路へのバスアクセスを前記バスを介さずに検知するバスアクセス検知回路と、
    前記第１回路と電源との間に接続されたスイッチ素子と、
    前記第１回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが検知された場合、前記電源からの電源が前記第１回路に供給されるように前記スイッチ素子を制御する第２回路と
    を具備する、
    半導体装置。
  2. 前記制御回路の制御により動作する第３回路と、
    前記第３回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが一定時間検知されない場合、前記第３回路に供給されるクロック信号の周波数を前記第３回路が電源オンの状態の場合に供給されるクロック信号の第１周波数よりも低い第２周波数にすることを指示するクロックダウン制御信号を出力する第４回路と、
    前記第４回路から出力されたクロックダウン制御信号に基づいて、前記第２周波数のクロック信号を前記第３回路に供給するクロックコントローラと
    をさらに具備する、
    請求項１記載の半導体装置。
  3. 前記制御回路の制御により動作する第３回路と、
    前記第３回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが一定時間検知されない場合、前記第３回路に供給される電圧を前記第３回路が電源オンの状態の場合に供給される第１電圧よりも低い第２電圧にすることを指示する電源制御信号を出力する第４回路と、
    前記第４回路から出力された電源制御信号に基づいて、前記第３回路に前記第２電圧を供給する電源コントローラと
    をさらに具備する、
    請求項１記載の半導体装置。
  4. バスに接続された制御回路と、
    前記制御回路の制御により動作する第１回路と、
    前記制御回路から前記第１回路へのバスアクセスを前記バスを介さずに検知するバスアクセス検知回路と、
    前記第１回路と電源との間に接続されたスイッチ素子と、
    前記第１回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが一定時間検知されない場合、前記第１回路に供給されるクロック信号の周波数を前記第１回路が電源オンの状態の場合に供給されるクロック信号の第１周波数よりも低い第２周波数にすることを指示するクロックダウン制御信号を出力する第２回路と、
    前記第２回路から出力されたクロックダウン制御信号に基づいて、前記第２周波数のクロック信号を前記第１回路に供給するクロックコントローラと
    を具備する、
    半導体装置。
  5. 前記第２回路は、前記バスアクセス検知回路により前記バスアクセスが検知された場合、前記第１回路に供給されるクロック信号の周波数を前記第２周波数から前記第１周波数にすることを指示するクロックアップ制御信号を出力し、
    前記クロックコントローラは、前記第２回路から出力されたクロックアップ制御信号に基づいて、前記第１周波数のクロック信号を前記第１回路に供給する、
    請求項４記載の半導体装置。
  6. バスに接続された制御回路と、
    前記制御回路の制御により動作する第１回路と、
    前記制御回路から前記第１回路へのバスアクセスを前記バスを介さずに検知するバスアクセス検知回路と、
    前記第１回路と電源との間に接続されたスイッチ素子と、
    前記第１回路と前記バスとの間に接続され、前記バスアクセス検知回路により前記第１回路へのバスアクセスが一定時間検知されない場合、前記第１回路に供給される電圧を前記第１回路が電源オンの状態の場合に供給される第１電圧よりも低い第２電圧にすることを指示する電源制御信号を出力する第２回路と、
    前記第２回路から出力された電源制御信号に基づいて、前記第１回路に前記第２電圧を供給する電源コントローラと
    を具備する、
    半導体装置。
  7. 前記第２回路は、前記バスアクセス検知回路により前記バスアクセスが検知された場合、前記第１回路に供給される電圧を前記第２電圧から前記第１電圧にすることを指示する電源制御制御信号を出力し、
    前記電源コントローラは、前記第２回路から出力された電源制御信号に基づいて、前記第１電圧を前記第１回路に供給する、
    請求項６記載の半導体装置。
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