CN113160874B - 一种分段式循环计数输出选择电路及其应用 - Google Patents

Abstract

本发明涉及电路设计技术领域，公开了一种分段式循环计数输出选择电路及其应用，包括相互匹配设置的时间基准电路模块和计数输出选择电路模块，其中计数输出选择电路模块配置成用于读取段位选择信号、确定映射的循环段，在计数触发信号下执行本循环段内的循环计数，并依据计数值匹配输出位选信号，在此基础上配置了模拟电压循环输出选择器，并创新性的应用于APDE的修复，本发明的循环计数输出选择电路能够实现多段内的自动选择并在此循环段内进行循环计数，应用于APDE的修复中能够自动调节修复的电压依次递增，使其效率最大化，实现了更高的修复能力，具有较高的实用价值和广泛的应用前景。

Description

一种分段式循环计数输出选择电路及其应用

技术领域

本发明涉及电路设计技术领域，具体涉及一种分段式循环计数输出选择电路及其应用。

背景技术

计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能。

擦除后自动编程扰乱(APDE，Automatic Program Disturb after Erase)，指的是擦除时预擦除块中存储单元的栅极加的正高压和阱区加的正高压对非擦除区域存储单元阈值电压产生的影响。例如，因在擦除时阱区施加了正高压，同时因非擦除区域存储单元控制栅极施加的是正低压，会使得非擦除区域存储单元的控制栅极和阱区存在一个应力作用，引起浮动栅极中电荷的变化，进而改变非擦除区域中存储单元的阈值电压，影响存储单元数据读取时的正确性。

目前对于已经被擦除的存储单元，进行APDE的修复时，都是固定几个不同的电压进行修复，APDE的效率较低，不能很好的修复被过渡擦除的存储单元，造成很大的时间浪费；

因此如何能够根据需要进行不同的档位的自动调节修复电压，以实现被过度擦除的存储单元大量的电子迅速被注入到浮栅晶体管中，从而有了一定的阈值电压，防止后续读的结果被干扰依次递增，使其效率最大化变得尤为重要，至此如何设计一种可以在不同范围内循环的技术器，并由此实现模拟电压的分档位输出成为了亟需解决的问题。

发明内容

针对现有技术的不足，本发明提供一种分段式循环计数输出选择电路电路，主要用于不同段位内的循环计数，以配置得到不同的模拟电压电压输出，特的应用于存储芯片的擦除后自动编程扰乱修复，提高了效率和修复效果。

本发明解决技术问题采用如下技术方案：

本发明提供一种分段式循环计数输出选择电路，包括相互匹配设置的时间基准电路模块和计数输出选择电路模块；

所述时间基准电路模块配置成用于向计数输出选择电路模块提供所需规格的时钟使能信号；

所述计数输出选择电路模块配置成用于读取段位选择信号、确定映射的循环段，在计数触发信号下执行本循环段内的循环计数，并依据计数值匹配输出位选信号。

进一步的优选方案为，所述循环计数以四次计数触发信号为周期进行计数循环。

进一步的优选方案为，所述循环段为两段，其中第二循环段的初始计数值为第一循环段的初始计数值加一。

进一步的优选方案为，所述计数输出选择电路模块包括触发器电路单元、反相器电路单元、与非门电路单元以及或非门电路单元；

所述触发器电路单元配置成包括提供三路输出端电平信号Q1、Q2、Q3作为循环计数的计数信号；

所述反相器电路单元配置成包括将三路输出端电平信号Q1、Q2、Q3的进行反相并输出相应电平信号Q1B、Q2B、Q3B；

所述与非门电路单元以及或非门电路单元与所述触发器电路单元、反相器电路单元匹配设置，共同配置成将三路输出端电平信号Q1、Q2、Q3和反相电平信号Q1B、Q2B、Q3B进行逻辑运算后生成对应的位选信号进行输出。

进一步的优选方案为，所述将三路输出端电平信号Q1、Q2、Q3和反相电平信号Q1B、Q2B、Q3B进行逻辑运算后生成对应的位选信号进行输出具体包括：

将Q3B、Q2B、Q1B进行与运算后的结果作为第一位选信号进行输出；

将Q3B、Q2B、Q1进行与运算后的结果作为第二位选信号进行输出；

将Q3B、Q2、Q1B进行与运算后的结果作为第三位选信号进行输出；

将Q3B、Q2、Q1进行与运算后的结果作为第四位选信号进行输出；

将Q3、Q2B、Q1B进行与运算后的结果作为第五位选信号进行输出。

进一步的优选方案为，所述第一循环段内输出位选信号包括第一位选信号、第二位选信号、第三位选信号和第四位选信号；

所述第二循环段内输出位选信号包括第二位选信号、第三位选信号、第四位选信号和第五位选信号。

进一步的优选方案为，所述触发器电路单元包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5和带有RS端的D触发器D6，其中D1、D3、D4、D5为时钟信号上升沿触发的D触发器，D2与D6为时钟信号下降沿触发的D触发器；

所述反相器电路单元包括第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第十三反相器I13、第十四反相器M8；

所述与非门电路单元包括第一二输入与非门M1、第二二输入与非门M2、第三二输入与非门M3、第四二输入与非门M4、第五二输入与非门M5、第六二输入与非门M6、第七二输入与非门M7、第九二输入与非门M9、第十二输入与非门M10、第十一二输入与非门M11、第十二二输入与非门M12、第十三二输入与非门M13、第十四二输入与非门M14、第一三输入与非门T1、第二三输入与非门T2、第三三输入与非门F1、第四三输入与非门F2、第五三输入与非门F3、第六三输入与非门F4、第七三输入与非门F5；

所述或非门电路单元包括第一二输入或非门N1、第二二输入或非门N2；

其中M1输出端与I1输入端及N1的第一输入端相连接，I1所产生的输出信号作为复位信号与D1的复位端及D2的复位端相连接，D1输出作为D2的时钟输入信号，同时D1的输出端与I2的输入端相连接，所产生的输出信号作为D1的D输入端信号同时作为D3的时钟信号，D1的输出端和D2的输出端与M2的两个输入端一一对应相连，M2的输出端与I3的输入端相连，其输出端与D6的时钟信号输入端相连，D3的D输入端接入计数触发信号、输出端与M3的第二输入端相连，M3的第一输入端接入计数触发信号，M3的输出端与I11的输入端相连，I11的输出端与N1的第二输入端相连接，M1的输出端与M3的第二输入端相连，N1的输出端与M14的第二输入端相连，M14的第一输入端与T1的输出端相连，M14的输出端与I13的输入端相连，I13的输出信号作为输入复位信号与D4的复位端及第五D触发器D5的复位端相连接，I13的输出端与I6输入端相连，6的输出端与M5的第一输入端相连，I13的输出端与I7输入端相连，I7的输出端与M6的第一输入端相连，I8输入端接入段位选择信号，同时作为输入信号与M5和M11的第二输入端相连，I8输出端与第六二输入与非门M6的第二输入端相连，M5与M6的输出端信号分别作为置位信号和复位信号与D6的置位端和复位端相连，D6的输出端信号作为第一路输出端电平信号Q1与I4的输入端相连，I4的输出信号作为D6的输入信号与D输入端相连，I4的输出信号同时作为时钟信号与D4的时钟信号输入端相连，D4的输出端信号作为第二路输出端电平信号Q2与I5输入端相连，I5的输出端信号作为D4的输入信号连接至D4的D输入端，I5的输出信号同时作为时钟信号与D5的时钟信号输入端相连，D5的输出端信号作为第三路输出端电平信号Q3与I9的输入端以及N2的第一输入端相连，N2的第二输入端与I8的输出端相连，N2的输出端作为D5的输入信号连接至D输入端，D6的输出端、I5的输出端和D5的输出端与T1的三个输入端一一对应连接，T1的输出端作为计数输出选择电路模块的特定复位信号，I12的输出端、I4的输出端、I5的输出端和D5的输出端与F1的四个输入端一一对应相连，F1的输出端与M7的第一输入端相连，M7的第二输入端与电源VCC相连接，M7的输出信号作为第五位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F2的四个输入端一一对应相连，F2的输出端与M8的第一输入端相连接，M8的第二输入端与M4的输出端相连接，M8的输出信号作为第四位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F3的四个输入端一一对应相连，F3的输出端与M9的第一输入端相连，M9的第二输入端与电源VCC相连接，M9的输出信号作为第三位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F4的四个输入端一一对应相连，F4的输出端与T2的第一输入端相连，T2的第二输入端与M12的输出端相连，T2的第三输入端与电源VCC相连接，T2的输出信号作为第二位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F5的四个输入端一一相连，F5的输出端与I10的输入端相连，I10的输出端与M11的第一输入端相连，同时I10的输出端与M12的第一输入端相连，M12的第二输入端与I8的输出端相连，M11的输出端与M10的第一输入端相连，M10的第二输入端与电源VCC相连接，M10的输出信号作为第一位选信号。

本发明还提供一种多档位模拟电压循环输出选择器，包括如前述的分段式循环计数输出选择电路、模拟电压电路和传输通道电路；

所述模拟电压电路配置成提供五种不同档位的输出电压；

所述传输通道电路配置成提供五路由分段式循环计数输出选择电路输出的位选信号控制开关的电压输出通道，并依次接入模拟电压电路五种不同档位的输出电压；

所述多档位模拟电压循环输出选择器配置成根据分段式循环计数输出选择电路输出的位选信号打开对应的电压输出通道将该档位的输出电压稳定输出。

本发明还提供一种用于存储芯片的修复电路，包括擦除后自动编程扰乱(APDE)修复电路模块，还包括如前述的多档位模拟电压循环输出选择器，其中，

所述多档位模拟电压循环输出选择器的电压输出端接入APDE修复电路模块的修复电压输入端；

所述APDE修复电路模块中输出的存储单元读取数据验证信号设置为所述分段式循环计数输出选择电路中的计数触发信号；

所述APDE修复电路模块中的apde和vccok信号分别接入所述分段式循环计数输出选择电路中M1两输入端；

所述存储芯片的修复电路配置为：

在存储单元读取数据验证信号为不通过时，根据段选信号，在多档位模拟电压循环输出选择器提供的五种不同档位输出电压中选择四种档位电压，APDE修复电路模块循环进行电压顺序升高下的APDE修复，直至存储单元读取数据验证通过。

本发明还提一种芯片电路，所述芯片电路中包括前述的电路结构。

与现有技术相比，本发明具有如下的有益效果：

本发明设计的分段式循环计数输出选择电路，可以根据外部控制信号，选择性的在不同范围内进行循环计数，并根据计数结果输出不同的位选信号，在此基础上将该分段式循环计数输出选择电路结合多电压值输出的模拟电压电路和传输通道实现了多范围内的模拟电压不同档位值的循环输出，并创造性的应用于APDE的修复中，能够快速修复处于共阱中被过渡擦除的存储单元，其能够自动调节修复的电压，依次递增，使其效率最大化，实现了迅速将被过渡擦除的存储单元的电子注入到浮栅晶体管中，从而具有一定的阈值电压，防止后续读的结果被干扰，特别的本发明提供了修复电路可以一次性修复存储区块共位线的大量单元，因此对于存储器的擦除时间的减少和稳定的读出所需数据具有重大意义。

关于本发明相对于现有技术，其他突出的实质性特点和显著的进步在实施例部分进一步详细介绍。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为实施例1的一种分段式循环计数输出选择电路中计数输出选择电路模块的电路结构图；

图2为实施例1的一种分段式循环计数输出选择电路中带RS端的D触发器符号图；

图3为带RS端的D触发器电路结构图；

图4为实施例2的一种多档位模拟电压循环输出选择器的电路结构示意图；

图5是实施例3的一种用于存储芯片的修复电路的电路结构示意图；

图6是实施例3的一种用于存储芯片的修复电路中分段式循环计数输出选择电路的电路结构图；

图7是实施例3的一种用于存储芯片的修复电路在第一循环段循环计数的仿真图；

图8是实施例3的一种用于存储芯片的修复电路在第二循环段循环计数的仿真图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在说明书及权利要求书当中使用了某些名称来指称特定组件。应当理解，本领域普通技术人员可能会用不同名称来指称同一个组件。本申请说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的实质性差异作为区分组件的准则。如在本申请说明书和权利要求书中所使用的“包含”或“包括”为一开放式用语，其应解释为“包含但不限定于”或“包括但不限定于”。具体实施方式部分所描述的实施例为本发明的较佳实施例，并非用以限定本发明的范围。

实施例1

请参照图1-3，本发明的第一个实施例为一种分段式循环计数输出选择电路，包括相互匹配设置的时间基准电路模块和计数输出选择电路模块；

所述时间基准电路模块配置成用于向计数输出选择电路模块提供所需规格的时钟使能信号，本实施例中的时间基准电路模块可以采用常见的时钟发生电路配置上若干分频器以提供其他模块所需频率的时钟信号，其中时钟发生电路可以采用环震时钟电路或者其他本领域人员知晓的电路结构，在这里不做赘述；

如图1所示为计数输出选择电路模块配置成根据段位选择信号确定映射的循环段，在计数触发信号下执行本循环段内的循环计数，并依据计数值匹配输出位选信号。

为了进一步清楚的举例说明在本实施例中我们的循环计数以四次计数触发信号为周期进行计数循环；同时采用循环段为两段，其中第二循环段的初始计数值为第一循环段的初始计数值加一。

在本实施例中计数输出选择电路模块包括触发器电路单元、反相器电路单元、与非门电路单元以及或非门电路单元；其中触发器电路单元配置成包括提供三路输出端电平信号Q1、Q2、Q3作为循环计数的计数信号；

反相器电路单元配置成包括将三路输出端电平信号Q1、Q2、Q3的进行反相并输出相应电平信号Q1B、Q2B、Q3B；

与非门电路单元以及或非门电路单元与所述触发器电路单元、反相器电路单元匹配设置，共同配置成将三路输出端电平信号Q1、Q2、Q3和反相电平信号Q1B、Q2B、Q3B进行逻辑运算后生成对应的位选信号进行输出，具体包括：

将Q3B、Q2B、Q1B进行与运算后的结果作为第一位选信号进行输出，也即第一位选信号即为Q3BQ2BQ1B；

将Q3B、Q2B、Q1进行与运算后的结果作为第二位选信号进行输出，也即第二位选信号即为Q3BQ2BQ1；

将Q3B、Q2、Q1B进行与运算后的结果作为第三位选信号进行输出，也即第三位选信号即为Q3BQ2Q1B；

将Q3B、Q2、Q1进行与运算后的结果作为第四位选信号进行输出，也即第四位选信号即为Q3BQBQ1；

将Q3、Q2B、Q1B进行与运算后的结果作为第五位选信号进行输出，也即第一位选信号即为Q3Q2BQ1B；

因此根据前述的循环段为两段，其中第二循环段的初始计数值为第一循环段的初始计数值加一，可以得到第一循环段内输出位选信号包括第一位选信号、第二位选信号、第三位选信号和第四位选信号；

第二循环段内输出位选信号包括第二位选信号、第三位选信号、第四位选信号和第五位选信号。

为了进一步对于本实施例的电路进行说明，如图，本实施例中的触发器电路单元包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5和带有RS端的D触发器D6，D6的具体电路结构图如图2和3所示，其中采用的电路元件为本领域常见的电路元件，在此不做赘述，其中D1、D3、D4、D5为时钟信号上升沿触发的D触发器，D2与D6为时钟信号下降沿触发的D触发器；

其中反相器电路单元包括第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第十三反相器I13、第十四反相器M8；

与非门电路单元包括第一二输入与非门M1、第二二输入与非门M2、第三二输入与非门M3、第四二输入与非门M4、第五二输入与非门M5、第六二输入与非门M6、第七二输入与非门M7、第九二输入与非门M9、第十二输入与非门M10、第十一二输入与非门M11、第十二二输入与非门M12、第十三二输入与非门M13、第十四二输入与非门M14、第一三输入与非门T1、第二三输入与非门T2、第三三输入与非门F1、第四三输入与非门F2、第五三输入与非门F3、第六三输入与非门F4、第七三输入与非门F5；

或非门电路单元包括第一二输入或非门N1、第二二输入或非门N2；

其中M1输出端与I1输入端及N1的第一输入端相连接，I1所产生的输出信号作为复位信号与D1的复位端及D2的复位端相连接，D1输出作为D2的时钟输入信号，同时D1的输出端与I2的输入端相连接，所产生的输出信号作为D1的D输入端信号同时作为D3的时钟信号，D1的输出端和D2的输出端与M2的两个输入端一一对应相连，M2的输出端与I3的输入端相连，其输出端与D6的时钟信号输入端相连，D3的D输入端接入计数触发信号、输出端与M3的第二输入端相连，M3的第一输入端接入计数触发信号，M3的输出端与I11的输入端相连，I11的输出端与N1的第二输入端相连接，M1的输出端与M3的第二输入端相连，N1的输出端与M14的第二输入端相连，M14的第一输入端与T1的输出端相连，M14的输出端与I13的输入端相连，I13的输出信号作为输入复位信号与D4的复位端及第五D触发器D5的复位端相连接，I13的输出端与I6输入端相连，6的输出端与M5的第一输入端相连，I13的输出端与I7输入端相连，I7的输出端与M6的第一输入端相连，I8输入端接入段位选择信号，同时作为输入信号与M5和M11的第二输入端相连，I8输出端与第六二输入与非门M6的第二输入端相连，M5与M6的输出端信号分别作为置位信号和复位信号与D6的置位端和复位端相连，D6的输出端信号作为第一路输出端电平信号Q1与I4的输入端相连，I4的输出信号作为D6的输入信号与D输入端相连，I4的输出信号同时作为时钟信号与D4的时钟信号输入端相连，D4的输出端信号作为第二路输出端电平信号Q2与I5输入端相连，I5的输出端信号作为D4的输入信号连接至D4的D输入端，I5的输出信号同时作为时钟信号与D5的时钟信号输入端相连，D5的输出端信号作为第三路输出端电平信号Q3与I9的输入端以及N2的第一输入端相连，N2的第二输入端与I8的输出端相连，N2的输出端作为D5的输入信号连接至D输入端，D6的输出端、I5的输出端和D5的输出端与T1的三个输入端一一对应连接，T1的输出端作为计数输出选择电路模块的特定复位信号，I12的输出端、I4的输出端、I5的输出端和D5的输出端与F1的四个输入端一一对应相连，F1的输出端与M7的第一输入端相连，M7的第二输入端与电源VCC相连接，M7的输出信号作为第五位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F2的四个输入端一一对应相连，F2的输出端与M8的第一输入端相连接，M8的第二输入端与M4的输出端相连接，M8的输出信号作为第四位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F3的四个输入端一一对应相连，F3的输出端与M9的第一输入端相连，M9的第二输入端与电源VCC相连接，M9的输出信号作为第三位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F4的四个输入端一一对应相连，F4的输出端与T2的第一输入端相连，T2的第二输入端与M12的输出端相连，T2的第三输入端与电源VCC相连接，T2的输出信号作为第二位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F5的四个输入端一一相连，F5的输出端与I10的输入端相连，I10的输出端与M11的第一输入端相连，同时I10的输出端与M12的第一输入端相连，M12的第二输入端与I8的输出端相连，M11的输出端与M10的第一输入端相连，M10的第二输入端与电源VCC相连接，M10的输出信号作为第一位选信号。

由本实施例的电路结构可知，在段位选择信号也即段选信号为0时，通过D6触发器Q1被reset到0，此时Q3维持低电平0不变，因此在决定位选信号中Q3B不起作用，而Q2Q1从00到11循环计数，此时位选信号在第一位选信号、第二位选信号、第三位选信号和第四位选信号中循环选择，也即此时段选信号匹配对应的是第一循环段；

在段选信号为1时，通过D6触发器Q1被set到1，此时Q3Q2Q1从001开始计数，当Q3Q2Q1输出到101时会产生一个有效的复位信号rst_cnt，此时Q3Q2Q1会reset为001重新开始循环计数，此时位选信号在第二位选信号、第三位选信号、第四位选信号和第五位选信号中循环选择，也即此时段选信号匹配对应的是第二循环段。

实施例2

如图4所示，本实施例提供一种多档位模拟电压循环输出选择器，包括如实施例1所述的分段式循环计数输出选择电路、模拟电压电路和传输通道电路；

其中模拟电压电路配置成提供五种不同档位的输出电压；此模拟电压电路可以采用常用的分压方法提供不同大小的电压输出，结构方式多种，本领域技术人员可以根据需要自行选在，其具体结构对于本实施例整体功能没有实质影响，在此不做赘述；

其中传输通道电路配置成提供五路由分段式循环计数输出选择电路输出的位选信号控制开关的电压输出通道，并依次接入模拟电压电路五种不同档位的输出电压；在这里传输通道可以采用常见的传输门电路，也可以采用其他结构的具有电路通道受控开关功能的电路，本领域技术人员可以根据需要自行选在，其具体结构对于本实施例整体功能没有实质影响，在此不做赘述；

多档位模拟电压循环输出选择器配置成根据分段式循环计数输出选择电路输出的位选信号打开对应的电压输出通道将该档位的输出电压稳定输出。

实施例3

如图5-8所示，本实施例提供一种用于存储芯片的修复电路，该修复电路将现有的擦除后自动编程扰乱(APDE)修复电路模块和实施例2所述的多档位模拟电压循环输出选择器组合而成；其中擦除后自动编程扰乱(APDE)修复电路模块采用现有的技术方案即可，只是目前APDE方案主要给存储单元的浮栅晶体管加上一个固定的电压实现修复，而并没有考虑处于整个N阱中其他没有被过擦除单元的情况，从而使得APDE的修复能力过强或者微弱，而且修复的能力有限，很容易对后续读的结果造成影响。本实施例通过多档位模拟电压循环输出选择器，当每次检查到APDE失败，循环计数加一，此时位选信号对应的输出电压升一级档位，调高APDE的门端电压，实现更高的修复能力，直到计满四次之后又重新开始以初始值得电压做APDE。若检查到APDE verify pass，此时循环计数会被reset,待下一次做APDE时开始重新计数，另外此多档位模拟电压循环输出选择器特地设置了一位段选信号，当此信号被设置为1的时候，APDE的初始档位向上加一档位，后边的APDE电压也因此调高，后续的电压输出档位则按照升高后的值依次累加，因此实现了可以灵活调节APDE的工作电压。

其中多档位模拟电压循环输出选择器的电压输出端接入APDE修复电路模块的修复电压输入端；

APDE修复电路模块中输出的存储单元读取数据验证信号设置为所述分段式循环计数输出选择电路中的计数触发信号；

APDE修复电路模块中的apde和vccok信号分别接入所述分段式循环计数输出选择电路中M1两输入端，其中apde信号表示自动编程扰乱修复和判断修复是否处于成功阶段，vccok信号表示上电成功信号，vccok信号1时为上电成功，为0时计数器不工作处于复位阶段；

存储芯片的修复电路配置为：

在存储单元读取数据验证信号为不通过时，根据段选信号，在多档位模拟电压循环输出选择器提供的五种不同档位输出电压中选择四种档位电压，APDE修复电路模块循环进行电压顺序升高下的APDE修复，直至存储单元读取数据验证通过。

请参照图，为了进一步说明本实施例提供的一种用于存储芯片的修复电路的工作流程，本实施例给出了此种工作状态下分段式循环计数输出选择电路具体结构图、信号连接示意图，在本实施例中的分段式循环计数输出选择电路具体结构图和实施例1中的稍微有些区别，区别在于，本实施例中添加了test mode模式下一些测试信号的输入端口和电路结构，这些结构只是为了在在test mode模式下，可灵活控制所选择的位选信号档位，对于实际电路结构没有影响，具体的，

触发器电路单元包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5和带有RS端的D触发器D6，其中D1、D3、D4、D5为时钟信号上升沿触发的D触发器，D2与D6为时钟信号下降沿触发的D触发器；

所述反相器电路单元包括第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第十三反相器I13；

所述与非门电路单元包括第一二输入与非门M1、第二二输入与非门M2、第三二输入与非门M3、第四二输入与非门M4、第五二输入与非门M5、第六二输入与非门M6、第七二输入与非门M7、第八二输入与非门M8、第九二输入与非门M9、第十二输入与非门M10、第十一二输入与非门M11、第十二二输入与非门M12、第十三二输入与非门M13、第十四二输入与非门M14、第一三输入与非门T1、第二三输入与非门T2、第一四输入与非门F1、第二四输入与非门F2、第三四输入与非门F3、第四四输入与非门F4、第五四输入与非门F5；

所述或非门电路单元包括第一二输入或非门N1、第二二输入或非门N2；

其中第一二输入与非门M1的第一输入端接(apde)，第二输入端接(vccok)，M1输出端与I1输入端及N1的第一输入端相连接，I1所产生的输出信号作为复位信号与D1的复位端及D2的复位端相连接，第一D触发器D1的时钟信号端接dlrstb(验证APDE阶段的脉冲信号)，D1输出作为D2的时钟输入信号，同时D1的输出端与I2的输入端相连接，所产生的输出信号作为D1的D输入端信号同时作为D3的时钟信号，D1的输出端和D2的输出端与M2的两个输入端一一对应相连，M2的输出端与I3的输入端相连，其输出端与D6的时钟信号输入端相连，D3的D输入端接入一个判断APDE verify pass or fail的信号(matchu)、输出端与M3的第二输入端相连，M3的第一输入端接入matchu信号，M3的输出端与I11的输入端相连，I11的输出端与N1的第二输入端相连接，M1的输出端与M3的第二输入端相连，N1的输出端与M14的第二输入端相连，M14的第一输入端与T1的输出端相连，M14的输出端与I13的输入端相连，I13的输出信号作为输入复位信号与D4的复位端及第五D触发器D5的复位端相连接，I13的输出端与I6输入端相连，6的输出端与M5的第一输入端相连，I13的输出端与I7输入端相连，I7的输出端与M6的第一输入端相连，I8输入端接入段位选择信号(shift-opt)，同时作为输入信号与M5和M11的第二输入端相连，I8输出端(shift_optb)与第六二输入与非门M6的第二输入端相连，M5与M6的输出端信号分别作为置位信号和复位信号与D6的置位端和复位端相连，D6的输出端信号作为第一路输出端电平信号Q1与I4的输入端相连，I4的输出信号作为D6的输入信号与D输入端相连，I4的输出信号同时作为时钟信号与D4的时钟信号输入端相连，D4的输出端信号作为第二路输出端电平信号Q2与I5输入端相连，I5的输出端信号作为D4的输入信号连接至D4的D输入端，I5的输出信号同时作为时钟信号与D5的时钟信号输入端相连，D5的输出端信号作为第三路输出端电平信号Q3与I9的输入端以及N2的第一输入端相连，N2的第二输入端与I8的输出端相连，N2的输出端作为D5的输入信号连接至D输入端，第十三二输入与非门M13的第一输入端连apdevb(在整个阶段中非验证时间的阶段信号)，第二输入端连mapdeb(非自动编程扰乱修复的测试阶段信号)，输出端与第十二反相器I12的输入端相连，该反相器I12的输出信号为(apdevb_mapdeb)，第四二输入与非门M4的第一输入端连mapde(自动编程扰乱修复的测试阶段信号)，第二输入端连pgm(所有的编程阶段)，输出信号为(mapdeb)，这些信号均为test mode信号，D6的输出端、I5的输出端和D5的输出端与T1的三个输入端一一对应连接，T1的输出端作为计数输出选择电路模块的特定复位信号，I12的输出端、I4的输出端、I5的输出端和D5的输出端与F1的四个输入端一一对应相连，F1的输出端与M7的第一输入端相连，M7的第二输入端与电源VCC相连接，M7的输出信号作为第五位选信号apdev_sel<4>，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F2的四个输入端一一对应相连，F2的输出端与M8的第一输入端相连接，M8的第二输入端与M4的输出端相连接，M8的输出信号作为第四位选信号apdev_sel<3>，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F3的四个输入端一一对应相连，F3的输出端与M9的第一输入端相连，M9的第二输入端与电源VCC相连接，M9的输出信号作为第三位选信号apdev_sel<2>，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F4的四个输入端一一对应相连，F4的输出端与T2的第一输入端相连，T2的第二输入端与M12的输出端相连，T2的第三输入端与电源VCC相连接，T2的输出信号作为第二位选信号apdev_sel<1>，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F5的四个输入端一一相连，F5的输出端与I10的输入端相连，I10的输出端与M11的第一输入端相连，同时I10的输出端与M12的第一输入端相连，M12的第二输入端与I8的输出端相连，M11的输出端与M10的第一输入端相连，M10的第二输入端与电源VCC相连接，M10的输出信号作为第一位选信号apdev_sel<0>。

当第一D触发器D1采到matchu信号为高电平或VCC为低电平时，verify pass，此时分段式循环计数输出选择电路会被reset,待下一次做APDE时开始重新计数。而在testmode下做APDE，可以灵活控制选择的档位；

在本实施例中，模拟电压电路提供五种不同档位的输出电压值可以按照存储阵列中不同存储单元的cell电压，作为位选信号的apdev_sel<4>,apdev_sel<3>,apdev_sel<2>,apdev_sel<1>,apdev_sel<0>分别匹配选择不同存储单元的cell电压作为擦除后自动编程扰乱(APDE)修复电路的修复电压进行工作。实现了通过外部信号调高内部初始的APDE电压，方便对于一些漏电较为严重的区域进行APDE修复，该多档位模拟电压循环输出选择器通过结合APDE相关算法实现了对于一些难以修复的区域自动抬高电压，以达到较为高效率的APDE操作，同时节省了在擦除过程中的用于进行修复的时间。请参照图7为在第一循环档位中apdev_sel<3>,apdev_sel<2>,apdev_sel<1>,apdev_sel<0>的仿真图，图8为在第二循环档位中apdev_sel<4>,apdev_sel<3>,apdev_sel<2>,apdev_sel<1>的仿真图。

实施例4

本实施例提供一种芯片电路，该芯片电路中包括如前述实施例中任意一种电路。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种分段式循环计数输出选择电路，其特征在于，包括相互匹配设置的时间基准电路模块和计数输出选择电路模块；

所述时间基准电路模块配置成用于向计数输出选择电路模块提供所需规格的时钟使能信号；

所述计数输出选择电路模块配置成根据段位选择信号确定映射的循环段，在计数触发信号下执行本循环段内的循环计数，并依据计数值匹配输出位选信号；

所述循环计数以四次计数触发信号为周期进行计数循环；

所述循环段为两段，其中第二循环段的初始计数值为第一循环段的初始计数值加一；

所述计数输出选择电路模块包括触发器电路单元、反相器电路单元、与非门电路单元以及或非门电路单元；

所述触发器电路单元配置成包括提供三路输出端电平信号Q1、Q2、Q3作为循环计数的计数信号；

所述反相器电路单元配置成包括将三路输出端电平信号Q1、Q2、Q3的进行反相并输出相应电平信号Q1B、Q2B、Q3B；

所述与非门电路单元以及或非门电路单元与所述触发器电路单元、反相器电路单元匹配设置，共同配置成将三路输出端电平信号Q1、Q2、Q3和反相电平信号Q1B、Q2B、Q3B进行逻辑运算后生成对应的位选信号进行输出；

所述将三路输出端电平信号Q1、Q2、Q3和反相电平信号Q1B、Q2B、Q3B进行逻辑运算后生成对应的位选信号进行输出具体包括：

将Q3B、Q2B、Q1B进行与运算后的结果作为第一位选信号进行输出；

将Q3B、Q2B、Q1进行与运算后的结果作为第二位选信号进行输出；

将Q3B、Q2、Q1B进行与运算后的结果作为第三位选信号进行输出；

将Q3B、Q2、Q1进行与运算后的结果作为第四位选信号进行输出；

将Q3、Q2B、Q1B进行与运算后的结果作为第五位选信号进行输出。

2.根据权利要求1所述的一种分段式循环计数输出选择电路，其特征在于，所述第一循环段内输出位选信号包括第一位选信号、第二位选信号、第三位选信号和第四位选信号；

所述第二循环段内输出位选信号包括第二位选信号、第三位选信号、第四位选信号和第五位选信号。

3.根据权利要求1所述的一种分段式循环计数输出选择电路，其特征在于，所述触发器电路单元包括第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4、第五D触发器D5和带有RS端的D触发器D6，其中D1、D3、D4、D5为时钟信号上升沿触发的D触发器，D2与D6为时钟信号下降沿触发的D触发器；

所述反相器电路单元包括第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第十二反相器I12和第十三反相器I13、第十四反相器M8；

所述与非门电路单元包括第一二输入与非门M1、第二二输入与非门M2、第三二输入与非门M3、第四二输入与非门M4、第五二输入与非门M5、第六二输入与非门M6、第七二输入与非门M7、第九二输入与非门M9、第十二输入与非门M10、第十一二输入与非门M11、第十二二输入与非门M12、第十三二输入与非门M13、第十四二输入与非门M14、第一三输入与非门T1、第二三输入与非门T2、第三三输入与非门F1、第四三输入与非门F2、第五三输入与非门F3、第六三输入与非门F4、第七三输入与非门F5；

所述或非门电路单元包括第一二输入或非门N1、第二二输入或非门N2；

其中M1输出端与I1输入端及N1的第一输入端相连接，I1所产生的输出信号作为复位信号与D1的复位端及D2的复位端相连接，D1输出作为D2的时钟输入信号，同时D1的输出端与I2的输入端相连接，所产生的输出信号作为D1的D输入端信号同时作为D3的时钟信号，D1的输出端和D2的输出端与M2的两个输入端一一对应相连，M2的输出端与I3的输入端相连，其输出端与D6的时钟信号输入端相连，D3的D输入端接入计数触发信号、输出端与M3的第二输入端相连，M3的第一输入端接入计数触发信号，M3的输出端与I11的输入端相连，I11的输出端与N1的第二输入端相连接，M1的输出端与M3的第二输入端相连，N1的输出端与M14的第二输入端相连，M14的第一输入端与T1的输出端相连，M14的输出端与I13的输入端相连，I13的输出信号作为输入复位信号与D4的复位端及第五D触发器D5的复位端相连接，I13的输出端与I6输入端相连，I6的输出端与M5的第一输入端相连，I13的输出端与I7输入端相连，I7的输出端与M6的第一输入端相连，I8输入端接入段位选择信号，同时作为输入信号与M5和M11的第二输入端相连，I8输出端与第六二输入与非门M6的第二输入端相连，M5与M6的输出端信号分别作为置位信号和复位信号与D6的置位端和复位端相连，D6的输出端信号作为第一路输出端电平信号Q1与I4的输入端相连，I4的输出信号作为D6的输入信号与D输入端相连，I4的输出信号同时作为时钟信号与D4的时钟信号输入端相连，D4的输出端信号作为第二路输出端电平信号Q2与I5输入端相连，I5的输出端信号作为D4的输入信号连接至D4的D输入端，I5的输出信号同时作为时钟信号与D5的时钟信号输入端相连，D5的输出端信号作为第三路输出端电平信号Q3与I9的输入端以及N2的第一输入端相连，N2的第二输入端与I8的输出端相连，N2的输出端作为D5的输入信号连接至D输入端，D6的输出端、I5的输出端和D5的输出端与T1的三个输入端一一对应连接，T1的输出端作为计数输出选择电路模块的特定复位信号，I12的输出端、I4的输出端、I5的输出端和D5的输出端与F1的四个输入端一一对应相连，F1的输出端与M7的第一输入端相连，M7的第二输入端与电源VCC相连接，M7的输出信号作为第五位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F2的四个输入端一一对应相连，F2的输出端与M8的第一输入端相连接，M8的第二输入端与M4的输出端相连接，M8的输出信号作为第四位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F3的四个输入端一一对应相连，F3的输出端与M9的第一输入端相连，M9的第二输入端与电源VCC相连接，M9的输出信号作为第三位选信号，I12的输出端、D6的输出端、I5的输出端和I9的输出端与F4的四个输入端一一对应相连，F4的输出端与T2的第一输入端相连，T2的第二输入端与M12的输出端相连，T2的第三输入端与电源VCC相连接，T2的输出信号作为第二位选信号，I12的输出端、I4的输出端、I5的输出端和I9的输出端与F5的四个输入端一一相连，F5的输出端与I10的输入端相连，I10的输出端与M11的第一输入端相连，同时I10的输出端与M12的第一输入端相连，M12的第二输入端与I8的输出端相连，M11的输出端与M10的第一输入端相连，M10的第二输入端与电源VCC相连接，M10的输出信号作为第一位选信号。

4.一种多档位模拟电压循环输出选择器，其特征在于，包括如权利要求3所述的分段式循环计数输出选择电路以及模拟电压电路和传输通道电路；

所述模拟电压电路配置成提供五种不同档位的输出电压；

所述传输通道电路配置成提供五路由分段式循环计数输出选择电路输出的位选信号控制开关的电压输出通道，并依次接入模拟电压电路五种不同档位的输出电压；

所述多档位模拟电压循环输出选择器配置成根据分段式循环计数输出选择电路输出的位选信号打开对应的电压输出通道将该档位的输出电压稳定输出。

5.一种用于存储芯片的修复电路，包括擦除后自动编程扰乱APDE修复电路模块，其特征在于，还包括如权利要求4所述的一种多档位模拟电压循环输出选择器，其中，

所述多档位模拟电压循环输出选择器的电压输出端接入APDE修复电路模块的修复电压输入端；

所述APDE修复电路模块中输出的存储单元读取数据验证信号设置为所述分段式循环计数输出选择电路中的计数触发信号；

所述APDE修复电路模块中的apde(自动编程扰乱修复和判断成功与否)和vccok(上电成功与否)信号分别接入所述分段式循环计数输出选择电路中M1两输入端；

所述存储芯片的修复电路配置为：

在存储单元读取数据验证信号为不通过时，根据段选信号，在多档位模拟电压循环输出选择器提供的五种不同档位输出电压中选择四种档位电压，APDE修复电路模块循环进行电压顺序升高下的APDE修复，直至存储单元读取数据验证通过。

6.一种芯片电路，其特征在于，所述芯片电路中包括如权利要求1-5任意一项所述的电路结构。