KR100227639B1 - 플래쉬 메모리 소자의 소거회로 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 소거회로에 관한 것으로 기준값과 소거된 메모리 셀의 데이터값을 비교 하기 위한 데이터 비교부와, 데이터 비교부로부터의 출력신호를 입력으로 하며 소거확인을 판단하는 소거판단부와, 클럭신호가 인가될 때 마다 블럭 어드레스 신호를 발생하는 블럭 카운터부와, 소거판단부 및 블럭 카운터부의 출력신호를 입력으로 하며 재 소거신호에 따라 소거 페일된 블럭의 신호를 출력하는 블럭 디코더부와, 어드레스 신호 및 상기 블럭 디코더부의 출력신호를 입력으로 하며 소거 페일된 블럭에 소거 바이어스 패스(Path)를 열어주는 블럭 선택부와, 재 소거 확인신호와 블럭 선택부의 출력신호를 입력으로 하며 재 소거된 블럭의 소거확인을 하기 위한 재 소거 확인부로 이루어져서 블럭단위로 소거 및 소거확인하므로써 소거시간을 감소시키고 메모리 셀이 과잉소거 되는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 플래쉬 메모리소자(Flash Menory device)의 소거회로에 관한 것으로 특히, 전체 메모리를 다수개의 블럭으로 나눈 다음 단위 블럭을 순차적으로 소거 및 소거확인할 수 있는 플래쉬 메모리 소자의 소거회로에 관한 것이다.
일반적으로 플래쉬 메모리 소자의 소거에 있어서, 일단 소거동작을 실시한후 소거가 제대로 이루어졌는지 확인하는 소거확인 동작을 실시한다. 종래에는 칩 소거동작시 전체의 메모리 셀에 소거전압을 인가하여 칩 소거동작을 완료한 후 최초의 어드레스를 갖는 메모리 셀부터 소거확인 동작을 실시하게 되는데 이때, 임의의 메모리 셀이 소거가 안되었을 경우 그 해당 메모리 셀에서 소거확인 동작을 멈춘 다음 재 소거 전압을 인가하여 전체 메모리 셀에 소거동작을 실시한 후 다시 최초의 어드레스를 갖는 메모리 셀부터 소거확인 동작을 재 실행하게 되며 소거가 정상적으로 이루어질 때까지 소거동작 및 소거 확인동작을 반복 실행한다. 따라서 이와같은 종래의 방법에 의한 칩소거 방법은 소거 확인동작시 소거되지 않은 셀이 발생될 경우 원점으로 돌아가게 되므로 소요되는 시간이 증가하게 될 뿐 아니라 반복 소거동작을 실시하므로 메모리 셀의 과잉 소거로 인해 소자의 특정이 저하되는 문제가 발생된다.
따라서 본 발명은 전체 메모리 셀을 다수개의 블록으로 나눈 다음 단위 블록을 순차적으로 소거 및 소거확인할 수 있는 플래쉬 메모리 소자의 소거회로를 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명에 따른 플래쉬 메모리 소자의 소거회로는 기준값과 소거된 메모리 셀의 데이터값을 비교 하기 위한 데이터 비교부와, 상기 데이터 비교부로부터의 출력신호를 입력으로 하며 소거확인을 판단하는 소거판단부와, 클럭신호가 인가될 때 마다 블럭 어드레스 신호를 발생하는 블럭 카운터부와, 소거 판단부 및 블럭 카운터부의 출력신호를 입력으로 하며 재 소거신호에 따라 소거 페일된 블럭의 신호를 출력하는 블럭 디코더부와, 어드레스 신호 및 상기 블럭 디코더부의 출력신호를 입력으로 하며 소거 페일된 블럭에 소거 바이어스 패스를 열어주는 블럭 선택부와, 재 소거 확인신호와 블럭 선택부의 출력신호를 입력으로 하며 재 소거된 블럭의 소거확인을 하기 위한 재 소거 확인부로 이루어진다.
제1도은 본 발명에 따른 플래쉬 메모리 소자의 소거회로를 전반적으로 도시한 블럭 다이어 그램도.
제2도는 제1도의 소거 판단부에 대한 상세 회로도.
제3도은 제1도의 블럭 카운터부에 대한 상세 회로도.
제4도는 제1도의 블럭 디코더부에 대한 상세 회로도.
제5도는 제1도의 블럭 선택부에 대한 상세 회로도.
제6도는 제1도의 재 소거 확인부에 대한 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이터 비교부 2 : 소거 확인부
3 : 블럭 카운터부 4 : 블럭 디코더부
5 : 블럭 선택부 6 : 재 소거 확인부
F1 내지 F6 : 플립플롭 N1 내지 N21 : 난드 케이트
I1 내지 I21 : 인버터
이하, 본 발명을 첨부도면을 참조하여 설명하면 다음과 같다.
이에 앞서 본 발명의 설명을 간단하게 하기 위하여 다수개의 블럭중 4개의 블럭만 있다고 가정하여 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 소자의 소거회로를 도시한 전체적인 블럭 다이어 그램도로서, 소거된 메모리 셀의 데이터값과 기준값을 비교 하기 위한 데이터 비교부(1)와, 상기 데이터 비교부(1)로부터의 출력신호를 입력으로 하며 소거확인을 판단하는 소거 판단부(2)와, 클럭신호가 인가될 때 마다 블럭 어드레스 신호를 발생하는 블럭 카운터부(3)와, 상기 소거 판단부(2) 및 블럭 카운터부(3)의 출력신호를 입력으로 하며 재 소거신호에 따라 소거 페일(Erase Fail)된 블럭의 신호를 출력하는 블럭 디코더부(4)와, 어드레스 신호 및 상기 블럭 디코더부(4)의 출력신호를 입력으로 하며 소거 페일된 블럭에 소거 바이어스 패스(Path)를 열어주는 블럭 선택부(5)와, 재 소거 확인신호와 블럭 선택부(5)의 출력신호를 입력으로 하며 재 소거된 블럭의 소거확인을 하기 위한 재 소거 확인부(6)로 이루어진다.
상기와 같이 구성된 소거회로의 동작원리를 제2도 내지 제6도을 참조하여 상세히 설명하면 다음과 같다.
제2도는 제1도의 소거 판단부(2)에 대한 상세 회로도로서, 제1 난드 케이트(N1) 및 제1 인버터(I1)가 직렬로 구성되며 데이터 비교부(1)로부터의 출력신호(DATACMP)와 메모리 셀의 어드레스 신호(LASTADD)에 따라 소거 판단신호(VPASS)를 출력하게 된다. 상기 데이터 비교부(1)로부터의 출력신호(DATACMP)는 소거 확인시 소거된 메모리 셀의 데이터 값과 기준값을 비교하여 값이 같을 때만 하이신호를 출력하게 되고, 어드레스 신호(LASTADD)는 소거확인을 진행중인 블록내의 메모리 셀의 마지막 어드레스 신호일 때만 하이신호를 출력하게 된다. 그러므로 상기 출력신호(DATACMP) 및 어드레스 신호(LASTADD)가 하이신호일 때만 소거 판단신호(VPASS)는 하이신호를 출력하므로써 메모리 셀의 소거가 정상적으로 이루어 졌음을 알 수 있다.
제3도는 제1도의 블럭 카운터부(3)에 대한 상세 회로도로서, 제1 및 제2 플립플롭(F1 및 F2), 제2 내지 제5 난드 게이트(N2 내지 N5) 및 제2 내지 제5 인버터(I2 내지 I5)로 구성된 2비트 바이너리(Binary) 카운터이다. 제1 및 제2 플립플롭(F1 및 F2)에 클럭신호(CLK)가 인가될 때마다 제1 블럭에서 제4 블럭까지 4개의 블럭 어드레스 신호(BLK0 내지 BLK3)를 순차적으로 발생한다.
제4도는 제1도의 블럭디코더부(4)에 대한 상세 회로도로서, 제6 내지 제9 난드 게이트(N6 내지 N9), 제6 내지 제9 인버터(I6 내지 I9) 및 제3 내지 제6 플립플롭(F3 내지 F6)의 각각이 직렬로 구성된다. 이 블럭 디코더부(4)에 입력되는 4개의 블럭 어드레스 신호(BLK0 내지 BLK3)중 제1 블럭에 페일이 발생하였고 제2 내지 제4 블럭은 패스(Pass)되었다고 가정하면 제1 블럭 어드레스 신호(BLK0)는 로우신호이고 제2 내지 제4 블럭 어드레스 신호(BLK1 내지 BLK3)는 하이신호이다. 이때, 제6 난드 게이트(N6)의 입력 즉, 소거 판단신호(VPASS)는 로우신호이고 제1 블럭 어드레스 신호(BLK0)는 하이신호 이므로 제3 플립플롭(F3)에는 로우신호가 저장되고, 그 외의 제4 내지 제6 플립플롭(F4 내지 F6)에는 하이신호가 저장된다. 따라서 재 소거신호(ERASE)가 하이신호로 인에이블(Enable)될 때 즉, 재 소거할 때 제3 플립플롭(F3)의 출력신호(PBL0)는 로우신호 이고, 그 외의 제4 내지 제6 플립플롭(F4 내지 F6)의 출력신호(PBL1 내지 BPL3)는 하이신호이다.
제5도는 제1도의 블럭 선택부(5)에 대한 상세 회로도로서, 제10 내지 제13 난드 게이트(N10 내지 N13), 제10 내지 제13 인버터(I10 내지 I13), 제14 내지 제17 난드 게이트(N14 내지 N17) 및 제14 내지 제17 인버터(I14 내지 I17)의 각각이 직렬로 구성된다. 블럭 선택부(5)는 블럭 디코더부(4)의 출력신호(PBL0 내지 PBL3)를 입력으로 하며 2개의 어드레스 신호(A0 및 A1)에 의해 4개의 블럭중 하나를 선택해 순차적으로 소거를 실시할 때 블럭 디코더부(4)의 제1 출력신호(PBL0)가 로우신호이므로 제14 난드 게이트(N14) 및 제14 인버터(I14)를 거친 출력신호(DISBLKO)는 로우신호가 되어 해당 블럭의 소거 바이어스 패스(Path)를 열어주고 그 외의 출력신호(DISBLK1 내지 DISBLK3)는 하이신호가 되어 해당 블럭의 소거 바이어스 패스를 닫아주게 된다. 따라서 제1 블록 어드레스 신호(BLK0)에 해당되는 블럭만 재 소거 동작이 실행된다.
제6도는 제1도의 재 소거 확인부(6)에 대한 상세 회로도로서, 제18 내지 제21 난드 게이트(N18 내지 N21) 및 제18 내지 제21 인버터(I18 내지 I21)의 각각이 직렬로 구성된다. 재 소거 확인부(6)는 블럭 선택부(5)로부터 출력된 출력신호(PBL0 내지 PBL3)를 입력으로 하며 재 소거 확인신호(REVEREN)에 따라 재 소거 확인동작이 실시될 때 해당블록(즉, 여기서는 제1 블럭)의 출력신호(VERCONT0)가 하이신호로 인에이블 되어 그 블럭만이 실시된다. 상기와 같은 동작을 거쳐 모든 어드레스 신호가 패스되면 칩 소거동작은 종료하게 된다.
상술한 바와같이 본 발명에 의하면 전체 메모리 셀을 다수개의 블럭으로 나눈 다음 단위 블럭을 순차적으로 소거 및 소거확인 하므로써 소거시간을 감소시키고 메모리 셀이 과잉소거 되는 것을 방지할 수 있는 탁월한 효과가 있다.
Claims (2)
- 플래쉬 메모리 소자의 소거회로에 있어서, 기준값과 소거된 메모리 셀의 데이터값을 비교 하기 위한 데이터 비교부와, 상기 데이터 비교부로부터의 출력신호를 입력으로 하며 소거확인을 판단하는 소거 판단부와, 클럭신호가 인가될 때 마다 블럭 어드레스 신호를 발생하는 블럭 카운터부와, 상기 소거 판단부 및 블럭 카운터부의 출력신호를 입력으로 하며 재 소거 신호에 따라 소거 페일된 블럭의 신호를 출력하는 블럭 디코더부와, 어드레스 신호 및 상기 블럭 디코더부의 출력신호를 입력으로 하며 소거 페일된 블록에 소거 바이어스 패스를 열어주는 블럭 선택부와, 재 소거 확인신호와 상기 블럭 선택부의 출력신호를 입력으로 하며 재 소거된 블럭의 소거확인을 하기 위한 재 소거 확인부로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
- 제1항에 있어서, 상기 재소거 확인부는 다수개의 난드 게이트와, 상기 난드 게이트의 출력에 대응하여 연결되는 다수개의 인버터로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 소거회로.
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