JP4345878B2 - プログラムカウント回路及びこれを用いたフラッシュメモリ素子のプログラムワードライン電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プログラムカウント回路及びこれを用いたフラッシュメモリ素子のプログラムワードライン電圧発生回路に係り、特に、ＮＡＮＤ型フラッシュメモリ素子で用いられるＩＳＰＰ(Increment Step Pulse Program)時に必要なステップパルス(Step Pulse)を発生させるためのプログラムカウント回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)及びフラッシュメモリなどの半導体不揮発性メモリ装置においては、チャネルホットエレクトロン（以下、「ＣＨＥ」という）の注入によってフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型の半導体不揮発性メモリ装置が広く用いられている。
【０００３】
ところが、前述したＮＯＲ型半導体不揮発性メモリ装置では、ＣＨＥデータプログラム時に対電流を必須的に要求することにより、この電流をチップ内の昇圧回路から供給することが難しい。特に、電源電圧が低電圧になっている場合には、単一電源では動作させ難いという問題がある。また、ＮＯＲ型半導体不揮発性メモリ装置では、電流制限からバイト単位で、即ち並列に１回８個程度のメモリセルしかデータプログラムを行うことができないので、プログラム速度において多くの制約が伴う。
【０００４】
最近は、前記ＮＯＲ型半導体不揮発性メモリ装置の制約によってＦＮ（以下、「ＦＮという」トンネル現象を用いてフローティングゲートに電子を注入してデータプログラムを行い、大容量及び高い集積度を提供するＮＡＮＤ型半導体不揮発性メモリ装置（以下、「ＮＡＮＤ型フラッシュメモリ」という）が提案されている。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいては、データプログラム時の動作電流が小さいため、この電流をチップ内の昇圧回路から供給することが比較的容易であるうえ、単一電流で動作させ易いという利点がある。このような利点によってＮＡＮＤ型フラッシュメモリでは、ページ単位で、即ち選択するワードラインに接続されたメモリセルを一括的にデータプログラムすることが可能なので、プログラム速度が増加することになる。
【０００６】
ところで、前述したＮＡＮＤ型フラッシュメモリは、データプログラム動作においてプロセスの不均一などに起因するプログラム特性の不均一が大きい場合には、選択ワードラインに接続されたメモリセル間のプログラム速度差が大きくなり、プログラム及びベリファイ(verify)の繰返し回数が増加してプログラム速度が減少するという問題が発生する。これはプロセス不均一などに起因するプログラム速度の不均一が選択ワードライン内のメモリセルの間で約２オーダ(order)程度のプログラム時間差を発生させることにより、従来の同一パルス電圧値及び同一パルス時間幅の単純プログラムパルスの繰返し印加方式ではプログラム及びベリファイの回数を約１００回程度行う必要があるためである。このような場合、実質的プログラム電圧印加時間よりはむしろプログラム動作及びベリファイ読出し動作の電圧転換に必要な時間が大幅増加し、実質的なプログラム速度が減少することになる。かかる問題を解決するためにはプログラム及びベリファイの回数を最大限１０回程度に抑制してデータプログラムを行う必要がある。
【０００７】
ところが、従来の単純プログラムパルスの繰返し印加方式の場合には、これを実行するのに、パルス電圧値をやや高くしたプログラムパルスを印加する必要があるが、この場合、プログラム速度の最も速いメモリセルが過剰プログラムされてプログラムスレッシュホールド電圧（以下、「しきい値電圧」という）の不均一が増加するという副作用をもたらすことになる。
【０００８】
前述した問題点を解決するために、プログラムしきい値電圧の不均一を増大させず、プログラム及びベリファイの回数を抑制することが可能なＮＡＮＤ型フラッシュメモリの新しいプログラム方式が文献「９９ＩＳＳＣＣ」（“A 3.3V 32Mb NAND Flash Memory with Incremental StepPulse Programming Scheme(ISPP方式)）ｐ１２８〜”に開示されている。
【０００９】
前記文献に開示されたＩＳＰＰ方式は、プログラム動作を繰返し行う時、プログラムワードライン電圧（即ち、選択ワードラインに印加される高電圧）がプログラム回数の増加に伴って漸次増加する方向に可変電圧値に設定され、基準ビットライン電圧（すなわち、ビットラインに印加される電圧）がプログラムの回数に関係なく一定の電圧値に設定されることにより、プログラム電圧差がプログラム回数の増加に伴って漸次増加するようにデータプログラムを行う方式である。
【００１０】
このようなＩＳＰＰ方式によるデータプログラム動作では、プログラム回数の増加によってメモリセルのプログラムが進行されるにつれてプログラムしきい値電圧が上昇しても、漸次増加するプログラムワードライン電圧によってフローティングゲートの電位の低下が補償されることにより、メモリセルのトンネル酸化膜に印加される電界は常時一定に維持される。
【００１１】
このように、ＩＳＰＰ方式によるプログラム動作においては、プログラム回数の増加に伴って漸次増加する方向に電圧値が段階的に変化するプログラムワードライン電圧を発生させる必要がある。これにより、プログラムワードライン電圧を発生させるためのプログラムワードライン電圧発生回路が要求されるが、このプログラムワードライン電圧発生回路はプログラムカウント回路部を含む。
【００１２】
ところが、従来のプログラムカウント回路部では、フリップフロップ(Flip Flop)の初期カウント値を設定するためのデータ（即ち、電源電圧または接地電圧）の入力を外部から全く受けないか、このデータの入力を受けても多数のトランジスタなどを介して行う方式を採用している。これにより、従来のプログラムカウント回路部を介しては、プログラム及びベリファイの回数調節が容易でなく、プログラム及びベリファイの回数が調節されるとしても、多数本のバスラインと多数のトランジスタが必要になってプログラムワードライン電圧発生回路の全体構成が複雑になるという問題をもたらす。
【００１３】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題を解決するためのもので、その目的は、具現が簡単であり、必要に応じてプログラム及びベリファイの回数調節が可能なプログラムカウント回路を提供することにある。
【００１４】
また、本発明の他の目的は、前記プログラムカウント回路を用いて各チップの特性に応じてプログラム電圧を異ならせてそれぞれのチップのプログラム時間を調節することが可能なフラッシュメモリ素子のプログラムワードライン電圧発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するための本発明は、データの入力を受けて伝達するために、Ｎ個のヒューズを含むデータ伝送部と、前記データ伝送部から伝達される前記データを初期カウント値として設定するようにするため、リセット信号を生成するカウントリセット部と、前記リセット信号に応じて前記データを初期カウント値として設定し、クロック信号に応じて設定された初期カウント値からカウントを順次行うカウント部とを含み、前記カウント部は、前記データ伝送部の各ヒューズとそれぞれ接続されて前記データの伝達を受けるＮ個のフリップフロップを含み、前記各フリップフロップは、前記リセット信号に応じて前記データをノードへ伝達するセッティング部と、前記ノードに伝達される前記データを出力する第１出力部と、前記第１出力部の出力信号を反転させるインバータと、制御信号及び前記クロック信号に応じて前記インバータの出力信号を前記ノードへ伝達する伝送部と、前記第１出力部の出力信号と前記制御信号とを論理組合せして出力する第２出力部とを含むことを特徴とするプログラムカウント回路を提供する。
【００１６】
また、本発明は、前記プログラムカウント回路部と、前記プログラムカウント回路部の出力信号をデコードするデコード回路部と、前記デコード回路部の出力信号に応じて高電圧を発生する高電圧発生回路部とを含むプログラムワードライン電圧発生回路を提供する。
【００１７】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、これらの実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１８】
図１は本発明の好適な実施例に係るプログラムワードライン電圧発生回路を簡略に示すブロック図である。
【００１９】
図１を参照すると、本発明のプログラムワードライン電圧発生回路は、プログラムカウント回路部１００、デコード回路部２００及び高電圧発生回路部３００を含む。
【００２０】
前記プログラムカウント回路部１００は、外部から印加される初期データの入力を受けて初期カウント値として設定し、クロック信号ＬＰＣＬＫに応じて設定された初期カウント値からカウントを行う。前記デコード回路部２００はプログラムカウント回路部１００からの出力信号Ｑ０〜Ｑ３をデコードする。前記高電圧発生回路部３００はデコード回路部２００からの出力信号STEP０〜STEP９に応じてプログラムワードライン電圧ＶＰＰＩ０〜ＶＰＰＩ９を発生する。
【００２１】
次に、前述したプログラムワードライン電圧発生回路に含まれるプログラムカウント回路部１００、デコード回路部２００及び高電圧発生回路部３００を具体的に説明する。
【００２２】
図２はプログラムカウント回路部１００を説明するために一例として示した詳細回路図であって、データ伝送部１１０、カウント部１２０及びカウントリセット部（図示せず）を含む。
【００２３】
図２を参照すると、前記データ伝送部１１０は、外部から印加される初期データ、例えば電源電圧または接地電圧をカウント部１２０へ伝達するために多数のＰＭＯＳトランジスタＰＭ１〜ＰＭ４、多数のＮＭＯＳトランジスタＮＭ１〜ＮＭ４及び多数のヒューズＦＵＳＥ１〜ＦＵＳＥ４を含む。
【００２４】
前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４は前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４のチャネルより大きい長チャネル(Long channel)トランジスタで形成される。このようなＰＭＯＳトランジスタＰＭ１〜ＰＭ４は、電源端子Ｖddと前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４との間にそれぞれ接続され、接地端子Ｖssから印加される接地電圧によって動作して電源電圧を前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４へ伝達する。
【００２５】
前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４より小さい短チャネル(short channel)トランジスタで形成される。このようなＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、接地端子ＶssとノードＮ１〜Ｎ４との間にそれぞれ接続され、電源端子Ｖddから印加される電源電圧によって動作して接地電圧を前記ノードＮ１〜Ｎ４へ伝達する。
【００２６】
前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４と前記ノードＮ１〜Ｎ４との間にそれぞれ接続され、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４を介して伝達される電源電圧をノードＮ１〜Ｎ４へ伝達する。例えば、ヒューズＦＵＳＥ１〜ＦＵＳＥ４は半導体メモリ製造工程の進行時に形成されるポリラインを用いて具現する。
【００２７】
具体的に、ヒューズを用いたスイッチング方式は、半導体メモリ装置においてレーザリペア(Laser Repair)時に使用する方式であって、半導体メモリ製造工程の進行時にポリラインを形成した後、前記ポリライン上部をパッシベーション(Passivation)し、エッチング工程によって前記ポリラインが露出されるようにパッシベーション層をエッチングして必要に応じて（即ち、ＯＦＦ時）前記ポリラインをレーザでカットして使用する。
【００２８】
前記カウント部１２０は、ヒューズＦＵＳＥ１〜ＦＵＳＥ４のカット状態（ＯＮ／ＯＦＦ）に応じて前記データ伝送部１１０から伝達される電源電圧又は接地電圧をリセット信号ＬＰＲＳＴによって初期カウント値として設定し、このように設定された初期カウントから開始してクロック信号ＬＰＣＬＫに応じて順次カウントを行う多数のフリップフロップＦ０〜Ｆ３を含む。
【００２９】
前記カウントリセット部は、前記カウント部１２０のフリップフロップＦ０〜Ｆ３の初期カウント値を設定するためのリセット信号ＬＰＲＳＴを出力する。このようなリセット信号ＬＰＲＳＴはハイ（以下、「１」という）状態の場合にのみフリップフロップＦ０〜Ｆ３の初期カウント値を設定する。即ち、リセット信号ＬＰＲＳＴは「１」状態の場合にのみフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３に影響を及ぼし、ロー（以下、「０」という）状態の場合には影響を及ぼさない。
【００３０】
図３に示すように、前記フリップフロップＦ０〜Ｆ３それぞれは、セッティング部１２１、第１及び第２伝送部１２２及び１２３、第１及び第２出力部１２４及び１２５及びインバータＩ９を含む。
【００３１】
前記セッティング部１２１は、端子「Ｓ」に入力されるリセット信号ＬＰＲＳＴに応じて端子「Ｄ」に入力されるノードＮ１（図２参照）の電圧（即ち、電源電圧または接地電圧）をノードＮ５へ伝達する伝送ゲートＴ１を含む。前記伝送ゲートＴ１は、リセット信号ＬＰＲＳＴに応じて動作するＮＭＯＳトランジスタＮＭ５と、インバータＩ１を介して反転されたリセット信号ＬＰＲＳＴに応じて動作するＰＭＯＳトランジスタＰＭ５とからなる。
【００３２】
前記第１伝送部１２２は、端子「ＣＬＫ」に入力されるクロック信号ＬＰＣＬＫに応じて前記第２伝送部１２３を介して伝達する出力信号Ｑ０〜Ｑ３の反転信号をノードＮ５に伝達する伝送ゲートＴ２を含む。前記伝送ゲートＴ２はクロック信号ＬＰＣＬＫがインバータＩ２及びＩ３を介して出力される非反転クロック信号ＩＣＬＫに応じて動作するＮＭＯＳトランジスタＮＭ６と、クロック信号ＬＰＣＬＫがインバータＩ２を介して反転された反転クロック信号ＣＬＫｂに応じて動作するＰＭＯＳトランジスタＰＭ６とからなる。
【００３３】
前記第２伝送部１２３は、端子「ＣＩＮｂ」に入力される接地電圧に応じてインバータＩ９からの出力信号Ｑ０〜Ｑ３の反転信号を前記第１伝送部１２２へ伝達するための伝送ゲートＴ３を含む。前記伝送ゲートＴ３は、接地電圧に応じて動作するＰＭＯＳトランジスタＰＭ７と、インバータＩ４を介して反転される接地電圧に応じて動作するＮＭＯＳトランジスタＮＭ７とからなる。
【００３４】
前記第１出力部１２４は、ノードＮ５に伝達される信号をデコード回路部２００（図１参照）へ出力するために、多数のラッチ部Ｌ１及びＬ２と、前記ラッチ部Ｌ１及びＬ２の間に接続される伝送ゲートＴ４とを含む。前記ラッチ部Ｌ１及びＬ２はそれぞれ２つのインバータＩ５とＩ６、Ｉ７とＩ８が互いに相反する方向に並列接続されてなる。前記伝送ゲートＴ４はラッチ部Ｌ１の出力信号をラッチ部Ｌ２へ伝送するために、第１伝送部１２２の非反転クロック信号ＩＣＬＫに応じて動作するＰＭＯＳトランジスタＰＭ８と、反転クロック信号ＣＬＫｂに応じて動作するＮＭＯＳトランジスタＮＭ８とからなる。
【００３５】
前記第２出力部１２５は、端子「ＣＩＮｂ」に入力される信号と前記第１出力部１２４の出力信号Ｑ０〜Ｑ３とを論理組合せして出力信号ＬＣＯＵＴｂ０〜ＬＣＯＵＴｂ３のいずれか一つを次の段のフリップフロップＦ１の端子「ＣＩＮｂ」に出力するために、ノアゲートＮＯＲとインバータＩ１０からなる。
【００３６】
前述した構成を有するプログラムカウント回路部１００（図２参照）の動作特性を、図４に示した波形図及びこの波形図による以下の真理表１を参照して説明すると、次の通りである。
【００３７】
【表１】
【００３８】
図４はヒューズＦ１〜Ｆ４をカット(Cutting)しなかった場合（全てＯＮ状態）、クロック信号ＬＰＣＬＫに応じて各フリップフロップＦ０〜Ｆ３へ出力される出力信号Ｑ０〜Ｑ３の波形図である。
【００３９】
図４及び真理表１を参照すると、まず全てのヒューズＦ１〜Ｆ４が「ＯＮ」の状態で、データ伝送部１１０（図２参照）のＰＭＯＳトランジスタＰＭ１〜ＰＭ４は接地端子Ｖssから印加される接地電圧によって動作し、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は電源端子Ｖddから印加される電源電圧によって動作する。これにより、電源電圧は前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４とヒューズＦＵＳＥ１〜ＦＵＳＥ４を介してフリップフロップＦ０〜Ｆ３の端子「Ｄ」へ伝達される。
【００４０】
このような動作特性は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４が前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４に比べて大きい長チャネルを有するように形成されるためである。即ち、前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４と同時に動作するが、そのチャネルがＰＭＯＳトランジスタＰＭ１〜ＰＭ４に比べて比較的小さく形成されるため、ヒューズＦＵＳＥ１〜ＦＵＳＥ４を介して伝達される電源電圧を接地端子Ｖssに十分パスさせることができなくなる。これにより、ヒューズＦＵＳＥ１〜ＦＵＳＥ４を介して伝達される電源電圧はＮＭＯＳトランジスタＮＭ１〜ＮＭ４を介して全て接地端子に流れるのではなく、一定の時間ノードＮ１〜Ｎ４を介してフリップフロップＦ０〜Ｆ３（図２参照）の端子「Ｄ」へ伝達される。
【００４１】
一方、フリップフロップＦ０〜Ｆ３の端子「Ｄ」へ伝達される電源電圧（以下、「セッティング信号」という）は、クロック信号ＬＰＣＬＫと「１」状態のリセット信号ＬＰＲＳＴによってセッティング部１２１（図３参照）を介してノードＮ５へ伝達され、ノードＮ５に伝達されたセッティング信号は第１出力部１２４（図３参照）を介して出力される。これにより、フリップフロップＦ０〜Ｆ３の初期出力信号Ｑ０〜Ｑ３は「１１１１」にセットされる。
【００４２】
次に、前記フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３が「１１１１」にセットされた状態で、リセット信号ＬＰＲＳＴが「０」状態に遷移すると、各フリップフロップＦ０〜Ｆ３のセッティング部１２１の伝送ゲートＴ１は「ＯＦＦ」状態になる。これにより、端子「Ｄ」に入力されるノードＮ１のセッティング信号は、これ以上ノードＮ５へ伝達されず遮断される。
【００４３】
このような状態で、順番１のようにクロックパルスＬＰＣＬＫが各フリップフロップＦ０〜Ｆ３の端子「ＣＬＫ」に印加されると、各フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３はインバータＩ９（図３参照）を介して「０」状態に反転されて第２伝送部１２３（図３参照）へ伝達される。この際、フリップフロップＦ０の場合には端子「ＣＩＮｂ」に接地電圧が印加され、これに対し、他のフリップフロップＦ１〜Ｆ３の場合には順番０から出力される出力信号ＬＣＯＵＴｂ０〜ＬＣＯＵＴｂ２が印加される。これにより、フリップフロップＦ０の場合、「０」状態に反転される出力信号Ｑ０は、接地電圧によって第２伝送部１２３が動作することにより、第１伝送部１２２及び第１出力部１２４を介して出力される。ところが、他のフリップフロップＦ１〜Ｆ３の場合、「０」状態に反転される出力信号Ｑ０は、第２伝送部１２３が動作しないことにより、その出力経路が遮断されて第１出力部１２４のラッチ部Ｌ２にラッチされた順番０における出力信号がそのまま出力される。従って、フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は「１１１０」に遷移する。
【００４４】
前述したように、フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３は各端子「ＣＩＮｂ」に入力される信号によって決定される。例えば、フリップフロップＦ０の場合には接地電圧に応じてクロック信号ＬＰＣＬＫの１パルス毎に出力信号Ｑ０が「０」から「１」、或いは「１」から「０」に交番的に遷移する。フリップフロップＦ１の場合にはフリップフロップＦ０の出力信号ＬＣＯＵＴｂ０に応じてクロックパルスＬＰＣＬＫの２パルス毎に出力信号Ｑ１が交番的に遷移する。フリップフロップＦ２の場合にはフリップフロップＦ１の出力信号ＬＣＯＵＴｂ１に応じてクロックパルスＬＰＣＬＫの４パルス毎に出力信号Ｑ２が交番的に遷移する。フリップフロップＦ３の場合にはフリップフロップＦ２の出力信号ＬＣＯＵＴｂ２に応じてクロックパルスＬＰＣＬＫの８パルス毎に出力信号Ｑ３が交番的に遷移する。このような繰返し動作によってプログラムカウント回路部１００は、真理表１に示すように、「１１１１」、「１１１０」、「１１０１」、「１１００」、「１０１１」、．．．、「００００」まで順次デクリメント(Decrement)カウントを行う。
【００４５】
前述したプログラムカウント回路部１００の動作特性に対する他の例として、図５に示した波形図及びこの波形図による以下の真理表２を参照して説明すると、次の通りである。
【００４６】
【表２】
【００４７】
図５はヒューズＦ１〜Ｆ４のうちヒューズＦ２のみをカットした場合（Ｆ２のみがＯＦＦ状態）、クロック信号ＬＰＣＬＫに応じて各フリップフロップＦ０〜Ｆ３へ出力される出力信号Ｑ０〜Ｑ３の波形図である。
【００４８】
図５及び真理表２を参照すると、まずヒューズＦ１〜Ｆ４のうちヒューズＦ２を除いた全てのヒューズＦ１、Ｆ３及びＦ４が全て「ＯＮ」の状態で、データ伝送部１１０（図２参照）のＰＭＯＳトランジスタＰＭ１〜ＰＭ４は接地端子Ｖssから印加される接地電圧によって動作し、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は電源端子Ｖddから印加される電源電圧によって動作する。これにより、各ＰＭＯＳトランジスタＰＭ１〜ＰＭ４を介して伝達される電源電圧のうちヒューズＦ２をパス経路とする電源電圧を除いた全ての電源電圧はカウント部１２０へ伝達される。即ち、フリップフロップＦ１を除いた他のフリップフロップＦ０、Ｆ２及びＦ３の端子「Ｄ」には電源電圧が印加され、フリップフロップＦ１の端子「Ｄ」には接地電圧が印加されることにより、第１出力部１２４（図３参照）へ出力されるフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は「１１０１」状態にセットされる。
【００４９】
このようにフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３が「１１０１」にセットされた状態でリセット信号ＬＰＲＳＴが「０」状態に遷移し、クロック信号ＬＰＣＬＫが順次印加されると、プログラムカウント回路部１００は真理表２に示すように「１１０１」、「１１００」、「１０１１」、「１０１０」、「１００１」、「１０００」、．．．、「１１１０」まで順次デクリメントカウントを行う。
【００５０】
これまで、図４及び図５によって説明したプログラムカウント回路部１００は、ヒューズＦＵＳＥ１〜ＦＵＳＥ４の状態（ＯＮ／ＯＦＦ）に応じてフリップフロップＦ０〜Ｆ３の初期カウント値が設定され、このように設定された初期カウント値からカウントを行うように構成される。また、このようなフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は図６に示したデコード回路部２００へ入力される。
【００５１】
図６を参照すると、デコード回路部２００は、フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３を反転させるために、多数のインバータＩ１１〜Ｉ１４を含む入力反転部２１０と、前記出力信号Ｑ０〜Ｑ３と入力反転部２１０の出力信号とを論理組合せしてデコード信号STEP０〜STEP９を出力するデコード出力部２２０とを含む。
【００５２】
前記デコード出力部２２０は、前記出力信号Ｑ０〜Ｑ３と入力反転部２１０の出力信号とを論理組合せする多数のノアゲートＮＯＲ０〜ＮＯＲ９と、前記ノアゲートＮＯＲ９の出力信号とプログラムイネーブル信号ＰＧＭＥＮをラッチするフリップフリップ２３０と、前記フリップフロップ２３０のノアゲートＮＯＲ１０の出力信号Ｑを反転させて各ノアゲートＮＯＲ０〜ＮＯＲ９の入力端に伝達するインバータＩ１５とを含む。
【００５３】
前記フリップフロップ２３０は、前記ノアゲートＮＯＲ９の出力信号とプログラムイネーブル信号ＰＧＭＥＮをそれぞれ入力とする２つのノアゲートＮＯＲ１０及びＮＯＲ１１からなるＲ−Ｓ(Reset-Set)フリップフロップの構成を有し、プログラムイネーブル信号ＰＧＭＥＮによってデコード出力部２２０の全ての出力信号STEP０〜STEP９が前記出力信号Ｑ０〜Ｑ３によってのみ影響を受けるようにする役割を果たす。
【００５４】
すなわち、前記フリップフロップ２３０は、プログラムイネーブル信号ＰＧＭＥＮが「１」状態で入力されると、「１」状態の出力信号をインバータＩ１５へ出力し、この状態はノアゲートＮＯＲ９の出力信号が「０」状態を維持する間に保持される。一方、ノアゲートＮＯＲ９の出力信号が「１」状態に遷移すると、ノアゲートＮＯＲ１１の出力信号STEP９は「１」状態に遷移する。
【００５５】
前述したデコード回路部２００の動作特性を図４に示した出力信号Ｑ０〜Ｑ３の波形図を入力として示した真理表３と、図５に示した出力信号Ｑ０〜Ｑ３の波形図を入力として示した真理表４を参照して説明すると、次の通りである。
【００５６】
【表３】
【００５７】
【表４】
【００５８】
上記真理表３及び真理表４を参照すると、カウント部１２０（図２参照）の各フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３の初期カウント値が「１１１１」の場合には、デコード出力部２２０のノアゲートＮＯＲ０〜ＮＯＲ９のうちノアゲートＮＯＲ０が優先的に選択された後、前記フリップフロップＦ０〜Ｆ３のカウントによってノアゲートＮＯＲ１〜ＮＯＲ９が順次選択される。これにより、デコード出力部２２０は「STEP０」、「STEP１」、「STEP２」、「STEP３」、．．．、「STEP９」の順で順次出力信号を出力する。
【００５９】
一方、各フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３の初期カウント値が「１１０１」の場合には、デコード出力部２２０のノアゲートＮＯＲ０〜ＮＯＲ９のうちノアゲートＮＯＲ１が優先的に選択された後、前記フリップフロップＦ０〜Ｆ３のカウントによってノアゲートＮＯＲ２から順次選択される。これにより、デコード出力部２２０は「STEP１」、「STEP２」、「STEP３」、．．．、「STEP９」、「STEP０」の順で順次出力信号を出力する。
【００６０】
前述したように、フリップフロップＦ０〜Ｆ３の初期カウント値に応じてデコード出力部２２０を介して順次出力される出力信号STEP０〜STEP９は、図７に示した高電圧発生回路部３００に入力される。
【００６１】
図７を参照すると、高電圧発生回路部３００は、電圧分配部３１０、センスアンプＳ／Ａからなる電圧比較部３２０、昇圧回路部３３０及び基準電圧発生部（図示せず）を含む。
【００６２】
前記電圧分配部３１０は、デコード出力部２２０（図６参照）の出力信号STEP０〜STEP９に応じて電圧比較部３２０へ分圧電圧Ｖａを出力するために、多数のＮＭＯＳトランジスタＮＭ９〜ＮＭ１８と、多数の抵抗素子Ｒ１〜Ｒ１２と、プログラムイネーブル信号ＰＧＭＥＮに応じて動作するＮＭＯＳトランジスタＮＭ１９とを含む。
【００６３】
前記抵抗素子Ｒ１〜Ｒ１２のうち、抵抗素子Ｒ１及びＲ２は他の抵抗素子Ｒ３〜Ｒ１２に比べて比較的大きい抵抗値を有し、残りの抵抗素子Ｒ３〜Ｒ１２は順番通りに抵抗値が順次増加する方向に設定される。これにより、図８に示した波形図の如く前記出力信号STEP０〜STEP９の選択される順番によってプログラムワードライン電圧ＶＰＰＩを一定の電位DeltaＶだけ順次増加させることができる。
【００６４】
前記ＮＭＯＳトランジスタＮＭ９〜ＮＭ１８のドレイン端は互いに接続され、ソース端は抵抗素子Ｒ３〜Ｒ１２のうち該当抵抗素子Ｒ３〜Ｒ１２の一端にそれぞれ接続される。このように接続されるＮＭＯＳトランジスタＮＭ９〜ＮＭ１８は前記出力信号STEP０〜STEP９に応じて動作し、抵抗素子Ｒ１及びＲ２を前記抵抗素子Ｒ３〜Ｒ１２のうち当該抵抗素子（即ち、動作するＮＭＯＳトランジスタのソース端と接続される抵抗素子）を除いた残りの抵抗素子と直列接続させる。
【００６５】
例えば、プログラムイネーブル信号ＰＧＭＥＮによってＮＭＯＳトランジスタＮＭ１９が動作する状態で、前記出力信号STEP０〜STEP９のうち出力信号STEP０が選択されると、ＮＭＯＳトランジスタＮＭ１８が動作する。これにより、抵抗素子Ｒ１２を除いた残りの抵抗素子Ｒ１〜Ｒ１１が直列に接続され、分配電圧Ｖａは下記数式１のように求められる。
【００６６】
【数１】
【００６７】
一方、電圧比較部３２０は、前記電圧分配部３１０で分配された分配電圧Ｖａを基準電圧発生部から出力される基準電圧Ｖrefと比較し、前記分配電圧Ｖａが基準電圧Ｖrefより小さい場合には、昇圧回路部３３０を介して高電圧ＶＰＰを昇圧させて出力し、大きい場合には昇圧回路部３３０を動作させないので一定の高電圧ＶＰＰを出力する。このように、出力される高電圧ＶＰＰによってプログラムワードライン電圧ＶＰＰＩ０〜ＶＰＰＩ９は、前記出力信号STEP０〜STEP９の選択される順番に応じて一定の電位DeltaＶだけ順次増加する。
【００６８】
以上述べた本発明の技術的思想は好適な実施例で具体的に記述されたが、これら実施例は本発明を説明するためのもので、本発明を制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明は発明の技術的思想から外れない範囲内で様々な変形が可能であることを理解できよう。
【００６９】
【発明の効果】
上述したように、本発明は、外部データの入力をヒューズを介して受けることにより具現が簡単であり、必要に応じてプログラム及びベリファイの回数調節が可能なプログラムカウント回路を実現することができる。
【００７０】
【図面の簡単な説明】
【図１】 本発明の実施例に係るフラッシュメモリ素子のプログラムワードライン電圧発生回路のブロック図である。
【図２】 図１に示したプログラムカウント回路部の詳細回路図である。
【図３】 図２に示したフリップフロップの詳細回路図である。
【図４】 図２に示したプログラムカウント回路部の動作特性を説明するために一例として示した波形図である。
【図５】 図２に示したプログラムカウント回路部の動作特性を説明するために一例として示した波形図である。
【図６】 図１に示したデコード回路部の詳細回路図である。
【図７】 図１に示した高電圧発生回路部の詳細回路図である。
【図８】 図７に示した高電圧発生回路部の出力波形図である。
【符号の説明】
１００ プログラムカウント回路部
１１０ データ伝送部
１２０ カウント部
１２１ セッティング部
１２２ 第１伝送部
１２３ 第２伝送部
１２４ 第１出力部
１２５ 第２出力部
２００ デコード回路部
２１０ 入力反転部
２２０ デコード出力部
２３０ フリップフロップ
３００ 高電圧発生回路部
３１０ 電圧分配部
３２０ 電圧比較部
３３０ 昇圧回路部
【発明の属する技術分野】
本発明は、プログラムカウント回路及びこれを用いたフラッシュメモリ素子のプログラムワードライン電圧発生回路に係り、特に、ＮＡＮＤ型フラッシュメモリ素子で用いられるＩＳＰＰ(Increment Step Pulse Program)時に必要なステップパルス(Step Pulse)を発生させるためのプログラムカウント回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)及びフラッシュメモリなどの半導体不揮発性メモリ装置においては、チャネルホットエレクトロン（以下、「ＣＨＥ」という）の注入によってフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型の半導体不揮発性メモリ装置が広く用いられている。
【０００３】
ところが、前述したＮＯＲ型半導体不揮発性メモリ装置では、ＣＨＥデータプログラム時に対電流を必須的に要求することにより、この電流をチップ内の昇圧回路から供給することが難しい。特に、電源電圧が低電圧になっている場合には、単一電源では動作させ難いという問題がある。また、ＮＯＲ型半導体不揮発性メモリ装置では、電流制限からバイト単位で、即ち並列に１回８個程度のメモリセルしかデータプログラムを行うことができないので、プログラム速度において多くの制約が伴う。
【０００４】
最近は、前記ＮＯＲ型半導体不揮発性メモリ装置の制約によってＦＮ（以下、「ＦＮという」トンネル現象を用いてフローティングゲートに電子を注入してデータプログラムを行い、大容量及び高い集積度を提供するＮＡＮＤ型半導体不揮発性メモリ装置（以下、「ＮＡＮＤ型フラッシュメモリ」という）が提案されている。
【０００５】
ＮＡＮＤ型フラッシュメモリにおいては、データプログラム時の動作電流が小さいため、この電流をチップ内の昇圧回路から供給することが比較的容易であるうえ、単一電流で動作させ易いという利点がある。このような利点によってＮＡＮＤ型フラッシュメモリでは、ページ単位で、即ち選択するワードラインに接続されたメモリセルを一括的にデータプログラムすることが可能なので、プログラム速度が増加することになる。
【０００６】
ところで、前述したＮＡＮＤ型フラッシュメモリは、データプログラム動作においてプロセスの不均一などに起因するプログラム特性の不均一が大きい場合には、選択ワードラインに接続されたメモリセル間のプログラム速度差が大きくなり、プログラム及びベリファイ(verify)の繰返し回数が増加してプログラム速度が減少するという問題が発生する。これはプロセス不均一などに起因するプログラム速度の不均一が選択ワードライン内のメモリセルの間で約２オーダ(order)程度のプログラム時間差を発生させることにより、従来の同一パルス電圧値及び同一パルス時間幅の単純プログラムパルスの繰返し印加方式ではプログラム及びベリファイの回数を約１００回程度行う必要があるためである。このような場合、実質的プログラム電圧印加時間よりはむしろプログラム動作及びベリファイ読出し動作の電圧転換に必要な時間が大幅増加し、実質的なプログラム速度が減少することになる。かかる問題を解決するためにはプログラム及びベリファイの回数を最大限１０回程度に抑制してデータプログラムを行う必要がある。
【０００７】
ところが、従来の単純プログラムパルスの繰返し印加方式の場合には、これを実行するのに、パルス電圧値をやや高くしたプログラムパルスを印加する必要があるが、この場合、プログラム速度の最も速いメモリセルが過剰プログラムされてプログラムスレッシュホールド電圧（以下、「しきい値電圧」という）の不均一が増加するという副作用をもたらすことになる。
【０００８】
前述した問題点を解決するために、プログラムしきい値電圧の不均一を増大させず、プログラム及びベリファイの回数を抑制することが可能なＮＡＮＤ型フラッシュメモリの新しいプログラム方式が文献「９９ＩＳＳＣＣ」（“A 3.3V 32Mb NAND Flash Memory with Incremental StepPulse Programming Scheme(ISPP方式)）ｐ１２８〜”に開示されている。
【０００９】
前記文献に開示されたＩＳＰＰ方式は、プログラム動作を繰返し行う時、プログラムワードライン電圧（即ち、選択ワードラインに印加される高電圧）がプログラム回数の増加に伴って漸次増加する方向に可変電圧値に設定され、基準ビットライン電圧（すなわち、ビットラインに印加される電圧）がプログラムの回数に関係なく一定の電圧値に設定されることにより、プログラム電圧差がプログラム回数の増加に伴って漸次増加するようにデータプログラムを行う方式である。
【００１０】
このようなＩＳＰＰ方式によるデータプログラム動作では、プログラム回数の増加によってメモリセルのプログラムが進行されるにつれてプログラムしきい値電圧が上昇しても、漸次増加するプログラムワードライン電圧によってフローティングゲートの電位の低下が補償されることにより、メモリセルのトンネル酸化膜に印加される電界は常時一定に維持される。
【００１１】
このように、ＩＳＰＰ方式によるプログラム動作においては、プログラム回数の増加に伴って漸次増加する方向に電圧値が段階的に変化するプログラムワードライン電圧を発生させる必要がある。これにより、プログラムワードライン電圧を発生させるためのプログラムワードライン電圧発生回路が要求されるが、このプログラムワードライン電圧発生回路はプログラムカウント回路部を含む。
【００１２】
ところが、従来のプログラムカウント回路部では、フリップフロップ(Flip Flop)の初期カウント値を設定するためのデータ（即ち、電源電圧または接地電圧）の入力を外部から全く受けないか、このデータの入力を受けても多数のトランジスタなどを介して行う方式を採用している。これにより、従来のプログラムカウント回路部を介しては、プログラム及びベリファイの回数調節が容易でなく、プログラム及びベリファイの回数が調節されるとしても、多数本のバスラインと多数のトランジスタが必要になってプログラムワードライン電圧発生回路の全体構成が複雑になるという問題をもたらす。
【００１３】
【発明が解決しようとする課題】
従って、本発明は、かかる従来の技術の問題を解決するためのもので、その目的は、具現が簡単であり、必要に応じてプログラム及びベリファイの回数調節が可能なプログラムカウント回路を提供することにある。
【００１４】
また、本発明の他の目的は、前記プログラムカウント回路を用いて各チップの特性に応じてプログラム電圧を異ならせてそれぞれのチップのプログラム時間を調節することが可能なフラッシュメモリ素子のプログラムワードライン電圧発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するための本発明は、データの入力を受けて伝達するために、Ｎ個のヒューズを含むデータ伝送部と、前記データ伝送部から伝達される前記データを初期カウント値として設定するようにするため、リセット信号を生成するカウントリセット部と、前記リセット信号に応じて前記データを初期カウント値として設定し、クロック信号に応じて設定された初期カウント値からカウントを順次行うカウント部とを含み、前記カウント部は、前記データ伝送部の各ヒューズとそれぞれ接続されて前記データの伝達を受けるＮ個のフリップフロップを含み、前記各フリップフロップは、前記リセット信号に応じて前記データをノードへ伝達するセッティング部と、前記ノードに伝達される前記データを出力する第１出力部と、前記第１出力部の出力信号を反転させるインバータと、制御信号及び前記クロック信号に応じて前記インバータの出力信号を前記ノードへ伝達する伝送部と、前記第１出力部の出力信号と前記制御信号とを論理組合せして出力する第２出力部とを含むことを特徴とするプログラムカウント回路を提供する。
【００１６】
また、本発明は、前記プログラムカウント回路部と、前記プログラムカウント回路部の出力信号をデコードするデコード回路部と、前記デコード回路部の出力信号に応じて高電圧を発生する高電圧発生回路部とを含むプログラムワードライン電圧発生回路を提供する。
【００１７】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を説明する。ところが、本発明は、これらの実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１８】
図１は本発明の好適な実施例に係るプログラムワードライン電圧発生回路を簡略に示すブロック図である。
【００１９】
図１を参照すると、本発明のプログラムワードライン電圧発生回路は、プログラムカウント回路部１００、デコード回路部２００及び高電圧発生回路部３００を含む。
【００２０】
前記プログラムカウント回路部１００は、外部から印加される初期データの入力を受けて初期カウント値として設定し、クロック信号ＬＰＣＬＫに応じて設定された初期カウント値からカウントを行う。前記デコード回路部２００はプログラムカウント回路部１００からの出力信号Ｑ０〜Ｑ３をデコードする。前記高電圧発生回路部３００はデコード回路部２００からの出力信号STEP０〜STEP９に応じてプログラムワードライン電圧ＶＰＰＩ０〜ＶＰＰＩ９を発生する。
【００２１】
次に、前述したプログラムワードライン電圧発生回路に含まれるプログラムカウント回路部１００、デコード回路部２００及び高電圧発生回路部３００を具体的に説明する。
【００２２】
図２はプログラムカウント回路部１００を説明するために一例として示した詳細回路図であって、データ伝送部１１０、カウント部１２０及びカウントリセット部（図示せず）を含む。
【００２３】
図２を参照すると、前記データ伝送部１１０は、外部から印加される初期データ、例えば電源電圧または接地電圧をカウント部１２０へ伝達するために多数のＰＭＯＳトランジスタＰＭ１〜ＰＭ４、多数のＮＭＯＳトランジスタＮＭ１〜ＮＭ４及び多数のヒューズＦＵＳＥ１〜ＦＵＳＥ４を含む。
【００２４】
前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４は前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４のチャネルより大きい長チャネル(Long channel)トランジスタで形成される。このようなＰＭＯＳトランジスタＰＭ１〜ＰＭ４は、電源端子Ｖddと前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４との間にそれぞれ接続され、接地端子Ｖssから印加される接地電圧によって動作して電源電圧を前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４へ伝達する。
【００２５】
前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４より小さい短チャネル(short channel)トランジスタで形成される。このようなＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、接地端子ＶssとノードＮ１〜Ｎ４との間にそれぞれ接続され、電源端子Ｖddから印加される電源電圧によって動作して接地電圧を前記ノードＮ１〜Ｎ４へ伝達する。
【００２６】
前記ヒューズＦＵＳＥ１〜ＦＵＳＥ４は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４と前記ノードＮ１〜Ｎ４との間にそれぞれ接続され、ＰＭＯＳトランジスタＰＭ１〜ＰＭ４を介して伝達される電源電圧をノードＮ１〜Ｎ４へ伝達する。例えば、ヒューズＦＵＳＥ１〜ＦＵＳＥ４は半導体メモリ製造工程の進行時に形成されるポリラインを用いて具現する。
【００２７】
具体的に、ヒューズを用いたスイッチング方式は、半導体メモリ装置においてレーザリペア(Laser Repair)時に使用する方式であって、半導体メモリ製造工程の進行時にポリラインを形成した後、前記ポリライン上部をパッシベーション(Passivation)し、エッチング工程によって前記ポリラインが露出されるようにパッシベーション層をエッチングして必要に応じて（即ち、ＯＦＦ時）前記ポリラインをレーザでカットして使用する。
【００２８】
前記カウント部１２０は、ヒューズＦＵＳＥ１〜ＦＵＳＥ４のカット状態（ＯＮ／ＯＦＦ）に応じて前記データ伝送部１１０から伝達される電源電圧又は接地電圧をリセット信号ＬＰＲＳＴによって初期カウント値として設定し、このように設定された初期カウントから開始してクロック信号ＬＰＣＬＫに応じて順次カウントを行う多数のフリップフロップＦ０〜Ｆ３を含む。
【００２９】
前記カウントリセット部は、前記カウント部１２０のフリップフロップＦ０〜Ｆ３の初期カウント値を設定するためのリセット信号ＬＰＲＳＴを出力する。このようなリセット信号ＬＰＲＳＴはハイ（以下、「１」という）状態の場合にのみフリップフロップＦ０〜Ｆ３の初期カウント値を設定する。即ち、リセット信号ＬＰＲＳＴは「１」状態の場合にのみフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３に影響を及ぼし、ロー（以下、「０」という）状態の場合には影響を及ぼさない。
【００３０】
図３に示すように、前記フリップフロップＦ０〜Ｆ３それぞれは、セッティング部１２１、第１及び第２伝送部１２２及び１２３、第１及び第２出力部１２４及び１２５及びインバータＩ９を含む。
【００３１】
前記セッティング部１２１は、端子「Ｓ」に入力されるリセット信号ＬＰＲＳＴに応じて端子「Ｄ」に入力されるノードＮ１（図２参照）の電圧（即ち、電源電圧または接地電圧）をノードＮ５へ伝達する伝送ゲートＴ１を含む。前記伝送ゲートＴ１は、リセット信号ＬＰＲＳＴに応じて動作するＮＭＯＳトランジスタＮＭ５と、インバータＩ１を介して反転されたリセット信号ＬＰＲＳＴに応じて動作するＰＭＯＳトランジスタＰＭ５とからなる。
【００３２】
前記第１伝送部１２２は、端子「ＣＬＫ」に入力されるクロック信号ＬＰＣＬＫに応じて前記第２伝送部１２３を介して伝達する出力信号Ｑ０〜Ｑ３の反転信号をノードＮ５に伝達する伝送ゲートＴ２を含む。前記伝送ゲートＴ２はクロック信号ＬＰＣＬＫがインバータＩ２及びＩ３を介して出力される非反転クロック信号ＩＣＬＫに応じて動作するＮＭＯＳトランジスタＮＭ６と、クロック信号ＬＰＣＬＫがインバータＩ２を介して反転された反転クロック信号ＣＬＫｂに応じて動作するＰＭＯＳトランジスタＰＭ６とからなる。
【００３３】
前記第２伝送部１２３は、端子「ＣＩＮｂ」に入力される接地電圧に応じてインバータＩ９からの出力信号Ｑ０〜Ｑ３の反転信号を前記第１伝送部１２２へ伝達するための伝送ゲートＴ３を含む。前記伝送ゲートＴ３は、接地電圧に応じて動作するＰＭＯＳトランジスタＰＭ７と、インバータＩ４を介して反転される接地電圧に応じて動作するＮＭＯＳトランジスタＮＭ７とからなる。
【００３４】
前記第１出力部１２４は、ノードＮ５に伝達される信号をデコード回路部２００（図１参照）へ出力するために、多数のラッチ部Ｌ１及びＬ２と、前記ラッチ部Ｌ１及びＬ２の間に接続される伝送ゲートＴ４とを含む。前記ラッチ部Ｌ１及びＬ２はそれぞれ２つのインバータＩ５とＩ６、Ｉ７とＩ８が互いに相反する方向に並列接続されてなる。前記伝送ゲートＴ４はラッチ部Ｌ１の出力信号をラッチ部Ｌ２へ伝送するために、第１伝送部１２２の非反転クロック信号ＩＣＬＫに応じて動作するＰＭＯＳトランジスタＰＭ８と、反転クロック信号ＣＬＫｂに応じて動作するＮＭＯＳトランジスタＮＭ８とからなる。
【００３５】
前記第２出力部１２５は、端子「ＣＩＮｂ」に入力される信号と前記第１出力部１２４の出力信号Ｑ０〜Ｑ３とを論理組合せして出力信号ＬＣＯＵＴｂ０〜ＬＣＯＵＴｂ３のいずれか一つを次の段のフリップフロップＦ１の端子「ＣＩＮｂ」に出力するために、ノアゲートＮＯＲとインバータＩ１０からなる。
【００３６】
前述した構成を有するプログラムカウント回路部１００（図２参照）の動作特性を、図４に示した波形図及びこの波形図による以下の真理表１を参照して説明すると、次の通りである。
【００３７】
【表１】
図４はヒューズＦ１〜Ｆ４をカット(Cutting)しなかった場合（全てＯＮ状態）、クロック信号ＬＰＣＬＫに応じて各フリップフロップＦ０〜Ｆ３へ出力される出力信号Ｑ０〜Ｑ３の波形図である。
【００３９】
図４及び真理表１を参照すると、まず全てのヒューズＦ１〜Ｆ４が「ＯＮ」の状態で、データ伝送部１１０（図２参照）のＰＭＯＳトランジスタＰＭ１〜ＰＭ４は接地端子Ｖssから印加される接地電圧によって動作し、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は電源端子Ｖddから印加される電源電圧によって動作する。これにより、電源電圧は前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４とヒューズＦＵＳＥ１〜ＦＵＳＥ４を介してフリップフロップＦ０〜Ｆ３の端子「Ｄ」へ伝達される。
【００４０】
このような動作特性は、前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４が前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４に比べて大きい長チャネルを有するように形成されるためである。即ち、前記ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は前記ＰＭＯＳトランジスタＰＭ１〜ＰＭ４と同時に動作するが、そのチャネルがＰＭＯＳトランジスタＰＭ１〜ＰＭ４に比べて比較的小さく形成されるため、ヒューズＦＵＳＥ１〜ＦＵＳＥ４を介して伝達される電源電圧を接地端子Ｖssに十分パスさせることができなくなる。これにより、ヒューズＦＵＳＥ１〜ＦＵＳＥ４を介して伝達される電源電圧はＮＭＯＳトランジスタＮＭ１〜ＮＭ４を介して全て接地端子に流れるのではなく、一定の時間ノードＮ１〜Ｎ４を介してフリップフロップＦ０〜Ｆ３（図２参照）の端子「Ｄ」へ伝達される。
【００４１】
一方、フリップフロップＦ０〜Ｆ３の端子「Ｄ」へ伝達される電源電圧（以下、「セッティング信号」という）は、クロック信号ＬＰＣＬＫと「１」状態のリセット信号ＬＰＲＳＴによってセッティング部１２１（図３参照）を介してノードＮ５へ伝達され、ノードＮ５に伝達されたセッティング信号は第１出力部１２４（図３参照）を介して出力される。これにより、フリップフロップＦ０〜Ｆ３の初期出力信号Ｑ０〜Ｑ３は「１１１１」にセットされる。
【００４２】
次に、前記フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３が「１１１１」にセットされた状態で、リセット信号ＬＰＲＳＴが「０」状態に遷移すると、各フリップフロップＦ０〜Ｆ３のセッティング部１２１の伝送ゲートＴ１は「ＯＦＦ」状態になる。これにより、端子「Ｄ」に入力されるノードＮ１のセッティング信号は、これ以上ノードＮ５へ伝達されず遮断される。
【００４３】
このような状態で、順番１のようにクロックパルスＬＰＣＬＫが各フリップフロップＦ０〜Ｆ３の端子「ＣＬＫ」に印加されると、各フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３はインバータＩ９（図３参照）を介して「０」状態に反転されて第２伝送部１２３（図３参照）へ伝達される。この際、フリップフロップＦ０の場合には端子「ＣＩＮｂ」に接地電圧が印加され、これに対し、他のフリップフロップＦ１〜Ｆ３の場合には順番０から出力される出力信号ＬＣＯＵＴｂ０〜ＬＣＯＵＴｂ２が印加される。これにより、フリップフロップＦ０の場合、「０」状態に反転される出力信号Ｑ０は、接地電圧によって第２伝送部１２３が動作することにより、第１伝送部１２２及び第１出力部１２４を介して出力される。ところが、他のフリップフロップＦ１〜Ｆ３の場合、「０」状態に反転される出力信号Ｑ０は、第２伝送部１２３が動作しないことにより、その出力経路が遮断されて第１出力部１２４のラッチ部Ｌ２にラッチされた順番０における出力信号がそのまま出力される。従って、フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は「１１１０」に遷移する。
【００４４】
前述したように、フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３は各端子「ＣＩＮｂ」に入力される信号によって決定される。例えば、フリップフロップＦ０の場合には接地電圧に応じてクロック信号ＬＰＣＬＫの１パルス毎に出力信号Ｑ０が「０」から「１」、或いは「１」から「０」に交番的に遷移する。フリップフロップＦ１の場合にはフリップフロップＦ０の出力信号ＬＣＯＵＴｂ０に応じてクロックパルスＬＰＣＬＫの２パルス毎に出力信号Ｑ１が交番的に遷移する。フリップフロップＦ２の場合にはフリップフロップＦ１の出力信号ＬＣＯＵＴｂ１に応じてクロックパルスＬＰＣＬＫの４パルス毎に出力信号Ｑ２が交番的に遷移する。フリップフロップＦ３の場合にはフリップフロップＦ２の出力信号ＬＣＯＵＴｂ２に応じてクロックパルスＬＰＣＬＫの８パルス毎に出力信号Ｑ３が交番的に遷移する。このような繰返し動作によってプログラムカウント回路部１００は、真理表１に示すように、「１１１１」、「１１１０」、「１１０１」、「１１００」、「１０１１」、．．．、「００００」まで順次デクリメント(Decrement)カウントを行う。
【００４５】
前述したプログラムカウント回路部１００の動作特性に対する他の例として、図５に示した波形図及びこの波形図による以下の真理表２を参照して説明すると、次の通りである。
【００４６】
【表２】
図５はヒューズＦ１〜Ｆ４のうちヒューズＦ２のみをカットした場合（Ｆ２のみがＯＦＦ状態）、クロック信号ＬＰＣＬＫに応じて各フリップフロップＦ０〜Ｆ３へ出力される出力信号Ｑ０〜Ｑ３の波形図である。
【００４８】
図５及び真理表２を参照すると、まずヒューズＦ１〜Ｆ４のうちヒューズＦ２を除いた全てのヒューズＦ１、Ｆ３及びＦ４が全て「ＯＮ」の状態で、データ伝送部１１０（図２参照）のＰＭＯＳトランジスタＰＭ１〜ＰＭ４は接地端子Ｖssから印加される接地電圧によって動作し、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は電源端子Ｖddから印加される電源電圧によって動作する。これにより、各ＰＭＯＳトランジスタＰＭ１〜ＰＭ４を介して伝達される電源電圧のうちヒューズＦ２をパス経路とする電源電圧を除いた全ての電源電圧はカウント部１２０へ伝達される。即ち、フリップフロップＦ１を除いた他のフリップフロップＦ０、Ｆ２及びＦ３の端子「Ｄ」には電源電圧が印加され、フリップフロップＦ１の端子「Ｄ」には接地電圧が印加されることにより、第１出力部１２４（図３参照）へ出力されるフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は「１１０１」状態にセットされる。
【００４９】
このようにフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３が「１１０１」にセットされた状態でリセット信号ＬＰＲＳＴが「０」状態に遷移し、クロック信号ＬＰＣＬＫが順次印加されると、プログラムカウント回路部１００は真理表２に示すように「１１０１」、「１１００」、「１０１１」、「１０１０」、「１００１」、「１０００」、．．．、「１１１０」まで順次デクリメントカウントを行う。
【００５０】
これまで、図４及び図５によって説明したプログラムカウント回路部１００は、ヒューズＦＵＳＥ１〜ＦＵＳＥ４の状態（ＯＮ／ＯＦＦ）に応じてフリップフロップＦ０〜Ｆ３の初期カウント値が設定され、このように設定された初期カウント値からカウントを行うように構成される。また、このようなフリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３は図６に示したデコード回路部２００へ入力される。
【００５１】
図６を参照すると、デコード回路部２００は、フリップフロップＦ０〜Ｆ３の各出力信号Ｑ０〜Ｑ３を反転させるために、多数のインバータＩ１１〜Ｉ１４を含む入力反転部２１０と、前記出力信号Ｑ０〜Ｑ３と入力反転部２１０の出力信号とを論理組合せしてデコード信号STEP０〜STEP９を出力するデコード出力部２２０とを含む。
【００５２】
前記デコード出力部２２０は、前記出力信号Ｑ０〜Ｑ３と入力反転部２１０の出力信号とを論理組合せする多数のノアゲートＮＯＲ０〜ＮＯＲ９と、前記ノアゲートＮＯＲ９の出力信号とプログラムイネーブル信号ＰＧＭＥＮをラッチするフリップフリップ２３０と、前記フリップフロップ２３０のノアゲートＮＯＲ１０の出力信号Ｑを反転させて各ノアゲートＮＯＲ０〜ＮＯＲ９の入力端に伝達するインバータＩ１５とを含む。
【００５３】
前記フリップフロップ２３０は、前記ノアゲートＮＯＲ９の出力信号とプログラムイネーブル信号ＰＧＭＥＮをそれぞれ入力とする２つのノアゲートＮＯＲ１０及びＮＯＲ１１からなるＲ−Ｓ(Reset-Set)フリップフロップの構成を有し、プログラムイネーブル信号ＰＧＭＥＮによってデコード出力部２２０の全ての出力信号STEP０〜STEP９が前記出力信号Ｑ０〜Ｑ３によってのみ影響を受けるようにする役割を果たす。
【００５４】
すなわち、前記フリップフロップ２３０は、プログラムイネーブル信号ＰＧＭＥＮが「１」状態で入力されると、「１」状態の出力信号をインバータＩ１５へ出力し、この状態はノアゲートＮＯＲ９の出力信号が「０」状態を維持する間に保持される。一方、ノアゲートＮＯＲ９の出力信号が「１」状態に遷移すると、ノアゲートＮＯＲ１１の出力信号STEP９は「１」状態に遷移する。
【００５５】
前述したデコード回路部２００の動作特性を図４に示した出力信号Ｑ０〜Ｑ３の波形図を入力として示した真理表３と、図５に示した出力信号Ｑ０〜Ｑ３の波形図を入力として示した真理表４を参照して説明すると、次の通りである。
【００５６】
【表３】
【表４】
上記真理表３及び真理表４を参照すると、カウント部１２０（図２参照）の各フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３の初期カウント値が「１１１１」の場合には、デコード出力部２２０のノアゲートＮＯＲ０〜ＮＯＲ９のうちノアゲートＮＯＲ０が優先的に選択された後、前記フリップフロップＦ０〜Ｆ３のカウントによってノアゲートＮＯＲ１〜ＮＯＲ９が順次選択される。これにより、デコード出力部２２０は「STEP０」、「STEP１」、「STEP２」、「STEP３」、．．．、「STEP９」の順で順次出力信号を出力する。
【００５９】
一方、各フリップフロップＦ０〜Ｆ３の出力信号Ｑ０〜Ｑ３の初期カウント値が「１１０１」の場合には、デコード出力部２２０のノアゲートＮＯＲ０〜ＮＯＲ９のうちノアゲートＮＯＲ１が優先的に選択された後、前記フリップフロップＦ０〜Ｆ３のカウントによってノアゲートＮＯＲ２から順次選択される。これにより、デコード出力部２２０は「STEP１」、「STEP２」、「STEP３」、．．．、「STEP９」、「STEP０」の順で順次出力信号を出力する。
【００６０】
前述したように、フリップフロップＦ０〜Ｆ３の初期カウント値に応じてデコード出力部２２０を介して順次出力される出力信号STEP０〜STEP９は、図７に示した高電圧発生回路部３００に入力される。
【００６１】
図７を参照すると、高電圧発生回路部３００は、電圧分配部３１０、センスアンプＳ／Ａからなる電圧比較部３２０、昇圧回路部３３０及び基準電圧発生部（図示せず）を含む。
【００６２】
前記電圧分配部３１０は、デコード出力部２２０（図６参照）の出力信号STEP０〜STEP９に応じて電圧比較部３２０へ分圧電圧Ｖａを出力するために、多数のＮＭＯＳトランジスタＮＭ９〜ＮＭ１８と、多数の抵抗素子Ｒ１〜Ｒ１２と、プログラムイネーブル信号ＰＧＭＥＮに応じて動作するＮＭＯＳトランジスタＮＭ１９とを含む。
【００６３】
前記抵抗素子Ｒ１〜Ｒ１２のうち、抵抗素子Ｒ１及びＲ２は他の抵抗素子Ｒ３〜Ｒ１２に比べて比較的大きい抵抗値を有し、残りの抵抗素子Ｒ３〜Ｒ１２は順番通りに抵抗値が順次増加する方向に設定される。これにより、図８に示した波形図の如く前記出力信号STEP０〜STEP９の選択される順番によってプログラムワードライン電圧ＶＰＰＩを一定の電位DeltaＶだけ順次増加させることができる。
【００６４】
前記ＮＭＯＳトランジスタＮＭ９〜ＮＭ１８のドレイン端は互いに接続され、ソース端は抵抗素子Ｒ３〜Ｒ１２のうち該当抵抗素子Ｒ３〜Ｒ１２の一端にそれぞれ接続される。このように接続されるＮＭＯＳトランジスタＮＭ９〜ＮＭ１８は前記出力信号STEP０〜STEP９に応じて動作し、抵抗素子Ｒ１及びＲ２を前記抵抗素子Ｒ３〜Ｒ１２のうち当該抵抗素子（即ち、動作するＮＭＯＳトランジスタのソース端と接続される抵抗素子）を除いた残りの抵抗素子と直列接続させる。
【００６５】
例えば、プログラムイネーブル信号ＰＧＭＥＮによってＮＭＯＳトランジスタＮＭ１９が動作する状態で、前記出力信号STEP０〜STEP９のうち出力信号STEP０が選択されると、ＮＭＯＳトランジスタＮＭ１８が動作する。これにより、抵抗素子Ｒ１２を除いた残りの抵抗素子Ｒ１〜Ｒ１１が直列に接続され、分配電圧Ｖａは下記数式１のように求められる。
【００６６】
【数１】
一方、電圧比較部３２０は、前記電圧分配部３１０で分配された分配電圧Ｖａを基準電圧発生部から出力される基準電圧Ｖrefと比較し、前記分配電圧Ｖａが基準電圧Ｖrefより小さい場合には、昇圧回路部３３０を介して高電圧ＶＰＰを昇圧させて出力し、大きい場合には昇圧回路部３３０を動作させないので一定の高電圧ＶＰＰを出力する。このように、出力される高電圧ＶＰＰによってプログラムワードライン電圧ＶＰＰＩ０〜ＶＰＰＩ９は、前記出力信号STEP０〜STEP９の選択される順番に応じて一定の電位DeltaＶだけ順次増加する。
【００６８】
以上述べた本発明の技術的思想は好適な実施例で具体的に記述されたが、これら実施例は本発明を説明するためのもので、本発明を制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明は発明の技術的思想から外れない範囲内で様々な変形が可能であることを理解できよう。
【００６９】
【発明の効果】
上述したように、本発明は、外部データの入力をヒューズを介して受けることにより具現が簡単であり、必要に応じてプログラム及びベリファイの回数調節が可能なプログラムカウント回路を実現することができる。
【００７０】
【図面の簡単な説明】
【図１】 本発明の実施例に係るフラッシュメモリ素子のプログラムワードライン電圧発生回路のブロック図である。
【図２】 図１に示したプログラムカウント回路部の詳細回路図である。
【図３】 図２に示したフリップフロップの詳細回路図である。
【図４】 図２に示したプログラムカウント回路部の動作特性を説明するために一例として示した波形図である。
【図５】 図２に示したプログラムカウント回路部の動作特性を説明するために一例として示した波形図である。
【図６】 図１に示したデコード回路部の詳細回路図である。
【図７】 図１に示した高電圧発生回路部の詳細回路図である。
【図８】 図７に示した高電圧発生回路部の出力波形図である。
【符号の説明】
１００ プログラムカウント回路部
１１０ データ伝送部
１２０ カウント部
１２１ セッティング部
１２２ 第１伝送部
１２３ 第２伝送部
１２４ 第１出力部
１２５ 第２出力部
２００ デコード回路部
２１０ 入力反転部
２２０ デコード出力部
２３０ フリップフロップ
３００ 高電圧発生回路部
３１０ 電圧分配部
３２０ 電圧比較部
３３０ 昇圧回路部
Claims (16)
- データの入力を受けて伝達するために、Ｎ個のヒューズを含むデータ伝送部と、
前記データ伝送部から伝達される前記データを初期カウント値として設定するようにするため、リセット信号を生成するカウントリセット部と、
前記リセット信号に応じて前記データを初期カウント値として設定し、クロック信号に応じて設定された初期カウント値からカウントを順次行うカウント部とを含み、
前記カウント部は、前記データ伝送部の各ヒューズとそれぞれ接続されて前記データの伝達を受けるＮ個のフリップフロップを含み、
前記各フリップフロップは、前記リセット信号に応じて前記データをノードへ伝達するセッティング部と、
前記ノードに伝達される前記データを出力する第１出力部と、
前記第１出力部の出力信号を反転させるインバータと、
制御信号及び前記クロック信号に応じて前記インバータの出力信号を前記ノードへ伝達する伝送部と、
前記第１出力部の出力信号と前記制御信号とを論理組合せして出力する第２出力部と、
を含むことを特徴とするプログラムカウント回路。 - 前記データ伝送部は、電源電圧を前記各ヒューズの一端にそれぞれ伝達する複数のＰＭＯＳトランジスタと、
接地電圧を前記各ヒューズの他端にそれぞれ伝達する複数のＮＭＯＳトランジスタとをさらに含むことを特徴とする請求項１記載のプログラムカウント回路。 - 前記複数のＰＭＯＳトランジスタは、前記複数のＮＭＯＳトランジスタより大きい長チャネルを有することを特徴とする請求項２記載のプログラムカウント回路。
- 前記データは電源電圧または接地電圧であることを特徴とする請求項１記載のプログラムカウント回路。
- 前記各ヒューズは半導体メモリ製造工程時に形成されるポリラインであることを特徴とする請求項１記載のプログラムカウント回路。
- 前記セッティング部は、前記リセット信号に応じて動作して前記データを前記ノードへ伝達する伝送ゲートを含むことを特徴とする請求項１記載のプログラムカウント回路。
- 前記第１出力部は、前記ノードのデータをラッチする第１ラッチ部と、
前記クロック信号、及び前記クロック信号の反転信号に応じて動作して前記第１ラッチ部の出力信号を伝達する伝送ゲートと、
前記伝送ゲートの出力信号をラッチして出力する第２ラッチ部とを含むことを特徴とする請求項１記載のプログラムカウント回路。 - 前記伝送部は、前記制御信号に応じて動作して前記インバータの出力信号を伝達する第１伝送ゲートと、
前記クロック信号に応じて動作して前記第１伝送ゲートの出力信号を前記ノードへ伝達する第２伝送ゲートとを含むことを特徴とする請求項１記載のプログラムカウント回路。 - 前記制御信号は、接地電圧または前段に接続されたフリップフロップの第２出力部の出力信号であることを特徴とする請求項１または８記載のプログラムカウント回路。
- 請求項１の構成を有するプログラムカウント回路部と、
前記プログラムカウント回路部の出力信号をデコードするデコード回路部と、
前記デコード回路部の出力信号に応じて高電圧を発生させる高電圧発生回路部とを含むことを特徴とするプログラムワードライン電圧発生回路。 - 前記デコード回路部は、前記プログラムカウント回路部の出力信号を反転させる入力反転部と、
前記プログラムカウント回路部の出力信号と前記入力反転部の出力信号とを論理組合せして出力するデコード出力部とを含むことを特徴とする請求項１０記載のプログラムワードライン電圧発生回路。 - 前記デコード出力部は、前記プログラムカウント回路部の出力信号と前記入力反転部の出力信号とを論理組合せする複数のＮＯＲゲートと、
前記複数のＮＯＲゲートのいずれか一つの出力信号とプログラムイネーブル信号をラッチするフリップフロップと、
前記フリップフロップの出力信号を反転させて前記複数のＮＯＲゲートの入力端へ伝達するインバータとを含むことを特徴とする請求項１１記載のプログラムワードライン電圧発生回路。 - 前記フリップフロップはＲ−Ｓ（リセットーセット）フリップフロップであることを特徴とする請求項１２記載のプログラムワードライン電圧発生回路。
- 前記高電圧発生回路部は、前記デコード回路部の出力信号に応じて電圧を分配する電圧分配部と、
基準電圧を発生する基準電圧発生部と、
前記電圧分配部を介して分配された分配電圧と前記基準電圧とを比較する電圧比較部と、
前記電圧比較部の出力信号に応じて高電圧を生成する昇圧回路部とを含むことを特徴とする請求項１０記載のプログラムワードライン電圧発生回路。 - 前記電圧分配部は、前記デコード回路部の出力信号に応じて動作する複数のＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタの動作状態に応じて電圧を分配する複数の抵抗素子とを含むことを特徴とする請求項１４記載のプログラムワードライン電圧発生回路。 - 前記複数の抵抗素子はそれぞれ異なる抵抗値を有することを特徴とする請求項１５記載のプログラムワードライン電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-27480 | 2002-05-17 | ||
| KR10-2002-0027480A KR100465064B1 (ko) | 2002-05-17 | 2002-05-17 | 플래시 메모리 소자의 프로그램 워드라인 전압 발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338188A JP2003338188A (ja) | 2003-11-28 |
| JP4345878B2 true JP4345878B2 (ja) | 2009-10-14 |
Family
ID=29707688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002363953A Expired - Fee Related JP4345878B2 (ja) | 2002-05-17 | 2002-12-16 | プログラムカウント回路及びこれを用いたフラッシュメモリ素子のプログラムワードライン電圧発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6845060B2 (ja) |
| JP (1) | JP4345878B2 (ja) |
| KR (1) | KR100465064B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626377B1 (ko) * | 2004-06-07 | 2006-09-20 | 삼성전자주식회사 | 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치 |
| KR100645055B1 (ko) | 2004-10-28 | 2006-11-10 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100593139B1 (ko) * | 2004-12-30 | 2006-06-26 | 주식회사 하이닉스반도체 | 오프 칩 드라이버 제어용 카운터 회로 및 이를 이용한오프 칩 드라이버의 출력 전류값 변경방법 |
| US7221592B2 (en) * | 2005-02-25 | 2007-05-22 | Micron Technology, Inc. | Multiple level programming in a non-volatile memory device |
| KR100621636B1 (ko) | 2005-06-01 | 2006-09-07 | 삼성전자주식회사 | 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치 |
| KR100655442B1 (ko) | 2005-09-01 | 2006-12-08 | 삼성전자주식회사 | 프로그램 스타트 전압을 가변시킬 수 있는 플래시 메모리장치 |
| KR100729359B1 (ko) * | 2005-09-23 | 2007-06-15 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것의 프로그램 방법 |
| KR100821585B1 (ko) * | 2007-03-12 | 2008-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 온 다이 터미네이션 회로 |
| US8447913B2 (en) * | 2008-09-16 | 2013-05-21 | International Business Machines Corporation | Method to monitor read/write status of flash memory devices |
| KR101005165B1 (ko) * | 2009-05-29 | 2011-01-04 | 주식회사 하이닉스반도체 | 전압 발생 회로 및 이를 이용한 불휘발성 메모리 장치 |
| KR20180125694A (ko) | 2017-05-16 | 2018-11-26 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작방법 |
| CN113160874B (zh) * | 2021-04-23 | 2023-12-12 | 恒烁半导体(合肥)股份有限公司 | 一种分段式循环计数输出选择电路及其应用 |
| CN116631469B9 (zh) * | 2023-07-19 | 2024-06-25 | 长鑫存储技术有限公司 | 时钟信号生成电路、方法及存储器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08275260A (ja) * | 1995-03-29 | 1996-10-18 | Mitsubishi Electric Corp | 状態監視制御システム |
| US5943263A (en) * | 1997-01-08 | 1999-08-24 | Micron Technology, Inc. | Apparatus and method for programming voltage protection in a non-volatile memory system |
| KR100245415B1 (ko) * | 1997-04-18 | 2000-03-02 | 윤종용 | 증가형 스텝 펄스 발생 회로 및 이를 이용한 불 휘발성 반도체 메모리 장치 |
| KR100287545B1 (ko) * | 1998-09-17 | 2001-04-16 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| JP4726033B2 (ja) * | 2000-08-30 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性メモリ、不揮発性メモリの制御方法、及びｉｃカード |
| KR100385226B1 (ko) * | 2000-11-22 | 2003-05-27 | 삼성전자주식회사 | 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법 |
-
2002
- 2002-05-17 KR KR10-2002-0027480A patent/KR100465064B1/ko not_active IP Right Cessation
- 2002-12-06 US US10/310,871 patent/US6845060B2/en not_active Expired - Lifetime
- 2002-12-16 JP JP2002363953A patent/JP4345878B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003338188A (ja) | 2003-11-28 |
| KR20030089314A (ko) | 2003-11-21 |
| US20040130963A1 (en) | 2004-07-08 |
| KR100465064B1 (ko) | 2005-01-06 |
| US6845060B2 (en) | 2005-01-18 |
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| KR100685609B1 (ko) | 페이지 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080926 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090423 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090528 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090623 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090707 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |