KR20050106277A

KR20050106277A - 불 휘발성 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR20050106277A
Application number: KR1020040031466A
Authority: KR
Inventors: 이경한; 이준
Original assignee: 삼성전자주식회사
Priority date: 2004-05-04
Filing date: 2004-05-04
Publication date: 2005-11-09
Also published as: US20050248991A1; KR100634172B1; TWI298164B; TW200537503A; DE102005020797A1

Abstract

여기에 개시되는 불 휘발성 메모리 장치는 프로그램 사이클의 매 프로그램 루프마다 메모리 셀들에 인가될 프로그램 전압을 발생하는 워드 라인 전압 발생 회로를 포함한다. 상기 워드 라인 전압 발생 회로는 상기 프로그램 루프들 중 일부의 프로그램 루프들 각각의 프로그램 시간 동안 상기 프로그램 전압을 발생하며, 상기 일부의 프로그램 루프들 각각의 프로그램 시간은 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정된다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM MEHTOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치의 프로그램 방법에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 메모리 장치와 불 휘발성 메모리 장치로 나뉘어진다. 휘발성 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.

불 휘발성 메모리 장치에 있어서, 일반적으로, 메모리 셀은 제어 게이트 및 플로팅 게이트를 갖는 플로팅 게이트 트랜지스터 (floating gate transistor)로 구성된다. 메모리 셀은 플로팅 게이트에 전자를 주입함으로써 프로그램된다. 이와 반대로, 메모리 셀은 플로팅 게이트에 주입된 전자를 벌크 (또는 기판)로 방출함으로써 소거된다. 특히, 메모리 셀은 정해진 프로그램 사이클 내에 프로그램되며, 프로그램 사이클은 여러 번의 프로그램 루프들로 구성된다. 일반적인 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 타이밍도를 보여주는 도 1을 참조하면, 각 프로그램 루프는, 일반적으로, 프로그램 구간과 프로그램 검증 구간으로 구분된다. 각 프로그램 루프를 실행하는 데 필요한 시간 (이하, 프로그램 루프 시간이라 칭함)은 모든 프로그램 루프들에 대해서 동일하게 설정된다 (t1=t2=t3=t4). 프로그램 루프들이 반복될 때, 프로그램 전압 (Vpgm)은 △V만큼씩 단계적으로 증가된다. 이러한 프로그램 방식은 이 분야에 잘 알려진 증가형 계단 펄스 프로그래밍 (Incremental Step Pulse Programming: ISPP) 방식이라 불린다. 각 프로그램 루프에 있어서, 도 1에서 알 수 있듯이, 프로그램 검증 구간에서 선택된 행에 공급되는 검증 읽기 전압 (Vvfy)은 일정하게 유지된다.

프로그램 루프들이 반복됨에 따라, 메모리 셀의 문턱 전압은 목표 문턱 전압을 향해 점차적으로 증가된다. 문턱 전압의 증가분은, 이상적으로, 프로그램 전압의 증가분에 비례하여 증가한다. 하지만, 메모리 셀의 문턱 전압은 프로그램 사이클의 초기 구간에서 프로그램 전압의 증가분에 비선형적으로 증가되고 프로그램 사이클의 나머지 구간에서 프로그램 전압의 증가분에 선형적으로 증가된다. 예를 들면, 메모리 셀이 프로그램될 때 문턱 전압 변화를 보여주는 도 2를 참조하면, 메모리 셀의 문턱 전압은 첫 번째 및 두 번째 프로그램 루프들에서 프로그램 전압의 증가분에 비선형적으로 증가되고, 나머지 프로그램 루프들에서 프로그램 전압의 증가분에 선형적으로 증가된다. 다시 말해서, 첫 번째 및 두 번째 프로그램 루프들에서 변화되는 문턱 전압의 증가분은 나머지 프로그램 루프들에서 변화되는 문턱 전압의 증가분과 다르다 (△Vth1/2 > △Vth3/4). 여기서, 나머지 프로그램 루프들 (예를 들면, 3번째 및 4번째 프로그램 루프들)의 문턱 전압 증가분 (△Vth3, △Vth4)은 동일하거나 유사하며, 프로그램 전압의 증가분에 선형적이다.

모든 프로그램 루프들이 동일한 프로그램 루프 시간으로 설정되는 프로그램 방식에 따르면, 앞서 언급된 원인으로 인해서 프로그램된 메모리 셀들의 문턱 전압들을 원하는 범위 내에 분포시키는 것이 어렵다. 다시 말해서, 프로그램된 메모리 셀들의 문턱 전압들의 분포 (이하, 문턱 전압 분포라 칭함)가 넓어진다.

본 발명의 목적은 문턱 전압 분포를 조밀하게 제어할 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

본 발명의 다른 목적은 프로그램 루프들의 프로그램 시간들을 다르게 제어할 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치는 복수 개의 메모리 셀들과; 그리고 프로그램 사이클의 매 프로그램 루프마다 상기 메모리 셀들에 인가될 프로그램 전압을 발생하는 워드 라인 전압 발생 회로를 포함한다. 상기 워드 라인 전압 발생 회로는 상기 프로그램 루프들 중 일부의 프로그램 루프들 각각의 프로그램 시간 동안 상기 프로그램 전압을 발생하되, 상기 일부의 프로그램 루프들 각각의 프로그램 시간은 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정된다.

이 실시예에 있어서, 제 1 프로그램 루프으 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정된다.

이 실시예에 있어서, 상기 제 1 프로그램 루프의 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간보다 길다. 상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정되거나, 상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정된다.

이 실시예에 있어서, 상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의된다.

이 실시예에 있어서, 제 1 프로그램 루프의 프로그램 시간이 나머지 프로그램 루프들 각각의 프로그램 시간보다 길게 설정되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 더 포함한다.

본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치는 프로그램 루프들 각각의 프로그램 시간 동안 프로그램 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고 제 1 프로그램 루프의 프로그램 시간이 나머지 프로그램 루프들 각각의 프로그램 시간보다 길게 설정되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 포함한다.

이 실시예에 있어서, 제 1 프로그램 루프의 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정된다.

이 실시예에 있어서, 상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정된다. 상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정되거나, 상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의된다. 상기 프로그램 전압은 상기 각 프로그램 루프의 프로그램 구간 동안 선택된 워드 라인으로 공급된다.

본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; 프로그램 전압을 발생하는 워드 라인 전압 발생 회로와; 상기 행들 중 하나를 선택하고 상기 선택된 행을 상기 프로그램 전압으로 구동하는 행 선택 회로와; 그리고 프로그램 사이클의 제 1 프로그램 사이클 동안 상기 선택된 행으로 상기 프로그램 전압이 공급되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 포함하며, 상기 제 1 프로그램 루프는 상기 프로그램 사이클의 나머지 프로그램 루프들 각각의 프로그램 시간보다 긴 프로그램 시간을 갖는다.

이 실시예에 있어서, 상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정된다. 상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정된다. 상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의된다.

이 실시예에 있어서, 불 휘발성 메모리 장치는 상기 프로그램 검증 구간 동안 상기 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와; 그리고 상기 읽혀진 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 패스/페일 체크 회로를 더 포함한다. 상기 프로그램 제어기는 상기 패스/페일 체크 회로의 출력에 따라 프로그램 루프 수를 카운트-업하는 루프 카운터를 포함한다.

이 실시예에 있어서, 상기 프로그램 제어기는 상기 루프 카운터의 카운트 값에 응답하여 상기 워드 라인 전압 발생 회롤르 제어한다.

본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치의 프로그램 방법은 프로그램될 데이터로 메모리 셀들을 프로그램하는 단계와; 상기 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하는 단계와; 그리고 상기 프로그램 및 판별 단계들은 프로그램 루프를 구성하며; 상기 메모리 셀들이 모두 정상적으로 프로그램될 때까지 프로그램 루프를 반복하는 단계를 포함하며, 상기 프로그램 루프들 중 제 1 프로그램 루프는 나머지 프로그램 루프들 각각의 프로그램 시간과 다른 프로그램 시간으로 설정된다.

이 실시예에 있어서, 제 1 프로그램 루프으 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간보다 길다. 상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정된다. 상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정된다.

불 휘발성 메모리 장치의 프로그램 방법은 메모리 셀의 문턱 전압이 제 1 프로그램 루프 동안 기준 전압에서 포화 전압으로 이동되도록 상기 메모리 셀을 프로그램하는 단계와; 그리고 상기 제 1 프로그램 루프 이후에, 상기 메모리 셀의 문턱 전압이 상기 포화 전압과 상기 기준 전압간의 전압차보다 적은 전압만큼 이동되도록 매 프로그램 사이클마다 상기 메모리 셀을 프로그램하는 단계를 포함한다.

이 실시예에 있어서, 상기 기준 전압은 소거된 메모리 셀의 문턱 전압이다.

본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 낸드형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, NOR 플래시 메모리 장치, FRAM, 등)에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 3을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 행들 (워드 라인들 또는 페이지들이라 불림)과 열들 (또는 비트 라인들이라 불림)의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이 (110)를 포함한다. 행 디코더 회로 (120)는 행 어드레스에 응답하여 메모리 셀 어레이 (110)의 행들 (또는 워드 라인들) 중 하나를 선택하고, 선택된 행 (또는 워드 라인)을 워드 라인 전압 발생 회로 (160)로부터의 워드 라인 전압으로 구동한다. 페이지 버퍼 회로 (130)는 비트 라인들 (BL0-BLm)을 통해 메모리 셀 어레이 (110)에 전기적으로 연결된다. 페이지 버퍼 회로 (130)는 동작 모드에 따라 다양한 기능들을 수행한다. 예를 들면, 선택된 행의 메모리 셀들로부터 데이터를 읽고자 하는 경우 (예를 들면, 읽기 동작시 그리고 프로그램 검증 동작시), 페이지 버퍼 회로 (130)는 선택된 행의 메모리 셀들로부터 데이터 비트들을 감지하여 상기 감지된 데이터 비트들을 래치한다. 선택된 행의 메모리 셀들에 데이터를 프로그램하고자 하는 경우 (예를 들면, 프로그램 동작시), 페이지 버퍼 회로 (130)는 데이터 입출력 회로 (170)를 통해 외부로부터 제공되는 데이터 비트들을 임시적으로 저장한다.

패스/페일 체크 회로 (140)는 프로그램 검증 동작시 페이지 버퍼 회로 (130)로부터의 데이터 비트들 (nWD0-nWDm)이 동일한 값 (예를 들면, 패스 데이터 값)을 갖는 지의 여부를 판별한다. 즉, 패스/페일 체크 회로 (140)는 프로그램 검증 동작시 페이지 버퍼 회로 (130)로부터의 데이터 비트들 (nWD0-nWDm)에 의거하여, 프로그램 동작이 성공적으로 수행되었는 지 (또는, 선택된 행의 모든 메모리 셀들의 문턱 전압들이 목표 문턱 전압 분포 내에 존재하는 지)의 여부를 판별한다. 프로그램 제어기 (150)는 루프 카운터 (151)를 포함하며, 루프 카운터 (151)는 패스/페일 체크 회로 (140)의 판별 결과에 따라 프로그램 사이클의 프로그램 루프 수를 카운트-업한다. 예를 들면, 현재의 프로그램 루프에서 판별 결과가 프로그램 페일을 나타내면 (또는, 그 판별 결과가 적어도 하나의 메모리 셀이 프로그램되지 않음을 나타낼 때), 루프 카운터 (151)는 프로그램 루프 수를 카운트-업한다.

프로그램 제어기 (150)는 루프 카운터 (151)의 카운트 값에 따라 각 프로그램 루프의 프로그램 루프 시간 (또는 프로그램 시간)을 제어한다. 앞서 설명된 바와 같이, 프로그램 사이클은 복수의 프로그램 루프들로 이루어지며, 각 프로그램 루프는 프로그램 구간 및 프로그램 검증 구간으로 구분된다. 예를 들면, 프로그램 제어기 (150)는 제 1 프로그램 루프의 프로그램 시간을 나머지 프로그램 루프들의 각각의 프로그램 시간과 다르게 설정한다. 이 실시예에 있어서, 제 1 프로그램 루프의 프로그램 시간은 나머지 프로그램 루프들의 각각의 프로그램 시간보다 길게 설정되며, 나머지 프로그램 루프들의 프로그램 시간들은 동일하게 설정된다. 나머지 프로그램 루프들의 프로그램 시간들이 서로 다르게 설정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 이러한 경우에도, 제 1 프로그램 루프의 프로그램 시간은 나머지 프로그램 루프들의 각각의 프로그램 시간보다 길게 설정되어야 한다. 워드 라인 전압 발생 회로 (160)는 프로그램 제어기 (150)에 의해서 제어되며, 매 프로그램 사이클에서 정해진 프로그램 시간 동안 워드 라인 전압으로서 프로그램 전압을 발생한다. 그렇게 생성된 프로그램 전압은 행 디코더 회로 (120)를 통해 선택된 행으로 공급될 것이다.

여기서, 프로그램 루프 시간은 프로그램 동작을 수행하는 데 필요한 시간 (이하, 프로그램 시간이라 칭함)과 프로그램 검증 동작을 수행하는 데 필요한 시간 (프로그램 검증 시간이라 칭함)을 포함한다. 따라서, 용어 "프로그램 시간"은 프로그램 동작을 수행하는 데 필요한 시간을 의미한다.

앞서의 설명에 따르면, 프로그램 루프들을 수행하는 데 필요한 시간들이 다르게 설정된다. 특히, 제 1 프로그램 루프의 프로그램 루프 시간 (또는 프로그램 시간)은 나머지 프로그램 루프들 각각의 그것보다 길게 설정된다. 이러한 프로그램 방식에 의하면, 메모리 셀들의 문턱 전압 분포를 보다 더 조밀하게 제어하는 것이 가능하다.

도 4는 도 3에 도시된 메모리 셀 어레이 및 페이지 버퍼 회로를 개략적으로 보여주는 블록도이고, 도 5는 도 4에 도시된 페이지 버퍼의 예시적인 실시예를 보여주는 회로도이다.

도 4에 도시된 바와 같이, 메모리 셀 어레이 (110)는 복수 개의 스트링들 (111)을 포함하며, 각 스트링 (111)은 스트링 선택 트랜지스터 (SST), 접지 선택 트랜지스터 (GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들 (또는 메모리 셀 트랜지스터들) (MC0-MCn)을 포함한다. 각 스트링 (111)에 있어서, 스트링 선택 트랜지스터 (SST)의 게이트는 스트링 선택 라인 (SSL)에 연결되고, 접지 선택 트랜지스터 (GST)의 게이트는 접지 선택 라인 (GSL)에 연결되며, 메모리 셀 트랜지스터들 (MC0-MCn)의 게이트들은 대응하는 워드 라인들 (WL0-WLn)에 각각 연결되어 있다. 스트링들 (111)은 대응하는 비트 라인들 (BL0-BLm)을 통해 대응하는 페이지 버퍼들 (PB0-PBm)에 각각 전기적으로 연결되어 있다.

페이지 버퍼들 (PB0-PBm)은 서로 동일하게 구성된다. 도 5에 도시된 바와 같이, 페이지 버퍼 (PB0)는 PMOS 트랜지스터들 (M1, M2, M6), NMOS 트랜지스터들 (M3, M4, M5), 그리고 인버터들 (INV1, INV2)로 구성된 래치 (LAT1)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 본 발명에 따른 페이지 버퍼가 도 5에 도시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 래치 (LAT1)는 프로그램 검증 동작시 PMOS 트랜지스터 (M2)를 통해 초기화된다.

프로그램 검증 동작시, 비트 라인 (BL0)의 전압 레벨은 대응하는 메모리 셀의 프로그램/소거 상태에 따라 결정된다. 예를 들면, 메모리 셀이 충분히 프로그램된 경우, 메모리 셀을 통한 전류 흐름이 차단되어 비트 라인 (BL0)의 전압 레벨은 하이 레벨이 된다. 메모리 셀이 충분히 프로그램되지 않은 경우, 메모리 셀을 통한 전류 흐름이 차단되지 않아 비트 라인 (BL0)의 전압 레벨은 로우 레벨이 된다. 전자의 경우, 제어 신호 (LATCH)가 하이로 활성화될 때, 래치 (LAT1)의 래치 노드 (ND2)는 NMOS 트랜지스터들 (M3, M4)을 통해 로우 레벨이 된다. 후자의 경우, 제어 신호 (LATCH)가 하이로 활성화되더라도, 래치 (LAT1)의 래치 노드 (ND2)는 NMOS 트랜지스터 (M3)가 턴 오프되기 때문에 초기화 상태인 하이 레벨로 유지된다. PMOS 트랜지스터 (M6)로부터 출력되는 데이터 값 (nWD0)은 그렇게 래치된 값에 따라 결정되며, 도 1의 패스/페일 체크 회로 (140)로 전달된다. 래치 노드 (ND1)의 하이 레벨은 대응하는 메모리 셀이 목표 문턱 전압까지 충분히 프로그램되었음을 나타내고, 래치 노드 (ND1)의 로우 레벨은 대응하는 메모리 셀이 목표 문턱 전압까지 충분히 프로그램되지 않았음을 나타낸다.

도 6은 도 3에 도시된 패스/페일 체크 회로의 예시적인 실시예를 보여주는 회로도이다.

앞서 설명된 바와 같이, 메모리 셀을 프로그램하는 경우, 프로그램된 메모리 셀이 목표 문턱 전압을 갖는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행되어야 한다. 선택된 행의 메모리 셀들이 정상적으로 프로그램되었는 지의 여부는 페이지 버퍼들 (PB0-PBm)의 래치들 (LAT1)에 저장된 값들에 의해서 결정되며, 이는 패스/페일 체크 회로 (140)를 통해 수행된다.

도 6을 참조하면, 패스/페일 체크 회로 (140)는 와이어드-오아형 (wired-OR type) 패스/페일 체크 회로로서 NMOS 트랜지스터 (M7), 인버터 (INV3), 그리고 인버터들 (INV4, INV5)로 구성된 래치 (LAT2)로 구성되며, 도시된 바와 같이 연결되어 있다. 페이지 버퍼들 (PB0-PBm)에 대응하는 메모리 셀들의 프로그램 상태들이 래치된 후, ND3 노드는 NMOS 트랜지스터 (M7)를 통해 접지 전압으로 설정된다.

페이지 버퍼들 (PB0-PBm)의 출력 단자들 (nWDO-nWDm)은, 앞서 설명된 바와 같이, 대응하는 래치들 (LAT1)의 래치 노드들 (ND1)의 로직 상태들에 의해서 결정된다. 예를 들면, 래치 노드 (ND1)가 "1"의 하이 레벨을 가질 때, PMOS 트랜지스터 (M6)는 턴 오프된다. 래치 노드 (ND1)가 "0"의 로우 레벨을 가질 때, PMOS 트랜지스터 (M6)는 턴 온된다. 여기서, 래치 노드 (ND1)의 하이 레벨은 대응하는 메모리 셀이 목표 문턱 전압까지 충분히 프로그램되었음을 나타내고, 래치 노드 (ND1)의 로우 레벨은 대응하는 메모리 셀이 목표 문턱 전압까지 충분히 프로그램되지 않았음을 나타낸다. 전자의 경우, ND3 노드는 접지 전압의 로우 레벨로 유지되며, 그 결과 패스/페일 신호 (PF)는 프로그램 검증 동작이 패스됨을 알리는 로우 레벨이 된다. 후자의 경우, ND3 노드는 PMOS 트랜지스터 (M6)를 통해 전원 전압의 하이 레벨을 가지며, 그 결과 패스/페일 신호 (PF)는 프로그램 검증 동작이 페일됨을 알리는 하이 레벨이 된다.

본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도가 도 7에 도시되어 있고, 본 발명의 프로그램 방법에 따른 메모리 셀의 문턱 전압 변화를 보여주는 도면이 도 8에 도시되어 있다.

이하, 본 발명에 따른 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다. 본 발명의 프로그램 방법에 따르면, 프로그램 사이클은 복수의 프로그램 루프들로 이루어지며, 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 구분된다. 프로그램 루프들이 반복됨에 따라, 프로그램 전압 (Vpgm)은 정해진 전압 (△V)만큼 단계적으로 증가된다. 잘 알려진 바와 같이, 프로그램 동작이 수행되기 이전에, 프로그램될 데이터가 도 1의 데이터 입출력 회로 (170)를 통해 페이지 버퍼 회로 (130)에 로드된다. 프로그램 동작이 시작되면, 페이지 버퍼 회로 (130)에 로드된 값에 따라 비트 라인들 (BL0-BLm)이 접지 전압 (프로그램 전압) 또는 전원 전압 (프로그램 금지 전압)으로 각각 설정될 것이다. 이러한 동작은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

프로그램될 데이터가 로드된 후, 실질적인 프로그램 동작이 수행될 것이다. 실질적인 프로그램 동작이 수행되기 이전에, 프로그램 제어기 (150)는 루프 카운터 (151)를 초기화시키며, 루프 카운터 (151)의 초기값은 첫 번째 프로그램 루프를 나타낸다. 그 다음에, 프로그램 제어기 (150)는 첫 번째 프로그램 루프를 알리는 루프 카운터 (151)의 초기값에 따라 프로그램 루프 시간을 t10으로 설정한다. 여기서, 프로그램 루프 시간 (t10)은 프로그램 동작에 필요한 시간 (t10a) (이하, 프로그램 시간이라 칭함)과 프로그램 검증 동작에 필요한 시간 (t10b) (이하, 프로그램 검증 시간)을 포함하며, 모든 프로그램 루프들의 프로그램 검증 시간들은 동일하게 설정된다 (T10b=T11b=T12b=T13b).

워드 라인 전압 발생 회로 (160)는 프로그램 제어기 (150)에 의해서 설정된 프로그램 시간 (t10a) 동안 프로그램 전압 (Vpgm)을 발생하며, 프로그램 전압 (Vpgm)은 행 디코더 회로 (120)를 통해 선택된 행 (또는 워드 라인)으로 공급된다. 프로그램 전압 (Vpgm)이 선택된 행에 공급되고 비트 라인들 (BL0-BLm)이 로드된 데이터에 따라 접지 전압 또는 전원 전압으로 설정됨에 따라, 선택된 행의 메모리 셀들은 설정된 프로그램 시간 (T10a) 동안 프로그램된다.

본 발명의 불 휘발성 메모리 장치에 있어서, 첫 번째 프로그램 루프의 프로그램 시간은 메모리 셀의 문턱 전압이 포화 전압 (saturation voltage)에 도달하는 데 필요한 시간으로 설정된다. 포화 전압은, 도 2를 참조하면, 프로그램 전압의 증가분에 선형적으로 증가되기 시작하는 문턱 전압이다. 메모리 셀의 문턱 전압이 포화 전압에 도달하기 이전에는 또는 몇 회의 프로그램 루프들이 실행될 때까지, 메모리 셀의 문턱 전압은 프로그램 전압의 증가분에 비선형적으로 증가된다. 하지만, 본 발명의 불 휘발성 메모리 장치의 경우, 도 8에 도시된 바와 같이, 첫 번째 프로그램 루프에서 메모리 셀의 문턱 전압이 포화 전압까지 증가될 수 있도록 첫 번째 프로그램 루프의 프로그램 시간 (T10a)이 설정된다.

첫 번째 프로그램 루프의 프로그램 동작이 설정된 프로그램 시간 동안 수행된 후, 프로그램된 메모리 셀들의 문턱 전압들이 원하는 문턱 전압 분포 내에 존재하는 지의 여부를 판별하기 위해서 프로그램 검증 동작이 수행된다. 프로그램 검증 동작이 잘 알져진 방식으로 수행됨에 따라, 페이지 버퍼들 (PB0-PBm)의 래치 노드들 (ND1)의 로직 레벨들이 대응하는 메모리 셀들의 프로그램 상태들에 의해서 결정된다. 만약 래치 노드들 (ND1)이 모두 하이 레벨을 가지면, 패스/페일 체크 회로 (140)는 선택된 메모리 셀들이 충분히 프로그램되었음을 알리는 로우 레벨의 패스/페일 신호 (PF)를 프로그램 제어기 (150)로 출력한다. 만약 래치 노드들 (ND1) 중 적어도 하나의 래치 노드가 로우 레벨을 가지면, 패스/페일 체크 회로 (140)는 현재의 프로그램 동작이 페일임을 알리는 하이 레벨의 패스/페일 신호 (PF)를 프로그램 제어기 (150)로 출력한다.

프로그램 제어기 (150)는 로우 레벨의 패스/페일 신호 (PF)가 입력되면 프로그램 사이클을 종료한다. 이에 반해서, 프로그램 제어기 (150)는 하이 레벨의 패스/페일 신호 (PF)가 입력되면 루프 카운터 (151)의 카운트 값을 1만큼 증가시킨다. 그 다음에, 제 2 프로그램 루프를 나타내는 카운터 (151)의 카운트 값에 따라 프로그램 루프 시간을 t11로 설정한다. 즉, 제 2 프로그램 루프의 프로그램 시간이 t11a로 설정된다. 워드 라인 전압 발생 회로 (160)는 프로그램 제어기 (150)에 의해서 설정된 프로그램 시간 (t11a) 동안 프로그램 전압 (Vpgm)을 발생하며, 프로그램 전압 (Vpgm)은 행 디코더 회로 (120)를 통해 선택된 행 (또는 워드 라인)으로 공급된다. 이후, 프로그램 동작 및 프로그램 검증 동작이 앞서 설명된 것과 동일한 방식으로 수행되며, 이는 선택된 행의 메모리 셀들이 모두 충분히 프로그램될 때까지 반복된다.

첫 번째 프로그램 루프의 프로그램 시간 (t10a) 동안 메모리 셀이 포화 전압으로 프로그램된 후, 도 8에 도시된 바와 같이, 메모리 셀의 문턱 전압은 나머지 프로그램 루프들 각각에서는 프로그램 전압의 증가분에 선형적으로 증가된다. 첫 번째 프로그램 루프의 프로그램 시간을 나머지 프로그램 루프들의 프로그램 시간보다 길게 설정함으로써, 도 9a 및 도 9b에 도시된 바와 같이, 문턱 전압 분포를 조밀하게 제어하는 것이 가능하다.

본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 첫 번째 프로그램 루프의 프로그램 시간을 나머지 프로그램 루프들의 프로그램 시간보다 길게 설정함으로써, 도 9a 및 도 9b에 도시된 바와 같이, 문턱 전압 분포를 조밀하게 제어하는 것이 가능하다.

도 1은 일반적인 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 타이밍도를 보여주는 도면;

도 2는 메모리 셀이 프로그램될 때 문턱 전압 변화를 보여주는 도면;

도 3은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;

도 4는 도 3에 도시된 메모리 셀 어레이 및 페이지 버퍼 회로를 개략적으로 보여주는 블록도;

도 5는 도 4에 도시된 페이지 버퍼의 예시적인 실시예를 보여주는 회로도;

도 6은 도 3에 도시된 패스/페일 체크 회로의 예시적인 실시예를 보여주는 회로도;

도 7은 본 발명에 따른 프로그램 방법을 설명하기 위한 타이밍도;

도 8은 본 발명의 프로그램 방법에 따른 메모리 셀의 문턱 전압 변화를 보여주는 도면; 그리고

도 9a 및 도 9b는 일반적인 프로그램 방법 및 본 발명의 프로그램 방법에 따른 문턱 전압 분포들을 보여주는 도면들이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 불 휘발성 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 회로 130 : 페이지 버퍼 회로

140 : 패스/페일 체크 회로 150 : 프로그램 제어기

160 : 워드 라인 전압 발생 회로 170 : 데이터 입출력 회로

Claims

복수 개의 메모리 셀들과; 그리고

프로그램 사이클의 매 프로그램 루프마다 상기 메모리 셀들에 인가될 프로그램 전압을 발생하는 워드 라인 전압 발생 회로를 포함하며,

상기 워드 라인 전압 발생 회로는 상기 프로그램 루프들 중 일부의 프로그램 루프들 각각의 프로그램 시간 동안 상기 프로그램 전압을 발생하되, 상기 일부의 프로그램 루프들 각각의 프로그램 시간은 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

제 1 프로그램 루프으 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정되는 불 휘발성 메모리 장치.
제 2 항에 있어서,

상기 제 1 프로그램 루프의 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간보다 긴 불 휘발성 메모리 장치.
제 3 항에 있어서,

상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정되는 불 휘발성 메모리 장치.
제 3 항에 있어서,

상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

제 1 프로그램 루프의 프로그램 시간이 나머지 프로그램 루프들 각각의 프로그램 시간보다 길게 설정되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 더 포함하는 불 휘발성 메모리 장치.
프로그램 루프들 각각의 프로그램 시간 동안 프로그램 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고

제 1 프로그램 루프의 프로그램 시간이 나머지 프로그램 루프들 각각의 프로그램 시간보다 길게 설정되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 포함하는 불 휘발성 메모리 장치.
제 8 항에 있어서,

제 1 프로그램 루프의 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간과 다르게 설정되는 불 휘발성 메모리 장치.
제 9 항에 있어서,

상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정되는 불 휘발성 메모리 장치.
제 9 항에 있어서,

상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정되는 불 휘발성 메모리 장치.
제 8 항에 있어서,

상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의되는 불 휘발성 메모리 장치.
제 12 항에 있어서,

상기 프로그램 전압은 상기 각 프로그램 루프의 프로그램 구간 동안 선택된 워드 라인으로 공급되는 불 휘발성 메모리 장치.
행들과 열들로 배열된 메모리 셀들의 어레이와;

프로그램 전압을 발생하는 워드 라인 전압 발생 회로와;

상기 행들 중 하나를 선택하고 상기 선택된 행을 상기 프로그램 전압으로 구동하는 행 선택 회로와; 그리고

프로그램 사이클의 제 1 프로그램 사이클 동안 상기 선택된 행으로 상기 프로그램 전압이 공급되도록 상기 워드 라인 전압 발생 회로를 제어하는 프로그램 제어기를 포함하며, 상기 제 1 프로그램 루프는 상기 프로그램 사이클의 나머지 프로그램 루프들 각각의 프로그램 시간보다 긴 프로그램 시간을 갖는 불 휘발성 메모리 장치.
제 14 항에 있어서,

상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정되는 불 휘발성 메모리 장치.
제 14 항에 있어서,

상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정되는 불 휘발성 메모리 장치.
제 14 항에 있어서,

상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의되는 불 휘발성 메모리 장치.
제 17 항에 있어서,

상기 프로그램 검증 구간 동안 상기 선택된 행의 메모리 셀들로부터 데이터 비트들을 읽는 페이지 버퍼 회로와; 그리고

상기 읽혀진 데이터 비트들이 모두 프로그램 상태를 나타내는 지의 여부를 판별하는 패스/페일 체크 회로를 더 포함하는 불 휘발성 메모리 장치.
제 18 항에 있어서,

상기 프로그램 제어기는 상기 패스/페일 체크 회로의 출력에 따라 프로그램 루프 수를 카운트-업하는 루프 카운터를 포함하는 불 휘발성 메모리 장치.
제 19 항에 있어서,

상기 프로그램 제어기는 상기 루프 카운터의 카운트 값에 응답하여 상기 워드 라인 전압 발생 회롤르 제어하는 불 휘발성 메모리 장치.
불 휘발성 메모리 장치의 프로그램 방법에 있어서:

프로그램될 데이터로 메모리 셀들을 프로그램하는 단계와;

상기 메모리 셀들이 정상적으로 프로그램되었는 지의 여부를 판별하는 단계와; 그리고

상기 프로그램 및 판별 단계들은 프로그램 루프를 구성하며;

상기 메모리 셀들이 모두 정상적으로 프로그램될 때까지 프로그램 루프를 반복하는 단계를 포함하며,

상기 프로그램 루프들 중 제 1 프로그램 루프는 나머지 프로그램 루프들 각각의 프로그램 시간과 다른 프로그램 시간으로 설정되는 것을 특징으로 하는 프로그램 방법.
제 21 항에 있어서,

제 1 프로그램 루프으 프로그램 시간은 상기 나머지 프로그램 루프들 각각의 프로그램 시간보다 긴 것을 특징으로 하는 프로그램 방법.
상기 나머지 프로그램 루프들은 동일한 프로그램 시간으로 설정되는 불 휘발성 메모리 장치.
제 22 항에 있어서,

상기 나머지 프로그램 루프들의 프로그램 시간들은 서로 다르게 설정되는 불 휘발성 메모리 장치.
제 21 항에 있어서,

상기 프로그램 루프들 각각은 프로그램 구간과 프로그램 검증 구간을 포함하며, 상기 프로그램 루프들 각각의 프로그램 시간은 상기 프로그램 구간에 의해서 정의되는 불 휘발성 메모리 장치.
불 휘발성 메모리 장치의 프로그램 방법에 있어서:

메모리 셀의 문턱 전압이 제 1 프로그램 루프 동안 기준 전압에서 포화 전압으로 이동되도록 상기 메모리 셀을 프로그램하는 단계와; 그리고

상기 제 1 프로그램 루프 이후에, 상기 메모리 셀의 문턱 전압이 상기 포화 전압과 상기 기준 전압간의 전압차보다 적은 전압만큼 이동되도록 매 프로그램 사이클마다 상기 메모리 셀을 프로그램하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
제 26 항에 있어서,

상기 기준 전압은 소거된 메모리 셀의 문턱 전압인 것을 특징으로 하는 프로그램 방법.