CN103198865B - 页面缓冲器电路装置及其操作方法 - Google Patents

Abstract

本发明公开了一种页面缓冲器电路装置及其操作方法，该装置包含一页面缓冲电路，该页面缓冲电路与一存储阵列的一位线耦接，包括一栓锁储存一多阶段编程操作不同阶段的数据。一准备阶段于该目前多阶段编程操作的该编程阶段及该编程验证阶段之后。在此准备阶段中，该控制电路导致该栓锁以储存准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元。该编程验证阶段的结果与该目前多阶段编程操作一开始于该栓锁中的内容足以决定该准备数据。

Description

页面缓冲器电路装置及其操作方法

技术领域

本发明是关于一页面缓冲器，尤其是一种页面缓冲器电路装置及其操作方法。

背景技术

一个典型存储阵列中具有成千上万个存储单元需要由成千上万个位线进行存取，且因此需要成千上万个页面缓冲器电路。

一个范例页面缓冲器电路包括至少两个栓锁。一第一栓锁储存一多阶段编程操作不同阶段的数据。于此编程操作的一阶段中，需要一先前多阶段编程操作的结果。然而，因为第一栓锁中的数据经常改变，第一栓锁本身并未储存此先前多阶段编程操作的结果。

此页面缓冲器电路中的一第二栓锁储存一先前多阶段编程操作的结果于每一页面缓冲器电路内立刻可以存取的位置。每一个页面缓冲器电路的多个栓锁会占用集成电路中较大的布局面积。如此的传统页面缓冲器电路设计的范例显示于图1及图2中。

发明内容

本发明是公开一种装置，其包括一页面缓冲电路及控制电路。

页面缓冲电路与一存储阵列的一位线耦接。该页面缓冲电路包括一栓锁储存一多阶段编程操作不同阶段的数据。一范例多阶段编程操作包括编程阶段、编程验证阶段、数据结合阶段、复位阶段、选通阶段、及数据反向或准备阶段。于多阶段编程操作中不同阶段储存于栓锁中的数据范例包括编程数据、编程验证数据及准备数据。根据此多阶段编程操作中的特定阶段，在栓锁中的数据会被栓锁解释为不同的数据。在一实施例中，仅单一栓锁用来储存此多阶段编程操作中不同阶段的数据，而页面缓冲器中没有其他的栓锁。

于编程阶段中，该栓锁储存编程数据指示目前多阶段编程操作中是否要编程此存储单元。举例而言，编程数据指示此存储单元要被编程，或是此存储单元是一编程抑制存储单元。一编程抑制存储单元是一个不要进行编程的存储单元，或是在先前编程操作中被选取要进行编程且被成功地编程的存储单元。

于编程验证阶段中，该栓锁储存编程验证数据指示目前多阶段编程操作中的前一编程阶段是否已经成功地编程此存储单元。此数据与编程抑制存储单元无关。

准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元。举例而言，假如一存储单元于一编程阶段中进行编程，且编程验证阶段指示并未成功地编程此存储单元。则之后此准备数据指示此存储单元在下一个多阶段编程操作中仍要再被编程。该编程验证阶段的结果与该目前多阶段编程操作一开始于该栓锁中的内容足以决定该准备数据。在一实施例中，于此准备阶段，该栓锁所储存的准备数据指示下一个多阶段编程操作中需要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元失败。

此外，此准备数据指示该下一个多阶段编程操作中不要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元成功。举例而言，目前多阶段编程操作中的编程阶段已经成功地编程此存储单元，或是先前多阶段编程操作中的编程阶段已经成功地编程此存储单元，或是此存储单元是一编程抑制存储单元。在一实施例中，该栓锁储存准备数据指示该下一个多阶段编程操作中不要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元成功。

在一实施例中，于该目前多阶段编程操作之前，该栓锁储存(1)一第一值指示该目前多阶段编程不要编程该存储单元；及(2)一第二值指示该目前多阶段编程要编程该存储单元两者之一。此数据可以是先前多阶段编程操作的准备数据，或是一初始多阶段编程操作的准备设定数据。

在一相同值储存于此栓锁内的实施例中，以(1)指示于该目前多阶段编程操作之前，目前多阶段编程不要编程该存储单元，及(2)指示，在此准备阶段，下一个多阶段编程操作不要编程该存储单元。在一实施例中，该页面缓冲器没有包括其他储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元的栓锁。

此控制电路与该页面缓冲电路耦接。该控制电路控制与该页面缓冲电路耦接的该位线所存取的一存储单元的目前多阶段编程操作。此目前多阶段编程操作包括一准备阶段于该目前多阶段编程操作的该编程阶段及该编程验证阶段之后。

于此准备阶段该控制电路导致栓锁储存准备数据以指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元。

在一实施例中，该页面缓冲器电路具有一感测节点及一栓锁节点。该感测节点，于该编程验证阶段时，指示与该页面缓冲电路耦接的该位线所存取的一存储单元是否已经成功地编程。该栓锁节点，指示于该目前多阶段编程操作前的一先前多阶段编程操作是否编程该存储单元失败。以及切换电路与该感测节点与该栓锁节点于该目前多阶段编程操作的该编程验证阶段后电性耦接，以响应该栓锁节点所指示的该先前多阶段编程操作时的编程该存储单元失败。范例切换电路是一系列串联的晶体管，例如场效晶体管。

在一实施例中，该页面缓冲器电路具有一栓锁节点，指示于该目前多阶段编程操作前的一先前多阶段编程操作是否编程该存储单元失败。该目前多阶段编程操作包含一复位阶段于该编程阶段与该编程验证阶段之后及该准备阶段之前。对此复位阶段，该控制电路导致该栓锁节点储存一特定值无论该目前多阶段编程操作的先前结果。

本发明的另一目的提供一种方法，包括：

于一页面缓冲电路耦接的一位线所存取的一存储单元进行一目前多阶段编程操作时，进行一准备阶段于一编程阶段与一编程验证阶段之后，该准备阶段导致该页面缓冲电路中的一栓锁储存准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元，其中该栓锁在一多阶段编程操作的不同阶段中储存编程数据、编程验证数据及该准备数据，其中该编程验证阶段的结果与该目前多阶段编程操作一开始于该栓锁中的内容足以决定该准备数据。

此处公开许多不同的实施例。

本发明的再一目的提供另一种方法，包括：

于一页面缓冲电路耦接的一位线所存取的一存储阵列中的一存储单元进行一目前多阶段编程操作时，仅使用一个栓锁储存准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元。

本发明的又一目的提供一种装置，包含页面缓冲电路，其包括一感测节点、仅有一栓锁以及一p型晶体管的与非门串行。此页面缓冲电路及其中的感测节点选择性地与一存储阵列的一位线耦接。此p型晶体管的与非门串行与该感测节点及该仅有一栓锁耦接。

附图说明

本发明是由权利要求范围所界定。这些和其它目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述，其中：

图1显示具有多重栓所以储存数据的页面缓冲器的电路示意图。

图2显示在图1电路中所选择节点在此多阶段编程操作中不同阶段的逻辑值。

图3显示具有一个栓锁以于多阶段编程操作中选通不同型态数据的页面缓冲器的电路示意图，其不同型态数据可为编程数据、编程验证数据、指示是否进行后续编程操作以编程此存储单元的准备数据等。

图4显示在图3电路中所选择节点在此多阶段编程操作中不同阶段的逻辑值。

图5显示根据本发明一实施例的具有此处所描述的页面缓冲器系统的集成电路方块示意图。

【主要元件符号说明】

575：集成电路

560：非易失存储阵列

561：列译码器

562：字线

563：页面缓冲器

564：整体位线

566：行译码器

565：总线

567：数据总线

569：递增步进脉冲编程、擦除与读取操作的状态机构

568：偏压调整供应电压

573：数据输入/输出线

574：其他电路

具体实施方式

图1显示具有多重栓锁以储存数据的页面缓冲器的电路示意图。

晶体管T1是NMOS晶体管由在晶体管T1栅极的BLC信号控制。根据BLC信号，晶体管T1与位线(未示)及SEN节点连接或不连接。位线及SEN节点与T1晶体管的源极和漏极连接。

SEN节点具有如图示的电容。SEN节点与PMOS晶体管T5的栅极连接。晶体管T5的漏极与栓锁1的节点INV连接，会于以下讨论。

晶体管T5与PMOS晶体管T4串联。晶体管T4将晶体管T5与供应电压连接。晶体管T4的源极与供应电压耦接，而晶体管T4的漏极与晶体管T5的源极耦接。晶体管T4的栅极与STBN信号耦接。

栓锁1(latch1)具有两个交互耦接的反向器，使得其中之一的输出与另一个的输入连接。栓锁1具有两个节点LAT和INV。当写入栓锁值时，信号RST及RSTN的状态将栓锁1失能，且会将栓锁再度致能。此栓锁替代的实施方式可以使用SR栓锁、D栓锁、Earle栓锁或是其他的双态电路。

晶体管T2将节点LAT与节点SEN连接。晶体管T2是NMOS晶体管且由LPC信号控制。

晶体管T3将节点INV与节点SEN连接。晶体管T3是NMOS晶体管且由IPC信号控制。

晶体管T8将节点INV与栓锁2(latch2)连接。晶体管T8是NMOS晶体管且由CNB信号控制。

栓锁2具有两个交互耦接的反向器，使得其中之一的输出与另一个的输入连接。此栓锁2替代的实施方式可以使用SR栓锁、D栓锁、Earle栓锁或是其他的双态电路。栓锁2于编程操作前设定。

图2显示在图1电路中所选择节点在此多阶段编程操作中不同阶段的逻辑值。

此表格显示节点SEN及INV在下列阶段时：阶段1编程(PGM)、阶段2编程验证(PV)、阶段3选通及阶段4数据结合的逻辑值。

此表格的编程PGM列对应存储单元即将进行编程。于编程PGM列内，此Hvt列对应一存储单元已成功地被编程至高临界电压状态。于编程PGM列内，此Lvt列对应一存储单元并没有成功地被编程，且停留在低临界电压状态。

此表格的抑制列对应将存储单元进行编程抑制或是此存储单元并未将进行编程。于抑制列内，此Hvt列对应一存储单元停留在高临界电压状态。于抑制列内，此Lvt列对应一存储单元停留在低临界电压状态。

在阶段1，是进行编程PGM阶段。对一初始编程操作，栓锁1的INV节点被设定为″0″假如与此页面缓冲器耦接的位线的一存储单元被选择进行编程。对一初始编程操作，栓锁1的INV节点被设定为″1″假如与此页面缓冲器耦接的位线的一存储单元并未选择进行编程。于此初始编程操作之后的后续编程操作中，INV节点的值会在第4阶段数据结合的步骤被设定。

信号IPC及BLC变成高电平以分别开启晶体管T3及T1。INV节点的值会传送至BL节点。然后执行编程PGM阶段，其中通过与页面缓冲器耦接的位线进行存取的存储单元被编程(或者根据INV节点的值不会被编程)。

在阶段2，是进行编程验证PV阶段。假如与此页面缓冲器耦接的位线的一存储单元并未被选择进行编程——例如对编程抑制存储单元——SEN节点在此编程验证阶段被维持为″0″。假如与此页面缓冲器耦接的位线的一存储单元被选择进行编程——例如对编程存储单元——SEN节点的值是根据在此编程阶段中此存储单元是否成功地被编程而定。假如此存储单元成功地自低临界电压Lvt被编程至高临界电压Hvt，则SEN节点被设定为″1″。然而，假如具有低临界电压Lvt的存储单元并未被成功地编程，则SEN节点被设定为″0″。在这两种情况下，INV节点维持在此多阶段操作的编程PGM阶段开始时的值。

在阶段3是进行选通操作。STBN信号变成低电平，开启晶体管T4。假如INV节点的值在此多阶段操作的第1阶段编程PGM阶段开始时是″1″的话，则INV节点的值在此选通操作阶段时仍维持是″1″。假如INV节点的值在此多阶段操作开始时是″0″的话，则此INV节点的值根据第2阶段编程验证PV阶段的值更新。假如在编程验证PV阶段中，存储单元具有高临界电压Hvt且SEN节点被设定为″1″，则INV节点维持在″0″。假如在编程验证PV阶段中，存储单元具有低临界电压Lvt且SEN节点被设定为″0″，则INV节点更新至″1″。

在阶段4是进行数据结合操作。第4阶段的数据结合阶段中，准备后续的多阶段编程操作。在第4阶段中，INV节点的值被修改，因为栓锁1于第3阶段选通操作阶段中改变。另一个栓锁2备选通初始数据(也称为自先前多阶段编程操作的准备数据)。栓锁2的数据被用来决定下一多阶段编程操作的准备数据。首先，IPC信号变成高电平，开启晶体管T3且将INV节点的数据传送至SEN节点。然后，CNB信号变成高电平，开启晶体管T8以将栓锁2与INV节点连接。INV节点利用栓锁2的数据复位。之后，STNB信号变成低电平，开启晶体管T4且根据SEN节点的值设定栓锁1。假如来自栓锁2的初始数据是″1″则栓锁1的数据被设定为″1″。假如来自栓锁2的初始数据是″0″则反向栓锁1的数据被反向。

图3显示具有一个栓锁以于多阶段编程操作中选通不同型态数据的页面缓冲器的电路示意图，其不同型态数据可为编程数据、编程验证数据、指示是否进行后续编程操作以编程此存储单元的准备数据等。

晶体管T1是NMOS晶体管由在晶体管T1栅极的BLC信号控制。根据BLC信号，晶体管T1与位线(未示)及SEN节点连接或不连接。位线及SEN节点与T1晶体管的源极和漏极连接。

SEN节点具有如图示的电容。SEN节点与PMOS晶体管T5的栅极连接。晶体管T5的漏极与栓锁1的节点INV连接，会于以下讨论。

晶体管T5与PMOS晶体管T4串联。晶体管T4将晶体管T5与供应电压连接。晶体管T4的源极与供应电压耦接，而晶体管T4的漏极与晶体管T5的源极耦接。晶体管T4的栅极与STBN信号耦接。

栓锁1具有两个交互耦接的反向器，使得其中之一的输出与另一个的输入连接。栓锁1具有两个节点LAT和INV。当写入栓锁值时，信号RST及RSTN的状态将栓锁1失能，且会将栓锁再度致能。此栓锁替代的实施方式可以使用SR栓锁、D栓锁、Earle栓锁或是其他的双态电路。

晶体管T2将节点LAT与节点SEN连接。晶体管T2是NMOS晶体管且由LPC信号控制。

晶体管T3将节点INV与节点SEN连接。晶体管T3是NMOS晶体管且由IPC信号控制。

晶体管T6及T7串连介于节点INV`及节点SEN之间。晶体管T6及T7是PMOS晶体管。晶体管T6的栅极与PVB信号连接，而晶体管T7的栅极与LAT信号连接。

晶体管T8将节点INV与地连接。晶体管T8是NMOS晶体管且由CNB信号控制。

图4显示在图3电路中所选择节点在此多阶段编程操作中不同阶段的逻辑值。

此表格显示节点SEN及INV在下列阶段时：阶段1编程(PGM)、阶段2编程验证(PV)、阶段3数据结合2选通、阶段4复位INV、阶段5选通、及阶段6数据反向的逻辑值。

此表格的编程PGM列对应存储单元即将进行编程。于编程PGM列内，此Hvt列对应一存储单元已成功地被编程至高临界电压状态。于编程PGM列内，此Lvt列对应一存储单元并没有成功地被编程，且停留在低临界电压状态。

此表格的抑制列对应将存储单元进行编程抑制或是此存储单元并未将进行编程。于抑制列内，此Hvt列对应一存储单元停留在高临界电压状态。于抑制列内，此Lvt列对应一存储单元停留在低临界电压状态。

在阶段1，是进行编程PGM阶段。对一初始编程操作，栓锁1的INV节点被设定为″0″假如与此页面缓冲器耦接的位线的一存储单元被选择进行编程。对一初始编程操作，栓锁1的INV节点被设定为″1″假如与此页面缓冲器耦接的位线的一存储单元并未选择进行编程。于此初始编程操作之后的后续编程操作中，INV节点的值会在第4阶段后续编程操作的数据结合的步骤被设定。

信号IPC及BLC变成高电平以分别开启晶体管T3及T1。INV节点的值会传送至BL节点。然后执行编程PGM阶段，其中通过与页面缓冲器耦接的位线进行存取的存储单元被编程(或者根据INV节点的值不会被编程)。

在阶段2，是进行编程验证PV阶段。假如与此页面缓冲器耦接的位线的一存储单元并未被选择进行编程——例如对编程抑制存储单元——SEN节点在此编程验证阶段被维持为″0″。假如与此页面缓冲器耦接的位线的一存储单元被选择进行编程——例如对编程存储单元——SEN节点的值是根据在此编程阶段中此存储单元是否成功地被编程而定。假如此存储单元成功地自低临界电压Lvt被编程至高临界电压Hvt，则SEN节点被设定为″1″。然而，假如具有低临界电压Lvt的存储单元并未被成功地编程，则SEN节点被设定为″0″。在这两种情况下，INV节点维持在此多阶段操作的编程PGM阶段开始时的值。

LPC信号帮助决定此存储单元的临界电压然后设定节点Vt的值。

在阶段3是进行数据结合操作。PVB信号变成低电平，开启晶体管T6。自栓锁1的LAT信号决定晶体管T7是否也要开启。假如晶体管T7也要开启，则晶体管T6和T7完成介于SEN节点与INV节点间的电性连接。因此，栓锁1的数据决定SEN节点与INV节点间是否具有电性连接。假如栓锁1的LAT信号是″1″，则SEN节点更新至″1″。假如栓锁1的LAT信号是″0″，则SEN节点维持原来的值。

在阶段4，是复位INV阶段。CNB信号变成高电平，开启晶体管T8以将INV节点与地电性连接。INV节点被设定为″0″。

在阶段5是进行选通操作。在选通阶段时栓锁1的值会根据编程验证阶段的结果设定。STBN信号变成低电平，开启晶体管T4。晶体管T4与T5是串联且将供应电压与INV节点连接。因为晶体管T5的栅极与SEN节点连接，INV节点是否要设定为供应电压是由SEN节点的值决定。假如SEN节点是″1″的话，则晶体管T5关闭且INV节点并没有设定为供应电压；即INV节点维持原来的值。假如SEN节点是″0″的话，则晶体管T5开启且INV节点被供应电压设定为″1″。

在阶段6是进行数据反向选通操作。IPC信号变成高电平，开启晶体管T3且将INV节点的数据传送至SEN节点。然后，CNB信号变成高电平，开启晶体管T8。地与INV节点耦接，设定SEN节点为″0″。之后，STNB信号变成低电平，开启晶体管T4。因为晶体管T5的栅极与SEN节点连接，INV节点是否要设定为供应电压是由SEN节点的值决定。假如SEN节点是″1″的话，则晶体管T5关闭且INV节点并没有设定为供应电压；即INV节点维持原来的值。假如SEN节点是″0″的话，则晶体管T5开启且INV节点被供应电压设定为″1″。

于阶段6之后，INV节点具有合适的值以进行下一个多阶段操作。假如INV节点的值是″1″则下一个多阶段操作并不会编程与此页面缓冲器耦接的位线的一存储单元，类似于编程抑制的存储单元。假如INV节点的值是″0″则下一个多阶段操作会尝试编程与此页面缓冲器耦接的位线所存取的一存储单元。

虽然此处是讨论多阶段编程操作，页面缓冲器也可以用于进行读取操作。

图5显示根据本发明一实施例的具有此处所描述的页面缓冲器系统的集成电路方块示意图。

图中显示包括一快闪存储阵列560的集成电路570，此存储阵列560具有此处所描述的页面缓冲器电路。在某些实施例中，此存储阵列560具有多阶层的存储单元。一列(字线)译码器561与沿着存储阵列560列方向安排的多条字线562耦接且电性沟通。在此范例中，方块566中的行译码器经由数据总线567与一组页面缓冲器563耦接。整体位线564与区域位线(未示)耦接且沿着存储阵列560行方向安排。地址经由总线565提供给列译码器(方块561)和行译码器(方块566)。数据自集成电路上其他电路574(包括例如输入/输出端)经由输入/输出线573提供，其他电路可以包含于集成电路内的泛用目的处理器或特殊目的应用电路，或是模块组合以提供由存储器阵列560所支持的系统单芯片功能。数据经由输入/输出线573，提供至集成电路575上的输入/输出端，或提供至集成电路575内部/外部的其他数据终端。

在本实施例中所使用的控制器是使用状态机构569，提供信号以控制偏压调整供应电压的产生，或自方块568中提供，以进行此处所描述的操作。这些操作可以例如是读取或擦除操作，以及具有此处所描述的页面缓冲器的改良编程操作。该控制器可利用特殊目的逻辑电路而应用，如熟习该项技艺者所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

此控制器也可以包括实施递增步进脉冲编程(ISSP)系列的逻辑。此系列包括以下叙述的循环。施加编程偏压之后施加一编程验证偏压。之后，此逻辑决定此目标存储单元是否通过此验证操作。假如通过，则此目标存储单元的编程操作结束。假如没有通过，则逻辑决定重试数目是否超过重试数目上限。假如没有超过重试数目上限，则此电路重新回到编程步骤，且增加一个重试计数。假如超过重试数目上限，则此编程操作失败。

一个目前多阶段编程操作正在经历此目前的编程循环，举例而言，递增步进脉冲编程(ISSP)系列。此目前多阶段编程操作中的目前编程循环可以是第一次编程尝试或是先前编程尝试的重试。

一个后续多阶段编程操作是目前多阶段编程操作后的下一个编程循环。一个先前多阶段编程操作则是目前多阶段编程操作后的前一个编程循环。

虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其他替换方式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (20)

1.一种页面缓冲器电路装置，包含：

一页面缓冲电路，该页面缓冲电路与一存储阵列的一位线耦接，包括一栓锁；以及

控制电路，该控制电路与该页面缓冲电路耦接，该控制电路控制与该页面缓冲电路耦接的该位线所存取的一存储单元的目前多阶段编程操作，该目前多阶段编程操作包括：

一编程阶段，其中该栓锁储存编程数据；

一编程验证阶段于该编程阶段之后，其中该栓锁储存编程验证数据；以及

一准备阶段于该目前多阶段编程操作的该编程阶段及该编程验证阶段之后，其中该控制电路导致该栓锁以储存准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元；

其中该编程验证阶段的结果与该目前多阶段编程操作一开始于该栓锁中的内容足以决定该准备数据，且在该目前多阶段编程操作中，在该编程验证阶段储存于该栓锁的该编程验证数据与在该准备阶段储存于该栓锁的该准备数据并不要求具有相同的逻辑值。

2.根据权利要求1所述的页面缓冲器电路装置，其中于该准备阶段时，该栓锁储存准备数据以指示该下一个多阶段编程操作中要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元失败。

3.根据权利要求1所述的页面缓冲器电路装置，其中于该准备阶段时，该栓锁储存准备数据以指示该下一个多阶段编程操作中不要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元成功。

4.根据权利要求1所述的页面缓冲器电路装置，其中于该目前多阶段编程操作之前，该栓锁储存(1)一第一值指示该目前多阶段编程不要编程该存储单元；及(2)一第二值指示该目前多阶段编程要编程该存储单元两者之一。

5.根据权利要求1所述的页面缓冲器电路装置，其中于该目前多阶段编程操作之前，该栓锁储存一第一值指示该目前多阶段编程不要编程该存储单元；以及在该准备阶段时该栓锁储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元。

6.根据权利要求1所述的页面缓冲器电路装置，其中于该目前多阶段编程操作之前，该栓锁储存一第一值指示该目前多阶段编程不要编程该存储单元；以及在该准备阶段时该栓锁储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元，其中该页面缓冲器没有包括其他储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元的栓锁。

7.根据权利要求1所述的页面缓冲器电路装置，其中于该编程阶段时，该控制电路导致该栓锁储存编程数据以指示与该页面缓冲电路耦接的该位线所存取的一存储单元是否要进行编程。

8.根据权利要求1所述的页面缓冲器电路装置，其中于该编程验证阶段时，该控制电路导致该栓锁储存编程验证数据以指示与该页面缓冲电路耦接的该位线所存取的一存储单元是否已经成功地编程。

9.根据权利要求1所述的页面缓冲器电路装置，其中该页面缓冲器电路包含：

一感测节点，于该编程验证阶段时，指示与该页面缓冲电路耦接的该位线所存取的一存储单元是否已经成功地编程；

一栓锁节点，指示于该目前多阶段编程操作前的一先前多阶段编程操作是否编程该存储单元失败；以及

切换电路与该感测节点与该栓锁节点于该目前多阶段编程操作的该编程验证阶段后电性耦接，以响应该栓锁节点所指示的该先前多阶段编程操作时的编程该存储单元失败。

10.根据权利要求1所述的页面缓冲器电路装置，其中该页面缓冲器电路包含：

一栓锁节点，指示于该目前多阶段编程操作前的一先前多阶段编程操作是否编程该存储单元失败；以及

其中该目前多阶段编程操作包含一复位阶段于该编程阶段与该编程验证阶段之后及该准备阶段之前，其中该控制电路导致该栓锁节点储存一特定值无论该目前多阶段编程操作的先前结果。

11.一种编程操作的方法，包含：

于一页面缓冲电路耦接的一位线所存取的一存储单元进行一目前多阶段编程操作时：

进行一准备阶段于一编程阶段与一编程验证阶段之后，该准备阶段导致该页面缓冲电路中的一栓锁储存准备数据而指示是否在该目前多阶段编程操作之后的下一个多阶段编程操作中编程该存储单元，其中该栓锁在一多阶段编程操作的不同阶段中储存编程数据、编程验证数据及该准备数据，其中该编程验证阶段的结果与该目前多阶段编程操作一开始于该栓锁中的内容足以决定该准备数据；

在该目前多阶段编程操作中，在该编程验证阶段储存于该栓锁的该编程验证数据与在该准备阶段储存于该栓锁的该准备数据并不要求具有相同的逻辑值。

12.根据权利要求11所述的方法，其中于该准备阶段时该栓锁储存准备数据以指示该下一个多阶段编程操作中要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元失败。

13.根据权利要求11所述的方法，其中于该准备阶段时该栓锁储存准备数据以指示该下一个多阶段编程操作中不要编程该存储单元，以响应该编程验证阶段时所指示的编程该存储单元成功。

14.根据权利要求11所述的方法，其中于该目前多阶段编程操作之前，该栓锁储存(1)一第一值指示该目前多阶段编程不要编程该存储单元；及(2)一第二值指示该目前多阶段编程要编程该存储单元之一者。

15.根据权利要求11所述的方法，其中于该目前多阶段编程操作之前，该栓锁储存一第一值指示该目前多阶段编程不要编程该存储单元；以及

在该准备阶段时该栓锁储存该第一值指示该下一个多阶段编程中不要编程该存储单元。

16.根据权利要求11所述的方法，其中于该目前多阶段编程操作之前，该栓锁储存一第一值指示该目前多阶段编程不要编程该存储单元；以及

在该准备阶段时该栓锁储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元，

其中该页面缓冲器没有包括其他储存该第一值指示该下一个多阶段编程操作中不要编程该存储单元的栓锁。

17.根据权利要求11所述的方法，其中于该编程阶段时，该栓锁储存编程数据以指示与该页面缓冲电路耦接的该位线所存取的一存储单元是否要进行编程。

18.根据权利要求11所述的方法，其中该页面缓冲器电路包含：

响应一栓锁节点的指示一先前多阶段编程操作的编程该存储单元失败，于该目前多阶段编程操作中的该编程验证阶段之后，将一感测节点与该栓锁节点电性连接；

其中该感测节点，于该编程验证阶段时，指示与该页面缓冲电路耦接的该位线所存取的该存储单元是否已经成功地编程；以及

其中该栓锁节点，指示于该目前多阶段编程操作前的该先前多阶段编程操作编程该存储单元失败。

19.根据权利要求11所述的方法，其中该页面缓冲器电路包含：

于该目前多阶段编程操作中，于该编程阶段与该编程验证阶段之后及该准备阶段之前进行复位阶段，其中一栓锁节点储存一特定值无论该目前多阶段编程操作的先前结果，

其中该栓锁节点指示于该目前多阶段编程操作前的一先前多阶段编程操作编程该存储单元失败。

20.一种页面缓冲器电路装置，包含：

一页面缓冲电路，选择性地与一存储阵列的一位线耦接，包括：

一感测节点，选择性地与该存储阵列的该位线耦接；

仅有一栓锁，在一编程验证阶段储存一编程验证数据，在一准备阶段储存一准备数据，且该编程验证数据与该准备数据并不要求具有相同的逻辑值；以及

一p型晶体管的与非门，串行与该感测节点及该仅有一栓锁耦接。