JPH09147590A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09147590A JPH09147590A JP32996095A JP32996095A JPH09147590A JP H09147590 A JPH09147590 A JP H09147590A JP 32996095 A JP32996095 A JP 32996095A JP 32996095 A JP32996095 A JP 32996095A JP H09147590 A JPH09147590 A JP H09147590A
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Abstract
(57)【要約】
【課題】ＥＥＰＲＯＭ及びフラッシュＥＥＰＲＯＭで繰
り返し書き込み消去を行なうことによって起る書き込み
および消去時間の変化に対応し、初期設定されている書
き込みあるいは消去パルス幅を実力に応じ変更する。 【解決手段】初期設定パルス幅のみで書き込みあるいは
消去が完了する場合、初期設定パルス幅を短くし、追加
書き込みあるいは追加消去が２回以上の場合、初期設定
パルス幅を長くするよう書き込み消去動作制御回路１か
らの第１の信号７と、ベリファイ回路５からの第２の信
号８により書き込み消去パルス幅設定回路６が判定し、
初期パルス幅データを書き換えるための第３の信号９を
書き込み消去パルス幅制御回路２に送る。
り返し書き込み消去を行なうことによって起る書き込み
および消去時間の変化に対応し、初期設定されている書
き込みあるいは消去パルス幅を実力に応じ変更する。 【解決手段】初期設定パルス幅のみで書き込みあるいは
消去が完了する場合、初期設定パルス幅を短くし、追加
書き込みあるいは追加消去が２回以上の場合、初期設定
パルス幅を長くするよう書き込み消去動作制御回路１か
らの第１の信号７と、ベリファイ回路５からの第２の信
号８により書き込み消去パルス幅設定回路６が判定し、
初期パルス幅データを書き換えるための第３の信号９を
書き込み消去パルス幅制御回路２に送る。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電気的に書き込み及び消去可能な不
揮発性半導体記憶装置（Electrically Erasable Progra
mmable ROM；ＥＥＰＲＯＭおよびフラッシュ型（一括消
去型）ＥＥＰＲＯＭ）の消去時間設定回路に関する。
憶装置に関し、特に電気的に書き込み及び消去可能な不
揮発性半導体記憶装置（Electrically Erasable Progra
mmable ROM；ＥＥＰＲＯＭおよびフラッシュ型（一括消
去型）ＥＥＰＲＯＭ）の消去時間設定回路に関する。
【０００２】
【従来の技術】電気的に書き込み消去可能な不揮発性半
導体記憶装置（ＥＥＰＲＯＭ、及びフラッシュ型ＥＥＰ
ＲＯＭ）において、データの消去および書き込みは、メ
モリセルのコントロールゲートとソース又はドレインに
高電圧を印加しフローティングゲートとソース又はドレ
イン間のトンネリング現象によりフローティングゲート
に電子又はホールを注入することによって行なってい
る。このときの書き込み又は消去に必要な時間は、メモ
リセルのしきい値が予め定められた所定値に達するまで
の時間であるが、この書き込みおよび消去時間は、フロ
ーティングゲートとドレイン又はソース間の電界が小さ
くなればなるほど指数関数的に増加する。
導体記憶装置（ＥＥＰＲＯＭ、及びフラッシュ型ＥＥＰ
ＲＯＭ）において、データの消去および書き込みは、メ
モリセルのコントロールゲートとソース又はドレインに
高電圧を印加しフローティングゲートとソース又はドレ
イン間のトンネリング現象によりフローティングゲート
に電子又はホールを注入することによって行なってい
る。このときの書き込み又は消去に必要な時間は、メモ
リセルのしきい値が予め定められた所定値に達するまで
の時間であるが、この書き込みおよび消去時間は、フロ
ーティングゲートとドレイン又はソース間の電界が小さ
くなればなるほど指数関数的に増加する。
【０００３】図５に、フラッシュ型ＥＥＰＲＯＭの消去
パルス時間に対するメモリセルのしきい値電圧を示す。
フラッシュ型ＥＥＰＲＯＭの消去では、コントロールゲ
ートを０Ｖとしソースに約１２Ｖを印加しフローティン
グゲートから電子を抜いて消去する。
パルス時間に対するメモリセルのしきい値電圧を示す。
フラッシュ型ＥＥＰＲＯＭの消去では、コントロールゲ
ートを０Ｖとしソースに約１２Ｖを印加しフローティン
グゲートから電子を抜いて消去する。
【０００４】メモリセルのしきい値が高い段階（図中５
Ｖ→４Ｖ）では、フローティングゲートに多くの電子が
存在するため、フローティングゲートとソース間の電界
は大きく、しきい値電圧が変化するときの消去パルス時
間は短い。
Ｖ→４Ｖ）では、フローティングゲートに多くの電子が
存在するため、フローティングゲートとソース間の電界
は大きく、しきい値電圧が変化するときの消去パルス時
間は短い。
【０００５】メモリセルのしきい値が低くなると（図中
１Ｖ→０Ｖ）、フローティングゲート内の電子が少なく
なり、逆にホールの存在が多くなるため、フローティン
グゲートとソース間の電界は小さくなり、しきい値電圧
を変化させるのに必要な消去パルス時間は長くなる。
１Ｖ→０Ｖ）、フローティングゲート内の電子が少なく
なり、逆にホールの存在が多くなるため、フローティン
グゲートとソース間の電界は小さくなり、しきい値電圧
を変化させるのに必要な消去パルス時間は長くなる。
【０００６】このようにトンネリング現象を利用した消
去又は書き込みでは、メモリセルのしきい値電圧によっ
てしきい値電圧の変化分が同じでも必要な消去パルス時
間又は書き込みパルス時間は違ってくる。
去又は書き込みでは、メモリセルのしきい値電圧によっ
てしきい値電圧の変化分が同じでも必要な消去パルス時
間又は書き込みパルス時間は違ってくる。
【０００７】前記した消去特性を持つフラッシュＥＥＰ
ＲＯＭにおいて、ベリファイ（メモリセルの消去状態の
検証）に必要な時間および消去動作モードとベリファイ
モードとの切り換えに要する時間をなるべく少なくする
ため、前記消去特性に合せた消去動作を実現する回路が
提案されている。
ＲＯＭにおいて、ベリファイ（メモリセルの消去状態の
検証）に必要な時間および消去動作モードとベリファイ
モードとの切り換えに要する時間をなるべく少なくする
ため、前記消去特性に合せた消去動作を実現する回路が
提案されている。
【０００８】例えば、特開平５−５４６８３号公報にお
いては、図６および図７に示すような構成が提案されて
いる。
いては、図６および図７に示すような構成が提案されて
いる。
【０００９】図６を参照して、上記公報記載の回路は、
フラッシュＥＥＰＲＯＭのメモリセル６４のデータ消去
動作を制御する消去動作制御回路６１と、消去パルス発
生回路６３が発生する累積消去パルス幅を制御する消去
パルス幅制御回路６２と、セル６４のデータを消去する
消去パルスを発生する消去パルス発生回路６３と、セル
６４の消去状態を確認するベリファイ回路６５から構成
されている。
フラッシュＥＥＰＲＯＭのメモリセル６４のデータ消去
動作を制御する消去動作制御回路６１と、消去パルス発
生回路６３が発生する累積消去パルス幅を制御する消去
パルス幅制御回路６２と、セル６４のデータを消去する
消去パルスを発生する消去パルス発生回路６３と、セル
６４の消去状態を確認するベリファイ回路６５から構成
されている。
【００１０】次に、図６に示す回路の動作について説明
する。消去動作制御回路６１は、消去動作信号を受ける
と消去パルス幅制御回路６２を起動する。消去パルス幅
制御回路６２は、基本パルスを１個発生して消去パルス
発生回路６３に通知し、消去パルス発生回路６３は、基
本パルスに対応する消去パルスを発生してセル６４に印
加する。
する。消去動作制御回路６１は、消去動作信号を受ける
と消去パルス幅制御回路６２を起動する。消去パルス幅
制御回路６２は、基本パルスを１個発生して消去パルス
発生回路６３に通知し、消去パルス発生回路６３は、基
本パルスに対応する消去パルスを発生してセル６４に印
加する。
【００１１】ベリファイ回路６５はセル６４の消去が規
定の値を満すか否かを判定し、セル６４の消去が規定の
値を満さない場合には消去動作継続信号を出力し、セル
６４の消去が規定の値を満す場合には消去動作停止信号
を出力する。
定の値を満すか否かを判定し、セル６４の消去が規定の
値を満さない場合には消去動作継続信号を出力し、セル
６４の消去が規定の値を満す場合には消去動作停止信号
を出力する。
【００１２】消去動作継続信号を受信した消去動作制御
回路６１は、消去パルス幅制御回路６２が次の動作に移
るように制御し、消去パルス幅制御回路６２は、基本パ
ルスを所定個数発生するか、または基本パルスより幅の
広いパルスを発生して消去パルス発生回路６３に通知す
る。消去パルス発生回路６３は、消去パルス幅制御回路
６２から受けたパルスに対応する消去パルスを発生して
セル６４に印加し、以後ベリファイ回路６５が消去動作
停止信号を出力するまで前記の動作を繰り返す。
回路６１は、消去パルス幅制御回路６２が次の動作に移
るように制御し、消去パルス幅制御回路６２は、基本パ
ルスを所定個数発生するか、または基本パルスより幅の
広いパルスを発生して消去パルス発生回路６３に通知す
る。消去パルス発生回路６３は、消去パルス幅制御回路
６２から受けたパルスに対応する消去パルスを発生して
セル６４に印加し、以後ベリファイ回路６５が消去動作
停止信号を出力するまで前記の動作を繰り返す。
【００１３】上記した回路構成を用いて、第１回目の消
去でほぼ規定の値までセル６４を消去するだけの消去パ
ルスを発生させ、次回より、少しずつ消去パルスを加え
ることにより、ベリファイ時間および消去動作モードと
ベリファイモードの切り換えに要する時間を短縮してい
る。
去でほぼ規定の値までセル６４を消去するだけの消去パ
ルスを発生させ、次回より、少しずつ消去パルスを加え
ることにより、ベリファイ時間および消去動作モードと
ベリファイモードの切り換えに要する時間を短縮してい
る。
【００１４】図７は、図６に示した構成をより具体的に
示した図である。
示した図である。
【００１５】図７を参照して、カウンタ回路７１と、カ
ウンタ選択回路７２と、複数個のカウンタ７３ａ〜７３
ｉと、基本クロック発生回路７４と、消去パルス発生回
路７５と、セル７６と、センスアンプ７７と、ベリファ
イ回路７８と、基準電位発生回路７９と、から構成され
ている。
ウンタ選択回路７２と、複数個のカウンタ７３ａ〜７３
ｉと、基本クロック発生回路７４と、消去パルス発生回
路７５と、セル７６と、センスアンプ７７と、ベリファ
イ回路７８と、基準電位発生回路７９と、から構成され
ている。
【００１６】次に図７に示す回路の動作について説明す
る。
る。
【００１７】各カウンタ７３ａ〜７３ｉには、消去動作
の繰り返し回数が予め設定されており、カウンタ回路７
１は、消去動作信号を受けると、カウンタ選択回路７２
を起動し、カウンタ選択回路７２は、第１のカウンタ７
３ａを選択してそれが保持しているカウント値を基本ク
ロック発生回路７４に送出する。
の繰り返し回数が予め設定されており、カウンタ回路７
１は、消去動作信号を受けると、カウンタ選択回路７２
を起動し、カウンタ選択回路７２は、第１のカウンタ７
３ａを選択してそれが保持しているカウント値を基本ク
ロック発生回路７４に送出する。
【００１８】基本クロック発生回路７４は所定の時間幅
の基本クロックをカウンタ選択回路７２から受け取った
カウント値の数だけ発生させて消去パルス発生回路７５
に渡す。
の基本クロックをカウンタ選択回路７２から受け取った
カウント値の数だけ発生させて消去パルス発生回路７５
に渡す。
【００１９】消去パルス発生回路７５は、所定の時間幅
の消去パルスを基本クロック発生回路７４から受け取っ
た基本クロックの数だけ発生させてセル７６のメモリセ
ルトランジスタに印加する。
の消去パルスを基本クロック発生回路７４から受け取っ
た基本クロックの数だけ発生させてセル７６のメモリセ
ルトランジスタに印加する。
【００２０】センスアンプ７７は、セル７６中のメモリ
トランジスタのしきい値電圧をセンスし、ベリファイ回
路７８は、センスアンプ７７がセンスしたセル７６中の
メモリトランジスタのしきい値電圧と基準電位発生回路
７９が発生するメモリトランジスタの消去状態を表す基
準電位とを比較し、前者の電圧が後者の電圧よりも高い
場合にはカウンタインクリメント信号をカウンタ回路７
１に出力し、前者の電圧と後者の電圧とが等しいか低い
場合には消去動作ストップ信号を出力する。
トランジスタのしきい値電圧をセンスし、ベリファイ回
路７８は、センスアンプ７７がセンスしたセル７６中の
メモリトランジスタのしきい値電圧と基準電位発生回路
７９が発生するメモリトランジスタの消去状態を表す基
準電位とを比較し、前者の電圧が後者の電圧よりも高い
場合にはカウンタインクリメント信号をカウンタ回路７
１に出力し、前者の電圧と後者の電圧とが等しいか低い
場合には消去動作ストップ信号を出力する。
【００２１】カウンタインクリメント信号を受信したカ
ウンタ回路７１は、自身のカウント値を＋１してカウン
タ選択回路７２に通知する。
ウンタ回路７１は、自身のカウント値を＋１してカウン
タ選択回路７２に通知する。
【００２２】カウンタ選択回路７２は、第２のカウンタ
７３ｂを選択して、それが保持しているカウント値を基
本クロック発生回路に渡し、以後ベリファイ回路７８が
消去動作ストップ信号を出力するまで、上記した動作を
繰り返す。
７３ｂを選択して、それが保持しているカウント値を基
本クロック発生回路に渡し、以後ベリファイ回路７８が
消去動作ストップ信号を出力するまで、上記した動作を
繰り返す。
【００２３】以上のように、従来、フラッシュ型ＥＥＰ
ＲＯＭの消去特性を考慮し、初回の消去パルス幅をある
程度長く設定し、その後数回消去パルスを加えるだけで
消去が完了するようにする回路が提案されていた。
ＲＯＭの消去特性を考慮し、初回の消去パルス幅をある
程度長く設定し、その後数回消去パルスを加えるだけで
消去が完了するようにする回路が提案されていた。
【００２４】
【発明が解決しようとする課題】この従来のＥＥＰＲＯ
ＭおよびフラッシュＥＥＰＲＯＭでの書き込みパルス幅
および消去パルス幅は、予め設定された値に従って、書
き込みパルスおよび消去パルスを発生しているために、
ＥＥＲＰＯＭおよびフラッシュ型ＥＥＰＲＯＭが繰り返
し書き込み消去を行なうと書き込みまたは消去時間が変
化するという特性に対して適切に対応できないという問
題点を有している。
ＭおよびフラッシュＥＥＰＲＯＭでの書き込みパルス幅
および消去パルス幅は、予め設定された値に従って、書
き込みパルスおよび消去パルスを発生しているために、
ＥＥＲＰＯＭおよびフラッシュ型ＥＥＰＲＯＭが繰り返
し書き込み消去を行なうと書き込みまたは消去時間が変
化するという特性に対して適切に対応できないという問
題点を有している。
【００２５】特に、繰り返し書き込み消去回数が、初期
の段階では、書き込み消去速度は速くなる方向に変化す
るので、従来のパルス幅設定方式では、書き込み消去時
間を超えてしまい、特にフラッシュ型ＥＥＰＲＯＭの消
去においては、消去時間が長過ぎるとメモリセルが過剰
消去（オーバーイレーズ）状態となり、再び書きもどす
時間が非常にかかってしまうという問題点がある。
の段階では、書き込み消去速度は速くなる方向に変化す
るので、従来のパルス幅設定方式では、書き込み消去時
間を超えてしまい、特にフラッシュ型ＥＥＰＲＯＭの消
去においては、消去時間が長過ぎるとメモリセルが過剰
消去（オーバーイレーズ）状態となり、再び書きもどす
時間が非常にかかってしまうという問題点がある。
【００２６】また、繰り返し書き込み消去回数が多くな
ってくると、逆に、書き込み消去時間は長くなり、従来
のパルス幅設定方式で設定されていた書き込み消去時間
では設定が合わず、ベリファイに必要な時間および書き
込み消去動作モードとベリファイモードとの切り換えに
要する時間がより多くかかってしまうという問題点があ
る。
ってくると、逆に、書き込み消去時間は長くなり、従来
のパルス幅設定方式で設定されていた書き込み消去時間
では設定が合わず、ベリファイに必要な時間および書き
込み消去動作モードとベリファイモードとの切り換えに
要する時間がより多くかかってしまうという問題点があ
る。
【００２７】本発明は上記問題点に鑑みて為されたもの
であって、繰り返し書き込み消去を行なうことによって
生じる、書き込み時間および消去時間の変化に対応し、
初期設定されている書き込みあるいは消去パルス幅を変
更可能とした不揮発性半導体記憶装置を提供することを
目的とする。
であって、繰り返し書き込み消去を行なうことによって
生じる、書き込み時間および消去時間の変化に対応し、
初期設定されている書き込みあるいは消去パルス幅を変
更可能とした不揮発性半導体記憶装置を提供することを
目的とする。
【００２８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、電気的に書き
込み消去可能な不揮発性半導体記憶装置において、書き
込み消去動作信号を受けメモリセルへのデータの書き込
み又は消去を行なうための第１の信号を出力する書き込
み消去動作制御手段と、前記第１の信号により書き込み
又は消去パルス幅を決定しパルスを出力する書き込み消
去パルス幅制御手段と、前記消去パルス幅制御手段から
のパルスにより前記メモリセルに印加する書き込みパル
ス又は消去パルスを発生する書き込み消去パルス発生手
段と、前記書き込みパルス又は消去パルスが印加された
前記メモリセルが予め定められた所定のしきい値電圧に
至っているか否かを判定しこの判定結果を第２の信号と
して前記書き込み消去動作制御手段に送出するベリファ
イ手段と、前記第１の信号および前記第２の信号に基づ
き前記書き込み消去パルス幅の設定を変更するための第
３の信号を前記書き込み消去パルス幅制御手段に出力す
る書き込み消去パルス幅設定手段と、を備えたことを特
徴とする不揮発性半導体記憶装置を提供する。
め、本発明の不揮発性半導体記憶装置は、電気的に書き
込み消去可能な不揮発性半導体記憶装置において、書き
込み消去動作信号を受けメモリセルへのデータの書き込
み又は消去を行なうための第１の信号を出力する書き込
み消去動作制御手段と、前記第１の信号により書き込み
又は消去パルス幅を決定しパルスを出力する書き込み消
去パルス幅制御手段と、前記消去パルス幅制御手段から
のパルスにより前記メモリセルに印加する書き込みパル
ス又は消去パルスを発生する書き込み消去パルス発生手
段と、前記書き込みパルス又は消去パルスが印加された
前記メモリセルが予め定められた所定のしきい値電圧に
至っているか否かを判定しこの判定結果を第２の信号と
して前記書き込み消去動作制御手段に送出するベリファ
イ手段と、前記第１の信号および前記第２の信号に基づ
き前記書き込み消去パルス幅の設定を変更するための第
３の信号を前記書き込み消去パルス幅制御手段に出力す
る書き込み消去パルス幅設定手段と、を備えたことを特
徴とする不揮発性半導体記憶装置を提供する。
【００２９】本発明によれば、データの書き込みあるい
は消去に必要な時間を書き込みあるいは消去が行なわれ
るごとに検知し、書き込みあるいは消去に必要な時間が
短くなれば次回の書き込みあるいは消去の初期パルス幅
を短く設定し直し、書き込みあるいは消去に必要な時間
が長くなれば次回の書き込みあるいは消去の初期パルス
幅を長く設定し直すように構成したことにより、ＥＥＰ
ＲＯＭおよびフラッシュ型ＥＥＰＲＯＭにおいて、繰り
返し書き込み消去を行なうことによって起こる書き込み
および消去時間の変化に対して、書き込みあるいは消去
時の初回に印加する初期パルス幅を常に最適の値に設定
することが可能とされ、ベリファイ回数および書き込み
消去モードからベリファイモードへの切り換え回数がほ
ぼ２回に収まり、ベリファイおよび書き込み消去モード
からベリファイモードへの切り換えに要する時間を短く
するという効果を有する。
は消去に必要な時間を書き込みあるいは消去が行なわれ
るごとに検知し、書き込みあるいは消去に必要な時間が
短くなれば次回の書き込みあるいは消去の初期パルス幅
を短く設定し直し、書き込みあるいは消去に必要な時間
が長くなれば次回の書き込みあるいは消去の初期パルス
幅を長く設定し直すように構成したことにより、ＥＥＰ
ＲＯＭおよびフラッシュ型ＥＥＰＲＯＭにおいて、繰り
返し書き込み消去を行なうことによって起こる書き込み
および消去時間の変化に対して、書き込みあるいは消去
時の初回に印加する初期パルス幅を常に最適の値に設定
することが可能とされ、ベリファイ回数および書き込み
消去モードからベリファイモードへの切り換え回数がほ
ぼ２回に収まり、ベリファイおよび書き込み消去モード
からベリファイモードへの切り換えに要する時間を短く
するという効果を有する。
【００３０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００３１】［実施形態１］図１は本発明の一実施形態
の構成原理を説明するためのブロック図である。図１を
参照して、本実施形態は、浮遊ゲート、制御ゲート、ソ
ースおよびドレインを有するメモリトランジスタを含む
メモリセル４と、書き込み消去動作信号を入力しメモリ
セル４へのデータの書き込み又は消去を行なうための制
御信号７（「第１の信号」ともいう）を出力する書き込
み消去動作制御回路１と、書き込み消去動作制御回路１
からの制御信号７に基づき書き込みもしくは消去パルス
幅を決定しパルスを出力する書き込み消去パルス幅制御
回路２と、書き込み消去パルス幅制御回路２からのパル
スによりメモリセル４に印加する書き込みもしくは消去
パルスを発生する書き込み消去パルス発生回路３と、書
き込みもしくは消去パルスが加えられたメモリセル４が
予め定められたしきい値電圧に至っているか否かを判定
し判定結果を信号８（「第２の信号」ともいう）として
書き込み消去動作制御回路１および書き込み消去パルス
幅設定回路６に送出するベリファイ回路５と、を備え、
書き込み消去パルス幅設定回路６は、信号７および信号
８を入力し、書き込み消去パルス幅の設定を変更するた
めの信号９（「第３の信号」ともいう）を書き込み消去
パルス幅制御回路２に出力する。
の構成原理を説明するためのブロック図である。図１を
参照して、本実施形態は、浮遊ゲート、制御ゲート、ソ
ースおよびドレインを有するメモリトランジスタを含む
メモリセル４と、書き込み消去動作信号を入力しメモリ
セル４へのデータの書き込み又は消去を行なうための制
御信号７（「第１の信号」ともいう）を出力する書き込
み消去動作制御回路１と、書き込み消去動作制御回路１
からの制御信号７に基づき書き込みもしくは消去パルス
幅を決定しパルスを出力する書き込み消去パルス幅制御
回路２と、書き込み消去パルス幅制御回路２からのパル
スによりメモリセル４に印加する書き込みもしくは消去
パルスを発生する書き込み消去パルス発生回路３と、書
き込みもしくは消去パルスが加えられたメモリセル４が
予め定められたしきい値電圧に至っているか否かを判定
し判定結果を信号８（「第２の信号」ともいう）として
書き込み消去動作制御回路１および書き込み消去パルス
幅設定回路６に送出するベリファイ回路５と、を備え、
書き込み消去パルス幅設定回路６は、信号７および信号
８を入力し、書き込み消去パルス幅の設定を変更するた
めの信号９（「第３の信号」ともいう）を書き込み消去
パルス幅制御回路２に出力する。
【００３２】信号７は書き込みもしくは消去動作の第１
回目の制御信号とされ、メモリセル４が予め定められた
しきい値電圧に至っている場合には、ベリファイ回路５
から出力される信号８は、書き込み消去動作制御回路１
を止め、また書き込み消去パルス幅設定回路６は、書き
込みもしくは消去のパルス幅の設定を短くするための信
号９を書き込み消去パルス幅制御回路２に出力する。
回目の制御信号とされ、メモリセル４が予め定められた
しきい値電圧に至っている場合には、ベリファイ回路５
から出力される信号８は、書き込み消去動作制御回路１
を止め、また書き込み消去パルス幅設定回路６は、書き
込みもしくは消去のパルス幅の設定を短くするための信
号９を書き込み消去パルス幅制御回路２に出力する。
【００３３】一方、メモリセル４が予め定められたしき
い値電圧に至っていない時には、ベリファイ回路５から
の信号８は書き込み消去動作制御回路１の動作を継続さ
せ、書き込み消去動作制御回路１は、信号７として書き
込みもしくは消去動作の第２回目の制御信号を出力し、
信号７は書き込みもしくは消去動作の第２回目以降の制
御信号とされ、メモリセル４が予め定められたしきい値
電圧に至っている時の信号の場合には、信号８は書き込
み消去動作制御回路１を止め、書き込み消去動作制御回
路１は書き込みもしくは消去動作を終了する。
い値電圧に至っていない時には、ベリファイ回路５から
の信号８は書き込み消去動作制御回路１の動作を継続さ
せ、書き込み消去動作制御回路１は、信号７として書き
込みもしくは消去動作の第２回目の制御信号を出力し、
信号７は書き込みもしくは消去動作の第２回目以降の制
御信号とされ、メモリセル４が予め定められたしきい値
電圧に至っている時の信号の場合には、信号８は書き込
み消去動作制御回路１を止め、書き込み消去動作制御回
路１は書き込みもしくは消去動作を終了する。
【００３４】信号８としてメモリセル４が予め定められ
た値に至っていない時の信号の場合には、信号８は書き
込みもしくは消去動作を継続させ書き込み消去パルス設
定回路６は第１回目の書き込みもしくは第１回目の消去
のパルス幅の設定を長くするための信号９を書き込み消
去パルス幅制御回路２に出力する。
た値に至っていない時の信号の場合には、信号８は書き
込みもしくは消去動作を継続させ書き込み消去パルス設
定回路６は第１回目の書き込みもしくは第１回目の消去
のパルス幅の設定を長くするための信号９を書き込み消
去パルス幅制御回路２に出力する。
【００３５】図２は本発明の第１の実施形態の構成を示
すブロック図であり、図１に示した構成をより具体的に
示したものである。
すブロック図であり、図１に示した構成をより具体的に
示したものである。
【００３６】図２を参照して、書き込み消去動作制御回
路２１は第１のカウンタ回路２１１を含み、書き込み消
去パルス幅制御回路２２は、カウンタデータ選択回路２
２１と、第１のカウンタデータ２２２ａと、第２のカウ
ンタデータ２２２ｂと、第２のカウンタ回路２２４と、
第１及び第２のカウンタデータ２２２ａ、２２２ｂと第
２のカウンタ回路２２４との間に設けられた第１及び第
２のＮ型エンハンスメントＭＯＳトランジスタ２２３
ａ、２２３ｂと、基本クロック発生回路２２５と、から
なる。基本クロック発生回路２２５の出力に基づき、書
き込み消去パルス発生回路２３はメモリセル２４に所定
のパルス幅のパルスを出力する。
路２１は第１のカウンタ回路２１１を含み、書き込み消
去パルス幅制御回路２２は、カウンタデータ選択回路２
２１と、第１のカウンタデータ２２２ａと、第２のカウ
ンタデータ２２２ｂと、第２のカウンタ回路２２４と、
第１及び第２のカウンタデータ２２２ａ、２２２ｂと第
２のカウンタ回路２２４との間に設けられた第１及び第
２のＮ型エンハンスメントＭＯＳトランジスタ２２３
ａ、２２３ｂと、基本クロック発生回路２２５と、から
なる。基本クロック発生回路２２５の出力に基づき、書
き込み消去パルス発生回路２３はメモリセル２４に所定
のパルス幅のパルスを出力する。
【００３７】ベリファイ回路２５は、センスアンプ２５
１と、ベリファイ回路２５２と、基準電位発生回路２５
３と、からなり、書き込み消去パルス幅設定回路２６
は、カウンタデータ消去書き込み回路２６１を含んでい
る。
１と、ベリファイ回路２５２と、基準電位発生回路２５
３と、からなり、書き込み消去パルス幅設定回路２６
は、カウンタデータ消去書き込み回路２６１を含んでい
る。
【００３８】次に、本実施形態に係る不揮発性半導体装
置の動作について説明する。
置の動作について説明する。
【００３９】まず、書き込みあるいは消去動作に応じて
書き込み消去動作信号が第１のカウンタ回路２２１に入
力される。ここで第１のカウンタ回路２１１はカウンタ
をリセットし、次に第１の信号としてカウンタデータ選
択回路２２１にｎ回目の書き込みあるいは消去動作であ
ることを示す信号Ｎを送る。
書き込み消去動作信号が第１のカウンタ回路２２１に入
力される。ここで第１のカウンタ回路２１１はカウンタ
をリセットし、次に第１の信号としてカウンタデータ選
択回路２２１にｎ回目の書き込みあるいは消去動作であ
ることを示す信号Ｎを送る。
【００４０】初めは、信号Ｎ＝１であり、第１回目の書
き込みあるいは消去動作であることを示す。
き込みあるいは消去動作であることを示す。
【００４１】信号Ｎを受け取ったカウンタデータ選択回
路２２１は、Ｎ＝１の場合、初期書き込みパルス幅デー
タあるいは初期消去パルス幅データを記憶している第１
のカウンタデータ２２２ａをＮ型ＭＯＳトランジスタ２
２３ａを選択することによって第２のカウンタ回路２２
４に送る。
路２２１は、Ｎ＝１の場合、初期書き込みパルス幅デー
タあるいは初期消去パルス幅データを記憶している第１
のカウンタデータ２２２ａをＮ型ＭＯＳトランジスタ２
２３ａを選択することによって第２のカウンタ回路２２
４に送る。
【００４２】Ｎ≧２の場合、追加書き込みパルス幅デー
タあるいは追加消去パルス幅データを記憶している第２
のカウンタデータ２２２ｂを第２のＮ型ＭＯＳトランジ
スタ２２３ｂを選択することによって第２のカウンタ回
路２２４に送る。
タあるいは追加消去パルス幅データを記憶している第２
のカウンタデータ２２２ｂを第２のＮ型ＭＯＳトランジ
スタ２２３ｂを選択することによって第２のカウンタ回
路２２４に送る。
【００４３】第２のカウンタ回路２２４は、送られて来
たカウンタデータ分の信号を基本クロック発生回路２２
５に転送する。
たカウンタデータ分の信号を基本クロック発生回路２２
５に転送する。
【００４４】基本クロック発生回路２２５は、第２のカ
ウンタ回路２２４より送られて来たデータの数だけパル
スを書き込み消去パルス発生回路２３に転送し、書き込
み消去パルス発生回路２３は、メモリセル２４に対し
て、書き込みパルスあるいは消去パルスを印加する。
ウンタ回路２２４より送られて来たデータの数だけパル
スを書き込み消去パルス発生回路２３に転送し、書き込
み消去パルス発生回路２３は、メモリセル２４に対し
て、書き込みパルスあるいは消去パルスを印加する。
【００４５】書き込み消去パルス発生回路２３によるパ
ルスの印加が終ったら、メモリセル２４のデータをセン
スアンプ２５１で読み出し、ベリファイ回路２５２に送
り基準電位発生回路２５３からベリファイ回路２５２に
送られてくるデータと比較する。
ルスの印加が終ったら、メモリセル２４のデータをセン
スアンプ２５１で読み出し、ベリファイ回路２５２に送
り基準電位発生回路２５３からベリファイ回路２５２に
送られてくるデータと比較する。
【００４６】センスアンプ２５１から送られて来たデー
タが基準電位発生回路２５３からのデータと一致してい
れば、第２の信号として書き込みあるいは消去動作スト
ップ信号を、第１のカウンタ回路２１１およびカウンタ
データ消去書き込み回路２６１に送る。
タが基準電位発生回路２５３からのデータと一致してい
れば、第２の信号として書き込みあるいは消去動作スト
ップ信号を、第１のカウンタ回路２１１およびカウンタ
データ消去書き込み回路２６１に送る。
【００４７】不一致の場合、第２の信号としてカウンタ
インクリメント信号を第１のカウンタ回路２１１および
カウンタデータ消去書き込み回路２６１に送る。
インクリメント信号を第１のカウンタ回路２１１および
カウンタデータ消去書き込み回路２６１に送る。
【００４８】書き込みあるいは消去動作ストップ信号を
受け取ったカウンタデータ消去書き込み回路２６１は、
第１のカウンタ回路２１１からの信号ＮがＮ＝１なら
ば、第３の信号として第１のカウンタデータ２２２ａに
初期書き込みパルス幅データあるいは初期消去パルス幅
データを短くするためのパルス幅データ書き換え信号を
転送し、Ｎ≧２ならば何も行なわない。
受け取ったカウンタデータ消去書き込み回路２６１は、
第１のカウンタ回路２１１からの信号ＮがＮ＝１なら
ば、第３の信号として第１のカウンタデータ２２２ａに
初期書き込みパルス幅データあるいは初期消去パルス幅
データを短くするためのパルス幅データ書き換え信号を
転送し、Ｎ≧２ならば何も行なわない。
【００４９】またカウンタインクリメント信号を受け取
ったカウンタデータ消去書き込み回路２６１は、第１の
カウンタ回路２１１からの信号ＮがＮ＝１ならばなにも
行なわず、Ｎ≧２ならば、第３の信号として第１のカウ
ンタデータ２２２ａに初期書き込みパルス幅データある
いは初期消去パルス幅データを長くするためのパルス幅
データ書き換え信号を転送する。
ったカウンタデータ消去書き込み回路２６１は、第１の
カウンタ回路２１１からの信号ＮがＮ＝１ならばなにも
行なわず、Ｎ≧２ならば、第３の信号として第１のカウ
ンタデータ２２２ａに初期書き込みパルス幅データある
いは初期消去パルス幅データを長くするためのパルス幅
データ書き換え信号を転送する。
【００５０】また、書き込みあるいは消去動作ストップ
信号を受け取った第１のカウンタ回路２１１は、カウン
タの動作を止め書き込みあるいは消去動作を終了する。
信号を受け取った第１のカウンタ回路２１１は、カウン
タの動作を止め書き込みあるいは消去動作を終了する。
【００５１】カウンタインクリメント信号を受け取った
第１のカウンタ回路２１１は、カウンタ自身のカウント
値を＋１してその結果を信号Ｎとしてカウンタデータ選
択回路２２１およびカウンタデータ書き込み回路２６１
に転送し、ベリファイ回路２５２から書き込みあるいは
消去動作ストップ信号が第１のカウンタ回路２１１に転
送されるまで続けられる。
第１のカウンタ回路２１１は、カウンタ自身のカウント
値を＋１してその結果を信号Ｎとしてカウンタデータ選
択回路２２１およびカウンタデータ書き込み回路２６１
に転送し、ベリファイ回路２５２から書き込みあるいは
消去動作ストップ信号が第１のカウンタ回路２１１に転
送されるまで続けられる。
【００５２】以上が図２で示したブロック図の動作であ
り、その動作フローを図３に示す。
り、その動作フローを図３に示す。
【００５３】まず書き込みあるいは消去動作信号を受け
取った第１のカウンタ回路２１１は、第１のカウンタ回
路２１１をリセットし（ステップ３０１）、次に信号Ｎ
をカウンタデータ選択回路２２１に出力する（ステップ
３０２）。
取った第１のカウンタ回路２１１は、第１のカウンタ回
路２１１をリセットし（ステップ３０１）、次に信号Ｎ
をカウンタデータ選択回路２２１に出力する（ステップ
３０２）。
【００５４】最初、信号ＮはＮ＝１で、次回よりカウン
トアップされていく。
トアップされていく。
【００５５】カウンタデータ選択回路２２１では、信号
Ｎ＝１か否かを判定し（ステップ３０３）、Ｎ＝１であ
れば、第１のカウンタデータ２２２ａに記憶されている
初期書き込みパルス幅データもしくは初期消去パルス幅
データを第２のカウンタ回路２２４に転送する（ステッ
プ３０４）。
Ｎ＝１か否かを判定し（ステップ３０３）、Ｎ＝１であ
れば、第１のカウンタデータ２２２ａに記憶されている
初期書き込みパルス幅データもしくは初期消去パルス幅
データを第２のカウンタ回路２２４に転送する（ステッ
プ３０４）。
【００５６】Ｎ≠１であれば、第２のカウンタデータ２
２２ｂに記憶されている追加書き込みパルス幅データあ
るいは追加消去パルス幅データを第２のカウンタ回路２
２４に転送する（ステップ３０５）。
２２ｂに記憶されている追加書き込みパルス幅データあ
るいは追加消去パルス幅データを第２のカウンタ回路２
２４に転送する（ステップ３０５）。
【００５７】データを受け取った第２のカウンタ回路２
２４は、パルスを発生し受け取ったデータ数だけのパル
スを基本クロック発生回路２２５に転送する（ステップ
３０６）。
２４は、パルスを発生し受け取ったデータ数だけのパル
スを基本クロック発生回路２２５に転送する（ステップ
３０６）。
【００５８】基本クロック発生回路２２５では、書き込
み時あるいは消去時にそれぞれ設定されている最小書き
込みパルス長あるいは最小消去パルス長を第２のカウン
タ回路２２４から送られて来た１パルスごとに発生し、
書き込み消去パルス発生回路２５２に転送する（ステッ
プ３０７）。
み時あるいは消去時にそれぞれ設定されている最小書き
込みパルス長あるいは最小消去パルス長を第２のカウン
タ回路２２４から送られて来た１パルスごとに発生し、
書き込み消去パルス発生回路２５２に転送する（ステッ
プ３０７）。
【００５９】書き込み消去パルス発生回路２５２では、
基本クロック発生回路２２５で作られたパルス長にした
がいメモリセル２４に電圧を印加する（ステップ３０
８）。
基本クロック発生回路２２５で作られたパルス長にした
がいメモリセル２４に電圧を印加する（ステップ３０
８）。
【００６０】次に、ベリファイ回路２５にてデータが期
待する値になったかどうかを判定する（ステップ３０
９）。ここで期待通りの値になっていれば、図中の「パ
ス」の処理工程に進み、書き込みあるいは消去動作スト
ップ信号を出力し、期待の値と相違していれば、「フェ
イル」の処理工程にすすむ。
待する値になったかどうかを判定する（ステップ３０
９）。ここで期待通りの値になっていれば、図中の「パ
ス」の処理工程に進み、書き込みあるいは消去動作スト
ップ信号を出力し、期待の値と相違していれば、「フェ
イル」の処理工程にすすむ。
【００６１】パス工程に進んだ場合、カウンタデータ書
き込み回路２６１にて信号Ｎを判定し（ステップ３１
０）、Ｎ＝１であれば（ステップ３１０のＹ２の分岐参
照）、初期パルス幅で充分書き込みあるいは消去が済ん
でいることを示し、特に消去では過剰消去になる恐れを
考慮し、第１のカウンタデータ２２２ａの初期書き込み
パルス幅のデータあるいは初期消去パルス幅のデータを
あるパルス幅分だけ短くする信号を第１のカウンタデー
タ２２２ａに転送する（ステップ３１１）。
き込み回路２６１にて信号Ｎを判定し（ステップ３１
０）、Ｎ＝１であれば（ステップ３１０のＹ２の分岐参
照）、初期パルス幅で充分書き込みあるいは消去が済ん
でいることを示し、特に消去では過剰消去になる恐れを
考慮し、第１のカウンタデータ２２２ａの初期書き込み
パルス幅のデータあるいは初期消去パルス幅のデータを
あるパルス幅分だけ短くする信号を第１のカウンタデー
タ２２２ａに転送する（ステップ３１１）。
【００６２】Ｎ≠１の場合（ステップ３１０のＮ２の分
岐参照）、そのまま何もせずに書き込みあるいは消去を
終了する。
岐参照）、そのまま何もせずに書き込みあるいは消去を
終了する。
【００６３】フェイル処理に進んだ場合、カウンタデー
タ書き込み回路２６１にて信号Ｎを判定し（ステップ３
１２）、Ｎ＝１であれば何もせずに第１のカウンタ回路
２１１のカウンタ値を＋１し（ステップ３１４）、Ｎ≠
１すなわちＮ≧２であれば（ステップ３１２のＮ３分岐
参照）、初期パルス幅での書き込みあるいは消去が不充
分であることを示しているので、第１のカウンタデータ
２２２ａのデータをあるパルス幅分だけ長くする信号を
第１のカウンタデータ２２２ａに転送する（ステップ３
１３）。そして第１のカウンタ回路２１１のカウンタ値
を＋１して（ステップ３１４）、信号Ｎの出力をする処
理（ステップ３０２）に戻る。
タ書き込み回路２６１にて信号Ｎを判定し（ステップ３
１２）、Ｎ＝１であれば何もせずに第１のカウンタ回路
２１１のカウンタ値を＋１し（ステップ３１４）、Ｎ≠
１すなわちＮ≧２であれば（ステップ３１２のＮ３分岐
参照）、初期パルス幅での書き込みあるいは消去が不充
分であることを示しているので、第１のカウンタデータ
２２２ａのデータをあるパルス幅分だけ長くする信号を
第１のカウンタデータ２２２ａに転送する（ステップ３
１３）。そして第１のカウンタ回路２１１のカウンタ値
を＋１して（ステップ３１４）、信号Ｎの出力をする処
理（ステップ３０２）に戻る。
【００６４】［実施形態２］図４を参照して、本発明の
第２の実施形態を以下に説明する。図４は本発明の第２
の実施形態の構成を示すのブロックである。
第２の実施形態を以下に説明する。図４は本発明の第２
の実施形態の構成を示すのブロックである。
【００６５】図４を参照して、本実施形態は、図２に示
した前記第１の実施形態の書き込み消去パルス幅制御回
路２２の内部の構成のみが相違しており、以下では、図
４に示す書き込み消去パルス幅制御回路４２の内部構成
および動作のみを説明する。
した前記第１の実施形態の書き込み消去パルス幅制御回
路２２の内部の構成のみが相違しており、以下では、図
４に示す書き込み消去パルス幅制御回路４２の内部構成
および動作のみを説明する。
【００６６】図４に示すように、本実施形態における書
き込み消去パルス幅制御回路４２は、カウンタデータ選
択回路４２１と、第１〜第ｍのカウンタデータ４２２ａ
１〜２２ａｍと、カウンタデータＢ４２２ｂと、第１か
ら第ｍのＮ型エンハンスメントＭＯＳトランジスタ４２
３ａ１〜４２３ａｍ，及びＮ型エンハンスメントＭＯＳ
トランジスタ４２３ｂと、第２のカウンタ回路４２４
と、基本クロック発生回路４２５から成る。
き込み消去パルス幅制御回路４２は、カウンタデータ選
択回路４２１と、第１〜第ｍのカウンタデータ４２２ａ
１〜２２ａｍと、カウンタデータＢ４２２ｂと、第１か
ら第ｍのＮ型エンハンスメントＭＯＳトランジスタ４２
３ａ１〜４２３ａｍ，及びＮ型エンハンスメントＭＯＳ
トランジスタ４２３ｂと、第２のカウンタ回路４２４
と、基本クロック発生回路４２５から成る。
【００６７】次に、本実施形態の動作について説明す
る。
る。
【００６８】信号Ｎ４７を受け取ったカウンタデータ選
択回路４２１は、Ｎ＝１の場合、初期書き込みパルス幅
データあるいは初期消去パルス幅データを記憶している
データ１〜データｍの１つをＮ型エンハンスメントＭＯ
Ｓトランジスタ（４２３ａ１〜４２３ａｍ）を選択する
ことによって第２のカウンタ回路４２４に送る。
択回路４２１は、Ｎ＝１の場合、初期書き込みパルス幅
データあるいは初期消去パルス幅データを記憶している
データ１〜データｍの１つをＮ型エンハンスメントＭＯ
Ｓトランジスタ（４２３ａ１〜４２３ａｍ）を選択する
ことによって第２のカウンタ回路４２４に送る。
【００６９】ここでは、データｎが選択されたとする。
この選択は、カウンタデータ選択回路４２１内に、どの
Ｎ型エンハンスメントＭＯＳトランジスタ（４２３ａ１
〜４２３ａｍ）を選択するかを記憶する不揮発性半導体
記憶素子を設けることにより行なわれる。
この選択は、カウンタデータ選択回路４２１内に、どの
Ｎ型エンハンスメントＭＯＳトランジスタ（４２３ａ１
〜４２３ａｍ）を選択するかを記憶する不揮発性半導体
記憶素子を設けることにより行なわれる。
【００７０】またＮ≧２の場合、追加書き込みパルス幅
データあるいは追加消去パルス幅データを記憶している
データＢ（４２２ｂ）をＮ型エンハンスメントＭＯＳト
ランジスタ４２３ｂを選択することにより、第２のカウ
ンタ回路４２４に送る。
データあるいは追加消去パルス幅データを記憶している
データＢ（４２２ｂ）をＮ型エンハンスメントＭＯＳト
ランジスタ４２３ｂを選択することにより、第２のカウ
ンタ回路４２４に送る。
【００７１】第２のカウンタ回路４２４以降、カウンタ
データ変更回路４６１から第３の信号４９を出力するま
での動作は、前記第１の実施形態と同様であるため、そ
の説明は省略する。
データ変更回路４６１から第３の信号４９を出力するま
での動作は、前記第１の実施形態と同様であるため、そ
の説明は省略する。
【００７２】第３の信号として初期書き込みパルス幅デ
ータあるいは初期消去パルス幅データを短くするための
信号４９をカウンタデータ選択回路４２１が受け取った
場合、データｎの選択を変更し、例えばデータ（ｎ−
１）の選択にするように上記した記憶素子の内容を書き
換える。
ータあるいは初期消去パルス幅データを短くするための
信号４９をカウンタデータ選択回路４２１が受け取った
場合、データｎの選択を変更し、例えばデータ（ｎ−
１）の選択にするように上記した記憶素子の内容を書き
換える。
【００７３】また、第３の信号としてパルス幅を長くす
るための信号４９をカウンタデータ選択回路４２１が受
け取った場合も、データｎの選択を変更し、例えばデー
タ（ｎ＋１）の選択にするように上記記憶素子の内容を
書き換える。
るための信号４９をカウンタデータ選択回路４２１が受
け取った場合も、データｎの選択を変更し、例えばデー
タ（ｎ＋１）の選択にするように上記記憶素子の内容を
書き換える。
【００７４】ここで前記パルス幅データは、データ（ｎ
−１） ＜ データｎ ＜ データ（ｎ＋１）の関係と
なっている。
−１） ＜ データｎ ＜ データ（ｎ＋１）の関係と
なっている。
【００７５】以上のようにして、書き込みパルス幅デー
タあるいは消去パルス幅データの選択を変更することが
可能とされる。
タあるいは消去パルス幅データの選択を変更することが
可能とされる。
【００７６】
【発明の効果】以上説明したように、本発明は、データ
の書き込みあるいは消去に必要な時間を書き込みあるい
は消去が行なわれるごとに検知し、書き込みあるいは消
去に必要な時間が短くなれば次回の書き込みあるいは消
去の初期パルス幅を短く設定し直し、書き込みあるいは
消去に必要な時間が長くなれば次回の書き込みあるいは
消去の初期パルス幅を長く設定し直すように構成したこ
とにより、ＥＥＰＲＯＭおよびフラッシュ型ＥＥＰＲＯ
Ｍにおいて、繰り返し書き込み消去を行なうことによっ
て起こる書き込みおよび消去時間の変化に対して、書き
込みあるいは消去時の初回に印加する初期パルス幅を常
に最適の値に設定することが可能とされ、ベリファイ回
数および書き込み消去モードからベリファイモードへの
切り換え回数がほぼ２回に収まり、ベリファイおよび書
き込み消去モードからベリファイモードへの切り換えに
要する時間を短くするという効果を有する。
の書き込みあるいは消去に必要な時間を書き込みあるい
は消去が行なわれるごとに検知し、書き込みあるいは消
去に必要な時間が短くなれば次回の書き込みあるいは消
去の初期パルス幅を短く設定し直し、書き込みあるいは
消去に必要な時間が長くなれば次回の書き込みあるいは
消去の初期パルス幅を長く設定し直すように構成したこ
とにより、ＥＥＰＲＯＭおよびフラッシュ型ＥＥＰＲＯ
Ｍにおいて、繰り返し書き込み消去を行なうことによっ
て起こる書き込みおよび消去時間の変化に対して、書き
込みあるいは消去時の初回に印加する初期パルス幅を常
に最適の値に設定することが可能とされ、ベリファイ回
数および書き込み消去モードからベリファイモードへの
切り換え回数がほぼ２回に収まり、ベリファイおよび書
き込み消去モードからベリファイモードへの切り換えに
要する時間を短くするという効果を有する。
【図１】本発明の原理を説明するためのブロック図であ
る。
る。
【図２】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図３】本発明の第１の実施形態の動作を説明するため
の流れ図である。
の流れ図である。
【図４】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図５】フラッシュＥＥＰＲＯＭの消去パルス時間に対
すルメモリセルのしきい値電圧を示したグラフである。
すルメモリセルのしきい値電圧を示したグラフである。
【図６】従来例の原理を示したブロック図である。
【図７】従来例のブロック図である。
１ 書き込み消去動作制御回路 ２ 書き込み消去パルス幅制御回路 ３ 書き込み消去パルス発生回路 ４ メモリセル ５ ベリファイ回路 ６ 書き込み消去パルス幅設定回路 ７ 第１の信号 ８ 第２の信号 ９ 第３の信号 ２１ 書き込み消去動作制御回路 ２１１ カウンタ回路１ ２２ 書き込み消去パルス幅制御回路 ２２１ カウンタデータ選択回路 ２２２ａ データ１（初期書き込み消去パルス幅デー
タ） ２２２ｂ データ２（追加書き込み消去パルス幅デー
タ） ２２３ａ，２２３ｂ Ｎ型エンハンスメントトランジス
タ ２２４ カウンタ回路２ ２２５ 基本クロック発生回路 ２３ 書き込み消去パルス発生回路 ２４ メモリセル ２５ ベリファイ回路 ２５１ センスアンプ ２５２ ベリファイ回路 ２５３ 基準電位発生回路 ２６ 書き込み消去パルス幅設定回路 ２６１ カウンタデータ補正書き込み回路 ２７ 第１の信号（信号Ｎ） ２８ 第２の信号（書き込みあるいは消去動作ストップ
信号 ｏｒ カウンタインクリメント信号） ２９ 第３の信号（パルス幅データ書き換え信号） ４１ 書き込み消去動作制御回路 ４１１ カウンタ回路１ ４２ 書き込み消去パルス幅制御回路 ４２１ カウンタデータ選択回路 ４２２ａ１〜４２２ａｍ データ１〜データｍ（初期書
き込み消去パルス幅データ） ４２２ｂ データＢ（追加書き込み消去パルス幅デー
タ） ４２３ａ１〜４２３ａｍ，４２３ｂ Ｎ型エンハンスメ
ントトランジスタ ４２４ カウンタ回路２ ４２５ 基本クロック発生回路 ４３ 書き込み消去パルス発生回路 ４４ メモリセル ４５ ベリファイ回路 ４５１ センスアンプ ４５２ ベリファイ回路 ４５３ 基準電圧発生回路 ４６ 書き込み消去パルス幅設定回路 ４６１ カウンタデータ変更回路 ４７ 第１の信号（信号Ｎ） ４８ 第２の信号（書き込みあるいは消去動作ストップ
信号 ｏｒ カウンタインクリメント信号） ４９ 第３の信号（パルス幅データ変更信号） ６１ 消去動作制御回路 ６２ 消去パルス幅制御回路 ６３ 消去パルス発生回路 ６４ セル ６５ ベリファイ回路 ７１ カウンタ回路 ７２ カウンタ選択回路 ７３ａ〜７３ｉ カウンタＡ〜カウンタＩ ７４ 基本クロック発生回路 ７５ 消去パルス発生回路 ７６ セル ７７ センスアンプ ７８ ベリファイ回路 ７９ 基準電位発生回路
タ） ２２２ｂ データ２（追加書き込み消去パルス幅デー
タ） ２２３ａ，２２３ｂ Ｎ型エンハンスメントトランジス
タ ２２４ カウンタ回路２ ２２５ 基本クロック発生回路 ２３ 書き込み消去パルス発生回路 ２４ メモリセル ２５ ベリファイ回路 ２５１ センスアンプ ２５２ ベリファイ回路 ２５３ 基準電位発生回路 ２６ 書き込み消去パルス幅設定回路 ２６１ カウンタデータ補正書き込み回路 ２７ 第１の信号（信号Ｎ） ２８ 第２の信号（書き込みあるいは消去動作ストップ
信号 ｏｒ カウンタインクリメント信号） ２９ 第３の信号（パルス幅データ書き換え信号） ４１ 書き込み消去動作制御回路 ４１１ カウンタ回路１ ４２ 書き込み消去パルス幅制御回路 ４２１ カウンタデータ選択回路 ４２２ａ１〜４２２ａｍ データ１〜データｍ（初期書
き込み消去パルス幅データ） ４２２ｂ データＢ（追加書き込み消去パルス幅デー
タ） ４２３ａ１〜４２３ａｍ，４２３ｂ Ｎ型エンハンスメ
ントトランジスタ ４２４ カウンタ回路２ ４２５ 基本クロック発生回路 ４３ 書き込み消去パルス発生回路 ４４ メモリセル ４５ ベリファイ回路 ４５１ センスアンプ ４５２ ベリファイ回路 ４５３ 基準電圧発生回路 ４６ 書き込み消去パルス幅設定回路 ４６１ カウンタデータ変更回路 ４７ 第１の信号（信号Ｎ） ４８ 第２の信号（書き込みあるいは消去動作ストップ
信号 ｏｒ カウンタインクリメント信号） ４９ 第３の信号（パルス幅データ変更信号） ６１ 消去動作制御回路 ６２ 消去パルス幅制御回路 ６３ 消去パルス発生回路 ６４ セル ６５ ベリファイ回路 ７１ カウンタ回路 ７２ カウンタ選択回路 ７３ａ〜７３ｉ カウンタＡ〜カウンタＩ ７４ 基本クロック発生回路 ７５ 消去パルス発生回路 ７６ セル ７７ センスアンプ ７８ ベリファイ回路 ７９ 基準電位発生回路
Claims (5)
- 【請求項１】電気的に書き込み消去可能な不揮発性半導
体記憶装置において、 書き込み消去動作信号を受けメモリセルへのデータの書
き込み又は消去を行なうための第１の信号を出力する書
き込み消去動作制御手段と、 前記第１の信号により書き込み又は消去パルス幅を決定
しパルスを出力する書き込み消去パルス幅制御手段と、 前記消去パルス幅制御手段からのパルスにより前記メモ
リセルに印加する書き込みパルス又は消去パルスを発生
する書き込み消去パルス発生手段と、 前記書き込みパルス又は消去パルスが印加された前記メ
モリセルが予め定められた所定のしきい値電圧に至って
いるか否かを判定しこの判定結果を第２の信号として前
記書き込み消去動作制御手段に送出するベリファイ手段
と、 前記第１の信号および前記第２の信号に基づき前記書き
込み消去パルス幅の設定を変更するための第３の信号を
前記書き込み消去パルス幅制御手段に出力する書き込み
消去パルス幅設定手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記第１の信号が書き込み動作又は消去動
作の第１回目の制御信号であり、前記第２の信号とし
て、前記メモリセルが前記所定のしきい値電圧に至って
いる時の信号の場合には、前記第２の信号が前記書き込
み消去動作制御手段を止めるように制御し、前記書き込
み消去パルス幅設定手段は、前記書き込みパルス又は消
去パルスのパルス幅の設定を短くする前記第３の信号を
前記書き込み消去パルス幅制御手段に出力し、 前記第２の信号として、前記メモリセルが前記所定のし
きい値電圧に至っていない時の場合には、前記第２の信
号は前記書き込み消去動作制御手段の動作を継続させる
と共に、前記書き込み消去動作制御手段は、前記第１の
信号に書き込みもしくは消去動作の第２回目の制御信号
を出力し、 前記第１の信号が書き込み又は消去動作の第２回目以降
の制御信号であり前記第２の信号として前記メモリセル
が前記所定のしきい値電圧に至っている時の信号の場合
には、前記第２の信号は前記書き込み消去動作制御手段
を止め、前記書き込み消去動作制御手段は書き込み又は
消去動作を終了し、前記第２の信号として前記メモリセ
ルが前記所定のしきい値に至っていない時の信号の場合
には、前記第２の信号は前記書き込みもしくは消去動作
を継続させると共に、前記書き込み消去パルス設定手段
は第１回目の書き込みもしくは第１回目の消去のパルス
幅の設定を長くするための前記第３の信号を前記書き込
み消去パルス幅制御手段に出力することを特徴とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記書き込み消去パルス幅制御手段に設け
られた前記書き込みあるいは消去パルス幅を設定する手
段が、 前記書き込みパルス又は消去パルスのパルス幅を記憶す
る記憶手段と、 前記第３の信号により、前記書き込みパルス又は消去パ
ルスのパルス幅を記憶する記憶手段の内容を実際の書き
込みあるいは消去に必要なパルス幅よりやや短いパルス
幅に書き換える手段と、を有することを特徴とする請求
項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】前記書き込み消去パルス幅制御手段に設け
られた前記書き込みあるいは消去パルス幅を設定する手
段が、 前記書き込み又は消去パルス幅を記憶する複数の記憶手
段と、 前記書き込みあるいは消去パルス幅を記憶している複数
の記憶手段のうちの１つを選択するための選択信号を記
憶する記憶手段と、 前記第３の信号により、前記選択信号を記憶している前
記記憶手段の内容を、実際の書き込みあるいは消去に必
要なパルス幅よりやや短いパルス幅を選択するように書
き換える手段と、 を有することを特徴とする請求項１又は２記載の不揮発
性半導体記憶装置。 - 【請求項５】前記記憶手段が電気的に書き換え消去可能
な不揮発性半導体メモリセルからなることを特徴とする
請求項３または４記載の不揮発性半導体記憶装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013062022A (ja) * | 2008-05-23 | 2013-04-04 | Sk Hynix Inc | 不揮発性メモリ装置のプログラム方法 |
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-
1995
- 1995-11-24 JP JP32996095A patent/JP3184082B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-25 TW TW085114503A patent/TW374925B/zh active
- 1996-11-25 US US08/753,373 patent/US5784316A/en not_active Expired - Lifetime
- 1996-11-25 KR KR1019960056988A patent/KR100221443B1/ko not_active IP Right Cessation
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