JP3248928B2 - 不揮発性半導体記憶装置およびデータ消去方法 - Google Patents
不揮発性半導体記憶装置およびデータ消去方法Info
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- JP3248928B2 JP3248928B2 JP21174391A JP21174391A JP3248928B2 JP 3248928 B2 JP3248928 B2 JP 3248928B2 JP 21174391 A JP21174391 A JP 21174391A JP 21174391 A JP21174391 A JP 21174391A JP 3248928 B2 JP3248928 B2 JP 3248928B2
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Description
置,特に浮遊ゲートと制御ゲートとを備えたEEPRO
M,フラッシュ型EPROM,フラッシュ型EEPRO
M等の不揮発性半導体記憶装置に関する。
を保持するのに電源を必要とせず,低消費電力でかつ高
集積化が可能であるという利点から,磁気記憶装置など
のコンピュータの外部記憶装置を置き換えるものとして
注目されている。
M,フラッシュ型EEPROMなどの電気的に書き換え
・消去が可能な不揮発性半導体記憶装置において,消去
時に,フローティングゲートに蓄積された電荷を制御性
良く抜くために種々の工夫がなされている。
EPROMでNOR型のものはメモリセルに選択トラン
ジスタを持たないので,メモリトランジスタの過剰消去
に起因する読み出しエラーや書き込みエラーを防ぐため
に,消去時の工夫が特に重要である。
いた。すなわち,不揮発性半導体記憶装置の外部または
内部に,ある一定時間幅の消去電圧パルスをメモリトラ
ンジスタに印加する消去動作を行い,メモリトランジス
タのデータ消去をベリファイ(verify)し,デー
タ消去が不充分な場合,データ消去がベリファイされる
までデータ消去動作およびベリファイ動作を繰り返して
行い,データの消去がベリファイされた時点で消去動作
を停止するアルゴリズムを持った回路を設ける方法であ
る。
には,データ消去を制御性良く行うために,一回ごとの
消去パルス印加時間をメモリトランジスタに最終的に印
加される消去電圧印加時間よりも充分短くする必要があ
るので,消去パルスを印加する繰り返し回数が多くな
り,ベリファイにかかる時間,消去動作モードとベリフ
ァイモードとの切り替えに要する時間が無視できないほ
どになる,という問題があった。
回路を形成できない場合,不揮発性半導体記憶装置の外
部に前記のアルゴリズムを持った回路を形成しなければ
ならない,という問題もあった。
モリトランジスタの消去特性に合わせて消去パルス印加
の繰り返し回数を変化させることにより,ベリファイの
回数を減少させて消去動作に必要な時間を短縮させるこ
とのできる不揮発性半導体記憶装置およびデータ消去方
法を提供することを目的とする。
にデータを消去することが可能な不揮発性半導体記憶装
置において,セルのデータを消去するための消去パルス
を発生する消去パルス発生手段と,セルのデータを消去
されたか否かを判定し,消去されていないときには消去
動作継続信号を発生させるデータ消去判定手段と,前記
データ消去判定の都度、上記消去動作継続信号に基づい
て消去パルスのパルス数あるいはパルス幅を変更して再
設定し,上記消去パルス発生手段を制御する消去パルス
制御手段を備えるものである。 (2)メモリトランジスタからなるセルを備え,電気的
にデータを消去することが可能な不揮発性半導体記憶装
置のデータ消去方法において,所定のパルス数あるいは
パルス幅を持つ消去パルスをセルに印加し,セルのデー
タが消去されたか否かを判定し,消去されていないとき
には上記消去パルスのパルス数あるいはパルス幅を変更
して再びセルに印加する工程を,セルのデータが消去さ
れるまで繰り返すものである。図1は本発明の原理を示
す図である。
は消去パルス幅制御回路,3は消去パルス発生回路,4
はセル,5はベリファイ回路である。消去動作制御回路
1は,セルのデータ消去動作を制御する。
生回路3が発生する累積消去パルス幅を制御する。消去
パルス発生回路3は,セルのデータを消去する消去パル
スを発生する。
認する。 (第1の構成) 図2は本発明の基本構成(その1)を示す図である。
2はカウンター選択回路,13a〜13iはカウンタ
ー,14は基本クロック発生回路,15は消去パルス発
生回路,16はセル,17はセンスアンプ,18はベリ
ファイ回路,19は基準電位発生回路である。
力されるとカウンター選択回路12を起動する。また,
ベリファイ回路18が出力するカウンターインクリメン
ト信号を受信した場合,自身のカウント値を+1する。
3a〜13iの中からカウンター回路11から受け取っ
たカウント値に対応するカウンターを選択する。カウン
ター13a〜13iには,消去動作の繰り返し回数が予
め設定されている。
幅の基本クロックをカウンター選択回路12から受け取
ったカウント値の数だけ発生させて消去パルス発生回路
15に渡す。
の消去パルスを基本クロック発生回路14から受け取っ
たカウント値の数だけ発生させてセル16中のメモリト
ランジスタに印加する。
トロールゲート,ソース,およびドレインを有するメモ
リトランジスタによって構成される。センスアンプ17
は,セル16中のメモリトランジスタのゲート電位をセ
ンスする。
がセンスしたメモリトランジスタのゲート電位と基準電
位発生回路19が発生する電位とを比較する。前者の電
位が後者の電位よりも高い場合にはカウンターインクリ
メント信号を出力し,前者の電位と後者の電位とが等し
いか低い場合には消去動作ストップ信号を出力する。
スタの消去状態を表す基準電位を発生させる。 (第2の構成) 図3は本発明の基本構成(その2)を示す図である。
2はクロック選択回路,23aは基本クロック発生回
路,23b〜23iは分周回路,24は消去パルス発生
回路,25はセル,26はセンスアンプ,27はベリフ
ァイ回路,28は基準電位発生回路である。
力されるとクロック選択回路22を起動する。また,ベ
リファイ回路27が出力するカウンターインクリメント
信号を受信した場合,自身のカウント値を+1する。
生回路23a,および分周回路23b〜23iの中から
カウンター回路21から受け取ったカウント値に対応す
るものを選択する。
間幅の基本クロックを発生させる。分周回路23b〜2
3iは,基本クロック発生回路23aが発生させる所定
の時間幅の基本クロックを予め定められた時間幅のクロ
ックに分周する。
回路22から受け取った時間幅の消去パルスを発生させ
てセル25中のメモリトランジスタに印加する。セル2
5は,フローティングゲート,コントロールゲート,ソ
ース,およびドレインを有するメモリトランジスタによ
って構成される。
トランジスタのゲート電位をセンスする。ベリファイ回
路27は,センスアンプ26がセンスしたメモリトラン
ジスタのゲート電位と基準電位発生回路28が発生する
電位とを比較する。前者の電位が後者の電位よりも高い
場合にはカウンターインクリメント信号を出力し,前者
の電位と後者の電位とが等しいか低い場合には消去動作
ストップ信号を出力する。
スタの消去状態を表す基準電位を発生させる。
ンジスタのしきい値電圧−消去パルス時間特性の例を示
す図である。同図から,実用領域において,メモリトラ
ンジスタのしきい値電圧とデータ消去に必要な時間と
は,ほぼ比例関係にあることがわかる。本発明は,この
点に着目してなされたものである。
する。消去パルス幅制御回路2は,メモリトランジスタ
のしきい値電圧とデータ消去に必要な時間とに基づい
た,消去パルス発生のアルゴリズムを内蔵しており,こ
れによりセルのデータ消去が行われる。具体的には,次
の手順による。
回路1は,消去パルス幅制御回路2を起動する。 消
去パルス幅制御回路2は,基本パルスを1個発生して消
去パルス発生回路3に通知する。
に対応する消去パルスを発生してセル4に印加する。
ベリファイ回路5は,セル4の消去が規定の値を満た
すか否かを判定し,セル4の消去が規定の値を満たさな
い場合には消去動作継続信号を出力し,セル4の消去が
規定の値を満たす場合には消去動作停止信号を出力す
る。
制御回路1は,消去パルス幅制御回路2が次の動作に移
るように制御する。 消去パルス幅制御回路2は,基
本パルスを所定個数発生するか,または基本パルスより
幅の広いパルスを発生して消去パルス発生回路3に通知
する。
幅制御回路2から受けたパルスに対応する消去パルスを
発生してセル4に印加する。 以後,ベリファイ回路
5が消去動作停止信号を出力するまで,前記の動作を繰
り返す。
ーが4個の場合を考える。そして,カウンターA(13
a)には“1”,カウンターB(13b)には“2”,
カウンターC(13c)には“7”,カウンターD(1
3d)には“20”がそれぞれ設定されているものとす
る。また,基本クロック発生回路14が発生させる基本
クロックは,時間幅1m秒,間隔1m秒とする。
が10m秒のメモリトランジスタから構成されるセル1
6を消去するする場合について説明する。消去動作信号
がカウンター回路11に入力されると,カウンター選択
回路12を起動する。カウンター選択回路12は,カウ
ンターA(13a)を選択し,カウンターA(13a)
が保持している“1”を基本クロック発生回路14へ渡
す。基本クロック発生回路14は,時間幅1m秒,間隔
1m秒の基本クロックを1個発生させて消去パルス発生
回路15に渡す。消去パルス発生回路15は,時間幅1
m秒,間隔1m秒の消去パルスを1個発生させてセル1
6中のメモリトランジスタに印加する。その後,センス
アンプ17が,セル16中のメモリトランジスタのゲー
ト電位をセンスする。ベリファイ回路18は,データの
消去状態をベリファイする。その結果データ消去が不充
分であるので,カウンターインクリメント信号を出力す
る。
ター回路11に入力されると,カウンター回路11は,
自身のカウント値を+1した後,カウンター選択回路1
2を起動する。カウンター選択回路12は,カウンター
B(13b)を選択し,カウンターB(13b)が保持
している“2”を基本クロック発生回路14へ渡す。基
本クロック発生回路14は,時間幅1m秒,間隔1m秒
の基本クロックを2個発生させて消去パルス発生回路1
5に渡す。消去パルス発生回路15は,時間幅1m秒,
間隔1m秒の消去パルスを2個発生させてセル16中の
メモリトランジスタに印加する。その後,センスアンプ
17が,セル16中のメモリトランジスタのゲート電位
をセンスする。ベリファイ回路18は,データの消去状
態をベリファイする。その結果,消去パルス印加の累計
時間は3m秒となるが,データ消去が不充分であるの
で,カウンターインクリメント信号を出力する。
ター回路11に入力されると,カウンター回路11は,
自身のカウント値を+1した後,カウンター選択回路1
2を起動する。カウンター選択回路12は,カウンター
C(13c)を選択し,カウンターC(13c)が保持
している“7”を基本クロック発生回路14へ渡す。基
本クロック発生回路14は,時間幅1m秒,間隔1m秒
の基本クロックを7個発生させて消去パルス発生回路1
5に渡す。消去パルス発生回路15は,時間幅1m秒,
間隔1m秒の消去パルスを7個発生させてセル16中の
メモリトランジスタに印加する。その後,センスアンプ
17が,セル16中のメモリトランジスタのゲート電位
をセンスする。ベリファイ回路18は,データの消去状
態をベリファイする。その結果,消去パルス印加の累計
時間は10m秒となり,データ消去は充分となるので,
消去動作ストップ信号を出力する。
は3回で済む。これに対して,従来例では10回のベリ
ファイ動作を必要とする。以上はメモリトランジスタの
データ消去に必要な消去時間が10m秒の場合であり,
データ消去に必要な消去時間が数100m秒の場合に
は,本発明は,従来例と比べて格段の優位さを持つこと
になる。
が3個の場合を考える。そして,基本クロック発生回路
23aが発生させる基本クロックは,時間幅1m秒,間
隔1m秒,分周回路B(23b)が発生させるクロック
は,時間幅2m秒,間隔1m秒,分周回路C(23c)
が発生させるクロックは,時間幅7m秒,間隔1m秒,
分周回路D(23d)が発生させるクロックは,時間幅
20m秒,間隔1m秒にそれぞれ設定されているものと
する。
が10m秒のメモリトランジスタから構成されるセル1
6を消去する場合について説明する。消去動作信号がカ
ウンター回路21に入力されると,クロック選択回路2
2を起動する。クロック選択回路22は,基本クロック
発生回路23aを選択し,基本クロック発生回路23a
が発生させる時間幅1m秒の基本クロックを消去パルス
発生回路24に渡す。消去パルス発生回路24は,時間
幅1m秒の消去パルスを発生させてセル25中のメモリ
トランジスタに印加する。その後,センスアンプ26
が,セル25中のメモリトランジスタのゲート電位をセ
ンスする。ベリファイ回路27は,データの消去状態を
ベリファイする。その結果データ消去が不充分であるの
で,カウンターインクリメント信号を出力する。
ター回路21に入力されると,カウンター回路21は,
自身のカウント値を+1した後,クロック選択回路22
を起動する。クロック選択回路22は,分周回路B(2
3b)を選択し,分周回路B(23b)が発生させる時
間幅2m秒クロックを消去パルス発生回路24に渡す。
消去パルス発生回路24は,時間幅2m秒の消去パルス
を発生させてセル25中のメモリトランジスタに印加す
る。その後,センスアンプ26が,セル25中のメモリ
トランジスタのゲート電位をセンスする。ベリファイ回
路27は,データの消去状態をベリファイする。その結
果,消去パルス印加の累計時間は3m秒となるが,デー
タ消去が不充分であるので,カウンターインクリメント
信号を出力する。
ター回路21に入力されると,カウンター回路21は,
自身のカウント値を+1した後,クロック選択回路22
を起動する。カウンター選択回路22は,分周回路C
(23c)を選択し,分周回路C(23c)が発生させ
る時間幅7m秒クロックを消去パルス発生回路24に渡
す。消去パルス発生回路24は,時間幅7m秒の消去パ
ルスを発生させてセル25中のメモリトランジスタに印
加する。その後,センスアンプ26が,セル25中のメ
モリトランジスタのゲート電位をセンスする。ベリファ
イ回路27は,データの消去状態をベリファイする。そ
の結果,消去パルス印加の累計時間は10m秒となり,
データ消去は充分となるので,消去動作ストップ信号を
出力する。
は3回で済む。これに対して,従来例では10回のベリ
ファイ動作を必要とする。以上はメモリトランジスタの
データ消去に必要な消去時間が10m秒の場合であり,
データ消去に必要な消去時間が数100m秒の場合に
は,本発明は,従来例と比べて格段の優位さを持つこと
になる。
路,32はカウンター回路,33はカウンター選択回
路,34a〜34iはカウンターA〜I,35は基本ク
ロック発生回路,36は消去パルス発生回路,37はセ
ル,38はセンスアンプ,39はベリファイ回路,40
は基準電位発生回路,41はベリファイ制御回路であ
る。
号が入力されるとカウンター回路32のカウント値を初
期化すると共に各カウンター34a〜34iに予め定め
られた消去動作の繰り返し回数を設定する。
路33を起動する。また,ベリファイ回路39が出力す
るカウンターインクリメント信号を受信した場合,自身
のカウント値を+1する。
4a〜34iの中からカウンター回路32から受け取っ
たカウント値に対応するカウンターを選択する。カウン
ター34a〜34iには,カウンター初期化回路31に
消去動作信号が入力されると予め定められた消去動作の
繰り返し回数が設定される。消去動作の繰り返し回数が
予め設定されている。
幅の基本クロックをカウンター選択回路33から受け取
ったカウント値の数だけ発生させて消去パルス発生回路
36に渡す。
の消去パルスを基本クロック発生回路35から受け取っ
た基本クロックの数だけ発生させてセル37中のメモリ
トランジスタに印加する。
トロールゲート,ソース,およびドレインを有するメモ
リトランジスタによって構成される。センスアンプ38
は,セル37中のメモリトランジスタのゲート電位をセ
ンスする。
がセンスしたメモリトランジスタのゲート電位と基準電
位発生回路40が発生する電位とを比較する。前者の電
位が後者の電位よりも高い場合にはカウンターインクリ
メント信号を出力し,前者の電位と後者の電位とが等し
いか低い場合には消去動作ストップ信号を出力する。
スタの消去状態を表す基準電位を発生させる。ベリファ
イ制御回路41は,ベリファイ回路39の動作を制御す
る。
ながら本実施例の動作を説明する。 カウンター初期
化回路31に消去動作信号が入力されると,カウンター
初期化回路31は,カウンター回路32のカウント値I
を“1”に設定すると共に各カウンターA〜I(34a
〜34i)に予め定められた消去動作の繰り返し回数N
(I)を設定する。
の繰り返し回数NをN(I)に設定して,N(I)を保
持しているカウンターを選択する。 基本クロック発
生回路35が発生させる時間幅1msの基本クロックに
基づいて,消去パルス発生回路36が消去パルス時間T
PW=1msの消去パルスを発生させて,セル37中の
メモリトランジスタに印加する。
メントしてN=N+1とする。 消去動作の繰り返し
回数Nとの処理で選択されたカウンターが保持する消
去動作の繰り返し回数N(I)とを比較する。N>N
(I)でない場合にはの処理に戻り,N>N(I)で
ある場合にはの処理に進む。
モリトランジスタのゲート電位をセンスする。ベリファ
イ回路39は,基準電位発生回路40が発生する基準電
位と比較することによりデータの消去状態をベリファイ
する。その結果,データ消去が充分であれば,消去動作
ストップ信号を出力して消去動作を終了する。データ消
去が充分でない場合には,の処理に進む。
をインクリメントしてI=I+1とした後,の処理に
戻る。例えば,カウンターが7個の場合,図5の右側に
示すように,カウンターA(34a)に“N(1)=
1”,カウンターB(34b)に“N(2)=2”,カ
ウンターC(34c)に“N(3)=7”,カウンター
D(34d)に“N(4)=20”,カウンターE(3
4e)に“N(5)=70”,カウンターF(34f)
に“N(6)=200”,カウンターG(34g)に
“N(7)=700”をそれぞれ設定する場合を考え
る。メモリトランジスタに印加される合計の消去パルス
時間は,消去動作の繰り返し回数Iに対して,I=1の
場合には1ms,I=2の場合には3ms,I=3の場
合には10ms,I=4の場合には30ms,I=5の
場合には100ms,I=6の場合には300ms,I
=7の場合には1000msとなる。
る時間が300msの場合を考える。従来例では,Nは
常に“1”,つまり消去パルス時間TPW=1msに固
定されているので,消去動作の繰り返し回数I=300
回となり,ベリファイ動作も300回となる。これに対
して,本発明では,消去動作の繰り返し回数I=6回で
データ消去が完了することとなる。したがって,ベリフ
ァイ動作も6回で済む。
て,51はカウンター初期化回路,52はカウンター回
路,53はクロック選択制御回路,54aは基本クロッ
ク発生回路,54b〜54iは分周回路,55は消去パ
ルス発生回路,56はセル,57はセンスアンプ,58
はベリファイ回路,59は基準電位発生回路である。
号が入力されるとカウンター回路52のカウント値を初
期化すると共にクロック選択制御回路53を起動する。
また,ベリファイ回路58が出力するカウンターインク
リメント信号を受信した場合,自身のカウント値を+1
する。
ク発生回路54a,および分周回路54b〜54iの中
からカウンター回路52から受け取ったカウント値に対
応するものを選択する。
間幅の基本クロックを発生させる。分周回路54b〜5
4iは,基本クロック発生回路54aが発生させる所定
の時間幅の基本クロックを予め定められた時間幅のクロ
ックに分周する。
制御回路53から受け取った時間幅の消去パルスを発生
させてセル56中のメモリトランジスタに印加する。セ
ル56は,フローティングゲート,コントロールゲー
ト,ソース,およびドレインを有するメモリトランジス
タによって構成される。
トランジスタのゲート電位をセンスする。ベリファイ回
路58は,センスアンプ57がセンスしたメモリトラン
ジスタのゲート電位と基準電位発生回路59が発生する
電位とを比較して,データ消去が不充分の場合にはカウ
ンターインクリメント信号を出力し,データ消去が充分
の場合には消去動作ストップ信号を出力する。
スタの消去状態を表す基準電位を発生させる。図8に示
す実施例2の動作フローを参照しながら本実施例の動作
を説明する。
信号が入力されると,カウンター初期化回路51は,カ
ウンター回路52のカウント値Iを“1”に設定すると
共に分周回路54b〜54iに予め定められた消去パル
ス時間T(I)を設定する。
ロック発生回路54a,各分周回路54b〜54iの中
から消去繰り返し回数Iに対応する消去パルス時間T
(I)を持つものを選択して,消去パルス発生回路55
へ送る。
(I)の消去パルスを発生させてセル56中のメモリト
ランジスタに印加する。 センスアンプ57が,セル
56中のメモリトランジスタのゲート電位をセンスす
る。ベリファイ回路58は,基準電位発生回路59が発
生する基準電位と比較することによりデータの消去状態
をベリファイする。その結果,データ消去が充分であれ
ば,消去動作ストップを出力して消去動作を終了する。
データ消去が充分でない場合には,の処理に進む。
をインクリメントしてI=I+1とした後,の処理に
戻る。例えば,クロック選択制御回路53が,基本クロ
ック発生回路54aおよび6個の分周回路54b〜54
gを持つ場合を考える。この場合,消去パルス時間T
(I)は,図6の右側に示すように,“T(1)=1m
s”,“T(2)=2ms”,“T(3)=7ms”,
“T(4)=20ms”,“T(5)=70ms”,
“T(6)=200ms”,“T(7)=700ms”
となる。したがって,消去動作の繰り返し回数Iに対し
て,I=1の場合には1ms,I=2の場合には3m
s,I=3の場合には10ms,I=4の場合には30
ms,I=5の場合には100ms,I=6の場合には
300ms,I=7の場合には1000msとなる。
る時間が300msであるとする。従来例では,消去パ
ルス時間TPW=1msに固定されているので,消去動
作の繰り返し回数I=300回となり,ベリファイ動作
も300回となる。これに対して,本発明では,消去動
作の繰り返し回数I=6回でデータ消去が完了すること
となる。したがって,ベリファイ動作も6回で済む。
置のデータ消去にあたり,メモリトランジスタの消去特
性に合わせて消去パルス印加の繰り返し回数を変化させ
ることができるので,ベリファイの回数を減少させて消
去動作に必要な時間を短縮させることが可能になる。
との切り替えに要する時間の節約が可能となるので,消
去開始から消去終了までの時間を短縮させることができ
る。
図である。
Claims (5)
- 【請求項1】 メモリトランジスタからなるセルを備
え,電気的にデータを消去することが可能な不揮発性半
導体記憶装置において, セルのデータを消去するための消去パルスを発生する消
去パルス発生手段と, セルのデータを消去されたか否かを判定し,消去されて
いないときには消去動作継続信号を発生させるデータ消
去判定手段と, 前記データ消去判定の都度、上記消去動作継続信号に基
づいて消去パルスのパルス数あるいはパルス幅を変更し
て再設定し,上記消去パルス発生手段を制御する消去パ
ルス制御手段を備えたことを特徴とする不揮発性半導体
記憶装置。 - 【請求項2】 メモリトランジスタからなるセルを備
え,電気的にデータを消去することが可能な不揮発性半
導体記憶装置のデータ消去方法において, 所定のパルス数あるいはパルス幅を持つ消去パルスをセ
ルに印加し,セルのデータが消去されたか否かを判定
し,消去されていないときには上記消去パルスのパルス
数あるいはパルス幅を変更して再びセルに印加する工程
を,セルのデータが消去されるまで繰り返すことを特徴
とする不揮発性半導体記憶装置のデータ消去方法。 - 【請求項3】 浮遊ゲート,制御ゲート,ソース,およ
びドレインを有するメモリトランジスタから成るセル
(4)を備え,電気的にデータの書き換えおよび消去が
可能な不揮発性半導体記憶装置において, セル(4)のデータ消去動作を制御する消去動作制御回
路(1),消去パルス発生回路が発生する累積消去パル
ス幅を制御する消去パルス幅制御回路(2),セル
(4)のデータを消去する消去パルスを発生する消去パ
ルス発生回路(3),およびセル(4)の消去状態を確
認するベリファイ回路(5)を設け, 消去動作制御回路(1)は,消去動作信号を受けると消
去パルス幅制御回路(2)を起動し, 消去パルス幅制御回路(2)は,基本パルスを1個発生
して消去パルス発生回路(3)に通知し, 消去パルス発生回路(3)は,基本パルスに対応する消
去パルスを発生してセル(4)に印加し, ベリファイ回路(5)は,セル(4)の消去が規定の値
を満たすか否かを判定し,セル(4)の消去が規定の値
を満たさない場合には消去動作継続信号を出力し,セル
(4)の消去が規定の値を満たす場合には消去動作停止
信号を出力し, 消去動作継続信号を受信した消去動作制御回路(1)
は,消去パルス幅制御回路(2)が次の動作に移るよう
に制御し, 消去パルス幅制御回路(2)は,基本パルスを所定個数
発生するか,または基本パルスより幅の広いパルスを発
生して消去パルス発生回路(3)に通知し, 消去パルス発生回路(3)は,消去パルス幅制御回路
(2)から受けたパルスに対応する消去パルスを発生し
てセル(4)に印加し, 以後,ベリファイ回路(5)が消去動作停止信号を出力
するまで,前記の動作を繰り返すことを特徴とする不揮
発性半導体記憶装置。 - 【請求項4】 浮遊ゲート,制御ゲート,ソース,およ
びドレインを有するメモリトランジスタを備え,電気的
にデータの書き換えおよび消去が可能な不揮発性半導体
記憶装置において, カウンター回路(11),カウンター選択回路(1
2),複数個のカウンター(13a〜13i),基本ク
ロック発生回路(14),消去パルス発生回路(1
5),セル(16),センスアンプ(17),ベリファ
イ回路(18),および基準電位発生回路(19)を設
け, 各カウンター(13a〜13i)には,消去動作の繰り
返し回数が予め設定されており, カウンター回路(11)は,消去動作信号を受けると,
カウンター選択回路(12)を起動し, カウンター選択回路(12)は,第1のカウンター(1
3a)を選択して,それが保持しているカウント値を基
本クロック発生回路(14)に渡し, 基本クロック発生回路(14)は,所定の時間幅の基本
クロックをカウンター選択回路(12)から受け取った
カウント値の数だけ発生させて消去パルス発生回路(1
5)に渡し, 消去パルス発生回路(15)は,所定の時間幅の消去パ
ルスを基本クロック発生回路(14)から受け取った基
本クロックの数だけ発生させてセル(16)中のメモリ
トランジスタに印加し, センスアンプ(17)は,セル(16)中のメモリトラ
ンジスタのゲート電位をセンスし, ベリファイ回路(18)は,センスアンプ(17)がセ
ンスしたセル(16)中のメモリトランジスタのゲート
電位と基準電位発生回路(19)が発生するメモリトラ
ンジスタの消去状態を表す基準電位とを比較し,前者の
電位が後者の電位よりも高い場合にはカウンターインク
リメント信号を出力し,前者の電位と後者の電位とが等
しいか低い場合には消去動作ストップ信号を出力し, カウンターインクリメント信号を受信したカウンター回
路(11)は,自身のカウント値を+1してカウンター
選択回路(12)に通知し, カウンター選択回路(12)は,第2のカウンター(1
3b)を選択して,それが保持しているカウント値を基
本クロック発生回路(14)に渡し, 以後,ベリファイ回路(18)が消去動作ストップ信号
を出力するまで前記の動作を繰り返すことを特徴とする
不揮発性半導体記憶装置。 - 【請求項5】 浮遊ゲート,制御ゲート,ソース,およ
びドレインを有するメモリトランジスタを備え,電気的
にデータの書き換えおよび消去が可能な不揮発性半導体
記憶装置において, カウンター回路(21),クロック選択回路(22),
基本クロック発生回路(23a),複数個の分周回路
(23b〜23i),消去パルス発生回路(24),セ
ル(25),センスアンプ(26),ベリファイ回路
(27),および基準電位発生回路(28)を設け, 基本クロック発生回路(23a)は,所定の時間幅の基
本クロックを発生し, 各分周回路(23b〜23i)は,基本クロックを予め
設定された時間幅に分周したクロックを発生し, カウンター回路(21)は,消去動作信号を受けると,
クロック選択回路(22)を起動し, クロック選択回路(22)は,第1の分周回路(23
b)を選択し,それが発生するクロックを消去パルス発
生回路(24)へ送り, 消去パルス発生回路(24)は,クロック選択回路(2
2)から受け取ったクロックの時間幅の消去パルスを発
生させてセル(25)中のメモリトランジスタに印加
し, センスアンプ(26)は,セル(25)中のメモリトラ
ンジスタのゲート電位をセンスし, ベリファイ回路(27)は,センスアンプ(26)がセ
ンスしたセル(25)中のメモリトランジスタのゲート
電位と基準電位発生回路(28)が発生するメモリトラ
ンジスタの消去状態を表す基準電位とを比較し,前者の
電位が後者の電位よりも高い場合にはカウンターインク
リメント信号を出力し,前者の電位と後者の電位とが等
しいか低い場合には消去動作ストップ信号を出力し, カウンターインクリメント信号を受信したカウンター回
路(21)は,自身のカウント値を+1してクロック選
択回路(22)に通知し, クロック選択回路(22)は,第2の分周回路(23
c)を選択して,それが発生させるクロックを消去パル
ス発生回路(24)に渡し, 以後,ペリファイ回路(27)が消去動作ストップ信号
を出力するまで前記の動作を繰り返すことを特徴とする
不揮発性半導体記憶装置。
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---|---|---|---|
JP21174391A JP3248928B2 (ja) | 1991-08-23 | 1991-08-23 | 不揮発性半導体記憶装置およびデータ消去方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21174391A JP3248928B2 (ja) | 1991-08-23 | 1991-08-23 | 不揮発性半導体記憶装置およびデータ消去方法 |
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Publication Number | Publication Date |
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JPH0554683A JPH0554683A (ja) | 1993-03-05 |
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ID=16610854
Family Applications (1)
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JP21174391A Expired - Fee Related JP3248928B2 (ja) | 1991-08-23 | 1991-08-23 | 不揮発性半導体記憶装置およびデータ消去方法 |
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JP2806326B2 (ja) * | 1995-09-27 | 1998-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の書込み・消去方法 |
JP3184082B2 (ja) * | 1995-11-24 | 2001-07-09 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1991
- 1991-08-23 JP JP21174391A patent/JP3248928B2/ja not_active Expired - Fee Related
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