JPH0554683A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 浮遊ゲート，制御ゲート，ソース，およびド
レインを有するメモリトランジスタから成るセルを備え
電気的にデータの書き換え／消去が可能な不揮発性半導
体記憶装置に関し，メモリトランジスタの消去特性に合
わせて消去動作を変化させ，ベリファイの回数を減少さ
せて消去動作に必要な時間を短縮させる。 【構成】 セル４のデータ消去動作を制御する消去動作
制御回路１，消去パルス発生回路が発生する累積消去パ
ルス幅を制御する消去パルス幅制御回路２，セル４のデ
ータを消去する消去パルスを発生する消去パルス発生回
路３，およびセル４の消去状態を確認するベリファイ回
路５を設ける。セル４のデータ消去は，消去パルス幅制
御回路２が発生するパルスに基づいて，消去パルス発生
回路３が発生する消去パルスを，ベリファイ回路５が消
去が規定の値を満たすと判定するまで，繰り返しセル４
に印加することにより行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，不揮発性半導体記憶装
置，特に浮遊ゲートと制御ゲートとを備えたＥＥＰＲＯ
Ｍ，フラッシュ型ＥＰＲＯＭ，フラッシュ型ＥＥＰＲＯ
Ｍ等の不揮発性半導体記憶装置に関する。

【０００２】近年，不揮発性半導体記憶装置は記憶状態
を保持するのに電源を必要とせず，低消費電力でかつ高
集積化が可能であるという利点から，磁気記憶装置など
のコンピュータの外部記憶装置を置き換えるものとして
注目されている。

【０００３】

【従来の技術】ＥＥＰＲＯＭ，フラッシュ型ＥＰＲＯ
Ｍ，フラッシュ型ＥＥＰＲＯＭなどの電気的に書き換え
・消去が可能な不揮発性半導体記憶装置において，消去
時に，フローティングゲートに蓄積された電荷を制御性
良く抜くために種々の工夫がなされている。

【０００４】フラッシュ型ＥＰＲＯＭやフラッシュ型Ｅ
ＥＰＲＯＭでＮＯＲ型のものはメモリセルに選択トラン
ジスタを持たないので，メモリトランジスタの過剰消去
に起因する読み出しエラーや書き込みエラーを防ぐため
に，消去時の工夫が特に重要である。

【０００５】以上の観点から，従来次の方法が採られて
いた。すなわち，不揮発性半導体記憶装置の外部または
内部に，ある一定時間幅の消去電圧パルスをメモリトラ
ンジスタに印加する消去動作を行い，メモリトランジス
タのデータ消去をベリファイ（ｖｅｒｉｆｙ）し，デー
タ消去が不充分な場合，データ消去がベリファイされる
までデータ消去動作およびベリファイ動作を繰り返して
行い，データの消去がベリファイされた時点で消去動作
を停止するアルゴリズムを持った回路を設ける方法であ
る。

【０００６】

【発明が解決しようとする課題】従来採られていた方法
には，データ消去を制御性良く行うために，一回ごとの
消去パルス印加時間をメモリトランジスタに最終的に印
加される消去電圧印加時間よりも充分短くする必要があ
るので，消去パルスを印加する繰り返し回数が多くな
り，ベリファイにかかる時間，消去動作モードとベリフ
ァイモードとの切り替えに要する時間が無視できないほ
どになる，という問題があった。

【０００７】また，内部に前記のアルゴリズムを持った
回路を形成できない場合，不揮発性半導体記憶装置の外
部に前記のアルゴリズムを持った回路を形成しなければ
ならない，という問題もあった。

【０００８】本発明は，これらの問題点を解決して，メ
モリトランジスタの消去特性に合わせて消去パルス印加
の繰り返し回数を変化させることにより，ベリファイの
回数を減少させて消去動作に必要な時間を短縮させるこ
とのできる不揮発性半導体記憶装置を提供することを目
的とする。

【０００９】

【課題を解決するための手段】

（本発明の原理）図１は本発明の原理を示す図である。

【００１０】同図において，１は消去動作制御回路，２
は消去パルス幅制御回路，３は消去パルス発生回路，４
はセル，５はベリファイ回路である。消去動作制御回路
１は，セルのデータ消去動作を制御する。

【００１１】消去パルス幅制御回路２は，消去パルス発
生回路３が発生する累積消去パルス幅を制御する。消去
パルス発生回路３は，セルのデータを消去する消去パル
スを発生する。

【００１２】ベリファイ回路５は，セルの消去状態を確
認する。 （第１の構成）図２は本発明の基本構成（その１）を示
す図である。

【００１３】同図において，１１はカウンター回路，１
２はカウンター選択回路，１３ａ〜１３ｉはカウンタ
ー，１４は基本クロック発生回路，１５は消去パルス発
生回路，１６はセル，１７はセンスアンプ，１８はベリ
ファイ回路，１９は基準電位発生回路である。

【００１４】カウンター回路１１は，消去動作信号が入
力されるとカウンター選択回路１２を起動する。また，
ベリファイ回路１８が出力するカウンターインクリメン
ト信号を受信した場合，自身のカウント値を＋１する。

【００１５】カウンター選択回路１２は，カウンター１
３ａ〜１３ｉの中からカウンター回路１１から受け取っ
たカウント値に対応するカウンターを選択する。カウン
ター１３ａ〜１３ｉには，消去動作の繰り返し回数が予
め設定されている。

【００１６】基本クロック発生回路１４は，所定の時間
幅の基本クロックをカウンター選択回路１２から受け取
ったカウント値の数だけ発生させて消去パルス発生回路
１５に渡す。

【００１７】消去パルス発生回路１５は，所定の時間幅
の消去パルスを基本クロック発生回路１４から受け取っ
たカウント値の数だけ発生させてセル１６中のメモリト
ランジスタに印加する。

【００１８】セル１６は，フローティングゲート，コン
トロールゲート，ソース，およびドレインを有するメモ
リトランジスタによって構成される。センスアンプ１７
は，セル１６中のメモリトランジスタのゲート電位をセ
ンスする。

【００１９】ベリファイ回路１８は，センスアンプ１７
がセンスしたメモリトランジスタのゲート電位と基準電
位発生回路１９が発生する電位とを比較する。前者の電
位が後者の電位よりも高い場合にはカウンターインクリ
メント信号を出力し，前者の電位と後者の電位とが等し
いか低い場合には消去動作ストップ信号を出力する。

【００２０】基準電位発生回路１９は，メモリトランジ
スタの消去状態を表す基準電位を発生させる。 （第２の構成）図３は本発明の基本構成（その２）を示
す図である。

【００２１】同図において，２１はカウンター回路，２
２はクロック選択回路，２３ａは基本クロック発生回
路，２３ｂ〜２３ｉは分周回路，２４は消去パルス発生
回路，２５はセル，２６はセンスアンプ，２７はベリフ
ァイ回路，２８は基準電位発生回路である。

【００２２】カウンター回路２１は，消去動作信号が入
力されるとクロック選択回路２２を起動する。また，ベ
リファイ回路２７が出力するカウンターインクリメント
信号を受信した場合，自身のカウント値を＋１する。

【００２３】クロック選択回路２２は，基本クロック発
生回路２３ａ，および分周回路２３ｂ〜２３ｉの中から
カウンター回路２１から受け取ったカウント値に対応す
るものを選択する。

【００２４】基本クロック発生回路２３ａは，所定の時
間幅の基本クロックを発生させる。分周回路２３ｂ〜２
３ｉは，基本クロック発生回路２３ａが発生させる所定
の時間幅の基本クロックを予め定められた時間幅のクロ
ックに分周する。

【００２５】消去パルス発生回路２４は，クロック選択
回路２２から受け取った時間幅の消去パルスを発生させ
てセル２５中のメモリトランジスタに印加する。セル２
５は，フローティングゲート，コントロールゲート，ソ
ース，およびドレインを有するメモリトランジスタによ
って構成される。

【００２６】センスアンプ２６は，セル２５中のメモリ
トランジスタのゲート電位をセンスする。ベリファイ回
路２７は，センスアンプ２６がセンスしたメモリトラン
ジスタのゲート電位と基準電位発生回路２８が発生する
電位とを比較する。前者の電位が後者の電位よりも高い
場合にはカウンターインクリメント信号を出力し，前者
の電位と後者の電位とが等しいか低い場合には消去動作
ストップ信号を出力する。

【００２７】基準電位発生回路２８は，メモリトランジ
スタの消去状態を表す基準電位を発生させる。

【００２８】

【作用】

（本発明の原理）図４は，不揮発性半導体記憶装置を構
成するメモリトランジスタのしきい値電圧−消去パルス
時間特性の例を示す図である。同図から，実用領域にお
いて，メモリトランジスタのしきい値電圧とデータ消去
に必要な時間とは，ほぼ比例関係にあることがわかる。
本発明は，この点に着目してなされたものである。

【００２９】以下，図１を用いて，本発明の原理を説明
する。消去パルス幅制御回路２は，メモリトランジスタ
のしきい値電圧とデータ消去に必要な時間とに基づい
た，消去パルス発生のアルゴリズムを内蔵しており，こ
れによりセルのデータ消去が行われる。具体的には，次
の手順による。

【００３０】 消去動作信号を受けると消去動作制御
回路１は，消去パルス幅制御回路２を起動する。 消去パルス幅制御回路２は，基本パルスを１個発生
して消去パルス発生回路３に通知する。

【００３１】 消去パルス発生回路３は，基本パルス
に対応する消去パルスを発生してセル４に印加する。 ベリファイ回路５は，セル４の消去が規定の値を満
たすか否かを判定し，セル４の消去が規定の値を満たさ
ない場合には消去動作継続信号を出力し，セル４の消去
が規定の値を満たす場合には消去動作停止信号を出力す
る。

【００３２】 消去動作継続信号を受信した消去動作
制御回路１は，消去パルス幅制御回路２が次の動作に移
るように制御する。 消去パルス幅制御回路２は，基本パルスを所定個数
発生するか，または基本パルスより幅の広いパルスを発
生して消去パルス発生回路３に通知する。

【００３３】 消去パルス発生回路３は，消去パルス
幅制御回路２から受けたパルスに対応する消去パルスを
発生してセル４に印加する。 以後，ベリファイ回路５が消去動作停止信号を出力
するまで，前記の動作を繰り返す。

【００３４】（第１の構成）図２を用いて，第１の構成
の動作を説明する。カウンターが４個の場合を考える。
そして，カウンターＡ（１３ａ）には“１”，カウンタ
ーＢ（１３ｂ）には“２”，カウンターＣ（１３ｃ）に
は“７”，カウンターＤ（１３ｄ）には“２０”がそれ
ぞれ設定されているものとする。また，基本クロック発
生回路１４が発生させる基本クロックは，時間幅１ｍ
秒，間隔１ｍ秒とする。

【００３５】以上の前提の下に，消去に必要な消去時間
が１０ｍ秒のメモリトランジスタから構成されるセル１
６を消去するする場合について説明する。消去動作信号
がカウンター回路１１に入力されると，カウンター選択
回路１２を起動する。カウンター選択回路１２は，カウ
ンターＡ（１３ａ）を選択し，カウンターＡ（１３ａ）
が保持している“１”を基本クロック発生回路１４へ渡
す。基本クロック発生回路１４は，時間幅１ｍ秒，間隔
１ｍ秒の基本クロックを１個発生させて消去パルス発生
回路１５に渡す。消去パルス発生回路１５は，時間幅１
ｍ秒，間隔１ｍ秒の消去パルスを１個発生させてセル１
６中のメモリトランジスタに印加する。その後，センス
アンプ１７が，セル１６中のメモリトランジスタのゲー
ト電位をセンスする。ベリファイ回路１８は，データの
消去状態をベリファイする。その結果データ消去が不充
分であるので，カウンターインクリメント信号を出力す
る。

【００３６】カウンターインクリメント信号が，カウン
ター回路１１に入力されると，カウンター回路１１は，
自身のカウント値を＋１した後，カウンター選択回路１
２を起動する。カウンター選択回路１２は，カウンター
Ｂ（１３ｂ）を選択し，カウンターＢ（１３ｂ）が保持
している“２”を基本クロック発生回路１４へ渡す。基
本クロック発生回路１４は，時間幅１ｍ秒，間隔１ｍ秒
の基本クロックを２個発生させて消去パルス発生回路１
５に渡す。消去パルス発生回路１５は，時間幅１ｍ秒，
間隔１ｍ秒の消去パルスを２個発生させてセル１６中の
メモリトランジスタに印加する。その後，センスアンプ
１７が，セル１６中のメモリトランジスタのゲート電位
をセンスする。ベリファイ回路１８は，データの消去状
態をベリファイする。その結果，消去パルス印加の累計
時間は３ｍ秒となるが，データ消去が不充分であるの
で，カウンターインクリメント信号を出力する。

【００３７】カウンターインクリメント信号が，カウン
ター回路１１に入力されると，カウンター回路１１は，
自身のカウント値を＋１した後，カウンター選択回路１
２を起動する。カウンター選択回路１２は，カウンター
Ｃ（１３ｃ）を選択し，カウンターＣ（１３ｃ）が保持
している“７”を基本クロック発生回路１４へ渡す。基
本クロック発生回路１４は，時間幅１ｍ秒，間隔１ｍ秒
の基本クロックを７個発生させて消去パルス発生回路１
５に渡す。消去パルス発生回路１５は，時間幅１ｍ秒，
間隔１ｍ秒の消去パルスを７個発生させてセル１６中の
メモリトランジスタに印加する。その後，センスアンプ
１７が，セル１６中のメモリトランジスタのゲート電位
をセンスする。ベリファイ回路１８は，データの消去状
態をベリファイする。その結果，消去パルス印加の累計
時間は１０ｍ秒となり，データ消去は充分となるので，
消去動作ストップ信号を出力する。

【００３８】以上のように，本発明ではベリファイ動作
は３回で済む。これに対して，従来例では１０回のベリ
ファイ動作を必要とする。以上はメモリトランジスタの
データ消去に必要な消去時間が１０ｍ秒の場合であり，
データ消去に必要な消去時間が数１００ｍ秒の場合に
は，本発明は，従来例と比べて格段の優位さを持つこと
になる。

【００３９】（第２の構成）図３を用いて，第２の構成
の動作を説明する。分周回路が３個の場合を考える。そ
して，基本クロック発生回路２３ａが発生させる基本ク
ロックは，時間幅１ｍ秒，間隔１ｍ秒，分周回路Ｂ（２
３ｂ）が発生させるクロックは，時間幅２ｍ秒，間隔１
ｍ秒，分周回路Ｃ（２３ｃ）が発生させるクロックは，
時間幅７ｍ秒，間隔１ｍ秒，分周回路Ｄ（２３ｄ）が発
生させるクロックは，時間幅２０ｍ秒，間隔１ｍ秒にそ
れぞれ設定されているものとする。

【００４０】以上の前提の下に，消去に必要な消去時間
が１０ｍ秒のメモリトランジスタから構成されるセル１
６を消去する場合について説明する。消去動作信号がカ
ウンター回路２１に入力されると，クロック選択回路２
２を起動する。クロック選択回路２２は，基本クロック
発生回路２３ａを選択し，基本クロック発生回路２３ａ
が発生させる時間幅１ｍ秒の基本クロックを消去パルス
発生回路２４に渡す。消去パルス発生回路２４は，時間
幅１ｍ秒の消去パルスを発生させてセル２５中のメモリ
トランジスタに印加する。その後，センスアンプ２６
が，セル２５中のメモリトランジスタのゲート電位をセ
ンスする。ベリファイ回路２７は，データの消去状態を
ベリファイする。その結果データ消去が不充分であるの
で，カウンターインクリメント信号を出力する。

【００４１】カウンターインクリメント信号が，カウン
ター回路２１に入力されると，カウンター回路２１は，
自身のカウント値を＋１した後，クロック選択回路２２
を起動する。クロック選択回路２２は，分周回路Ｂ（２
３ｂ）を選択し，分周回路Ｂ（２３ｂ）が発生させる時
間幅２ｍ秒クロックを消去パルス発生回路２４に渡す。
消去パルス発生回路２４は，時間幅２ｍ秒の消去パルス
を発生させてセル２５中のメモリトランジスタに印加す
る。その後，センスアンプ２６が，セル２５中のメモリ
トランジスタのゲート電位をセンスする。ベリファイ回
路２７は，データの消去状態をベリファイする。その結
果，消去パルス印加の累計時間は３ｍ秒となるが，デー
タ消去が不充分であるので，カウンターインクリメント
信号を出力する。

【００４２】カウンターインクリメント信号が，カウン
ター回路２１に入力されると，カウンター回路２１は，
自身のカウント値を＋１した後，クロック選択回路２２
を起動する。カウンター選択回路２２は，分周回路Ｃ
（２３ｃ）を選択し，分周回路Ｃ（２３ｃ）が発生させ
る時間幅７ｍ秒クロックを消去パルス発生回路２４に渡
す。消去パルス発生回路２４は，時間幅７ｍ秒の消去パ
ルスを発生させてセル２５中のメモリトランジスタに印
加する。その後，センスアンプ２６が，セル２５中のメ
モリトランジスタのゲート電位をセンスする。ベリファ
イ回路２７は，データの消去状態をベリファイする。そ
の結果，消去パルス印加の累計時間は１０ｍ秒となり，
データ消去は充分となるので，消去動作ストップ信号を
出力する。

【００４３】以上のように，本発明ではベリファイ動作
は３回で済む。これに対して，従来例では１０回のベリ
ファイ動作を必要とする。以上はメモリトランジスタの
データ消去に必要な消去時間が１０ｍ秒の場合であり，
データ消去に必要な消去時間が数１００ｍ秒の場合に
は，本発明は，従来例と比べて格段の優位さを持つこと
になる。

【００４４】

【実施例】 （実施例１）図５は実施例１を示す図である。

【００４５】同図において，３１はカウンター初期化回
路，３２はカウンター回路，３３はカウンター選択回
路，３４ａ〜３４ｉはカウンターＡ〜Ｉ，３５は基本ク
ロック発生回路，３６は消去パルス発生回路，３７はセ
ル，３８はセンスアンプ，３９はベリファイ回路，４０
は基準電位発生回路，４１はベリファイ制御回路であ
る。

【００４６】カウンター初期化回路３１は，消去動作信
号が入力されるとカウンター回路３２のカウント値を初
期化すると共に各カウンター３４ａ〜３４ｉに予め定め
られた消去動作の繰り返し回数を設定する。

【００４７】カウンター回路３２は，カウンター選択回
路３３を起動する。また，ベリファイ回路３９が出力す
るカウンターインクリメント信号を受信した場合，自身
のカウント値を＋１する。

【００４８】カウンター選択回路３３は，カウンター３
４ａ〜３４ｉの中からカウンター回路３２から受け取っ
たカウント値に対応するカウンターを選択する。カウン
ター３４ａ〜３４ｉには，カウンター初期化回路３１に
消去動作信号が入力されると予め定められた消去動作の
繰り返し回数が設定される。消去動作の繰り返し回数が
予め設定されている。

【００４９】基本クロック発生回路３５は，所定の時間
幅の基本クロックをカウンター選択回路３３から受け取
ったカウント値の数だけ発生させて消去パルス発生回路
３６に渡す。

【００５０】消去パルス発生回路３６は，所定の時間幅
の消去パルスを基本クロック発生回路３５から受け取っ
た基本クロックの数だけ発生させてセル３７中のメモリ
トランジスタに印加する。

【００５１】セル３７は，フローティングゲート，コン
トロールゲート，ソース，およびドレインを有するメモ
リトランジスタによって構成される。センスアンプ３８
は，セル３７中のメモリトランジスタのゲート電位をセ
ンスする。

【００５２】ベリファイ回路３９は，センスアンプ３８
がセンスしたメモリトランジスタのゲート電位と基準電
位発生回路４０が発生する電位とを比較する。前者の電
位が後者の電位よりも高い場合にはカウンターインクリ
メント信号を出力し，前者の電位と後者の電位とが等し
いか低い場合には消去動作ストップ信号を出力する。

【００５３】基準電位発生回路４０は，メモリトランジ
スタの消去状態を表す基準電位を発生させる。ベリファ
イ制御回路４１は，ベリファイ回路３９の動作を制御す
る。

【００５４】図６に示す実施例１の動作フローを参照し
ながら本実施例の動作を説明する。 カウンター初期化回路３１に消去動作信号が入力さ
れると，カウンター初期化回路３１は，カウンター回路
３２のカウント値Ｉを“１”に設定すると共に各カウン
ターＡ〜Ｉ（３４ａ〜３４ｉ）に予め定められた消去動
作の繰り返し回数Ｎ（Ｉ）を設定する。

【００５５】 カウンター選択回路３３は，消去動作
の繰り返し回数ＮをＮ（Ｉ）に設定して，Ｎ（Ｉ）を保
持しているカウンターを選択する。 基本クロック発生回路３５が発生させる時間幅１ｍ
ｓの基本クロックに基づいて，消去パルス発生回路３６
が消去パルス時間ＴＰＷ＝１ｍｓの消去パルスを発生さ
せて，セル３７中のメモリトランジスタに印加する。

【００５６】 消去動作の繰り返し回数Ｎをインクリ
メントしてＮ＝Ｎ＋１とする。 消去動作の繰り返し回数Ｎとの処理で選択された
カウンターが保持する消去動作の繰り返し回数Ｎ（Ｉ）
とを比較する。Ｎ＞Ｎ（Ｉ）でない場合にはの処理に
戻り，Ｎ＞Ｎ（Ｉ）である場合にはの処理に進む。

【００５７】 センスアンプ３８が，セル３７中のメ
モリトランジスタのゲート電位をセンスする。ベリファ
イ回路３９は，基準電位発生回路４０が発生する基準電
位と比較することによりデータの消去状態をベリファイ
する。その結果，データ消去が充分であれば，消去動作
ストップ信号を出力して消去動作を終了する。データ消
去が充分でない場合には，の処理に進む。

【００５８】 カウンター回路３２は，カウント値Ｉ
をインクリメントしてＩ＝Ｉ＋１とした後，の処理に
戻る。 例えば，カウンターが７個の場合，図５の右側に示すよ
うに，カウンターＡ（３４ａ）に“Ｎ（１）＝１”，カ
ウンターＢ（３４ｂ）に“Ｎ（２）＝２”，カウンター
Ｃ（３４ｃ）に“Ｎ（３）＝７”，カウンターＤ（３４
ｄ）に“Ｎ（４）＝２０”，カウンターＥ（３４ｅ）に
“Ｎ（５）＝７０”，カウンターＦ（３４ｆ）に“Ｎ
（６）＝２００”，カウンターＧ（３４ｇ）に“Ｎ
（７）＝７００”をそれぞれ設定する場合を考える。メ
モリトランジスタに印加される合計の消去パルス時間
は，消去動作の繰り返し回数Ｉに対して，Ｉ＝１の場合
には１ｍｓ，Ｉ＝２の場合には３ｍｓ，Ｉ＝３の場合に
は１０ｍｓ，Ｉ＝４の場合には３０ｍｓ，Ｉ＝５の場合
には１００ｍｓ，Ｉ＝６の場合には３００ｍｓ，Ｉ＝７
の場合には１０００ｍｓとなる。

【００５９】今，メモリトランジスタ自体の消去にかか
る時間が３００ｍｓの場合を考える。従来例では，Ｎは
常に“１”，つまり消去パルス時間ＴＰＷ＝１ｍｓに固
定されているので，消去動作の繰り返し回数Ｉ＝３００
回となり，ベリファイ動作も３００回となる。これに対
して，本発明では，消去動作の繰り返し回数Ｉ＝６回で
データ消去が完了することとなる。したがって，ベリフ
ァイ動作も６回で済む。

【００６０】（実施例２）図７は本発明の実施例２を示
す図である。同図において，５１はカウンター初期化回
路，５２はカウンター回路，５３はクロック選択制御回
路，５４ａは基本クロック発生回路，５４ｂ〜５４ｉは
分周回路，５５は消去パルス発生回路，５６はセル，５
７はセンスアンプ，５８はベリファイ回路，５９は基準
電位発生回路である。

【００６１】カウンター初期化回路５１は，消去動作信
号が入力されるとカウンター回路５２のカウント値を初
期化すると共にクロック選択制御回路５３を起動する。
また，ベリファイ回路５８が出力するカウンターインク
リメント信号を受信した場合，自身のカウント値を＋１
する。

【００６２】クロック選択制御回路５３は，基本クロッ
ク発生回路５４ａ，および分周回路５４ｂ〜５４ｉの中
からカウンター回路５２から受け取ったカウント値に対
応するものを選択する。

【００６３】基本クロック発生回路５４ａは，所定の時
間幅の基本クロックを発生させる。分周回路５４ｂ〜５
４ｉは，基本クロック発生回路５４ａが発生させる所定
の時間幅の基本クロックを予め定められた時間幅のクロ
ックに分周する。

【００６４】消去パルス発生回路５５は，クロック選択
制御回路５３から受け取った時間幅の消去パルスを発生
させてセル５６中のメモリトランジスタに印加する。セ
ル５６は，フローティングゲート，コントロールゲー
ト，ソース，およびドレインを有するメモリトランジス
タによって構成される。

【００６５】センスアンプ５７は，セル５６中のメモリ
トランジスタのゲート電位をセンスする。ベリファイ回
路５８は，センスアンプ５７がセンスしたメモリトラン
ジスタのゲート電位と基準電位発生回路５９が発生する
電位とを比較して，データ消去が不充分の場合にはカウ
ンターインクリメント信号を出力し，データ消去が充分
の場合には消去動作ストップ信号を出力する。

【００６６】基準電位発生回路５９は，メモリトランジ
スタの消去状態を表す基準電位を発生させる。図８に示
す実施例２の動作フローを参照しながら本実施例の動作
を説明する。

【００６７】 カウンター初期化回路５１に消去動作
信号が入力されると，カウンター初期化回路５１は，カ
ウンター回路５２のカウント値Ｉを“１”に設定すると
共に分周回路５４ｂ〜５４ｉに予め定められた消去パル
ス時間Ｔ（Ｉ）を設定する。

【００６８】 クロック選択制御回路５３は，基本ク
ロック発生回路５４ａ，各分周回路５４ｂ〜５４ｉの中
から消去繰り返し回数Ｉに対応する消去パルス時間Ｔ
（Ｉ）を持つものを選択して，消去パルス発生回路５５
へ送る。

【００６９】消去パルス発生回路５５は，時間幅Ｔ
（Ｉ）の消去パルスを発生させてセル５６中のメモリト
ランジスタに印加する。 センスアンプ５７が，セル５６中のメモリトランジ
スタのゲート電位をセンスする。ベリファイ回路５８
は，基準電位発生回路５９が発生する基準電位と比較す
ることによりデータの消去状態をベリファイする。その
結果，データ消去が充分であれば，消去動作ストップを
出力して消去動作を終了する。データ消去が充分でない
場合には，の処理に進む。

【００７０】 カウンター回路５２は，カウント値Ｉ
をインクリメントしてＩ＝Ｉ＋１とした後，の処理に
戻る。 例えば，クロック選択制御回路５３が，基本クロック発
生回路５４ａおよび６個の分周回路５４ｂ〜５４ｇを持
つ場合を考える。この場合，消去パルス時間Ｔ（Ｉ）
は，図６の右側に示すように，“Ｔ（１）＝１ｍｓ”，
“Ｔ（２）＝２ｍｓ”，“Ｔ（３）＝７ｍｓ”，“Ｔ
（４）＝２０ｍｓ”，“Ｔ（５）＝７０ｍｓ”，“Ｔ
（６）＝２００ｍｓ”，“Ｔ（７）＝７００ｍｓ”とな
る。したがって，消去動作の繰り返し回数Ｉに対して，
Ｉ＝１の場合には１ｍｓ，Ｉ＝２の場合には３ｍｓ，Ｉ
＝３の場合には１０ｍｓ，Ｉ＝４の場合には３０ｍｓ，
Ｉ＝５の場合には１００ｍｓ，Ｉ＝６の場合には３００
ｍｓ，Ｉ＝７の場合には１０００ｍｓとなる。

【００７１】今，メモリトランジスタ自体の消去にかか
る時間が３００ｍｓであるとする。従来例では，消去パ
ルス時間ＴＰＷ＝１ｍｓに固定されているので，消去動
作の繰り返し回数Ｉ＝３００回となり，ベリファイ動作
も３００回となる。これに対して，本発明では，消去動
作の繰り返し回数Ｉ＝６回でデータ消去が完了すること
となる。したがって，ベリファイ動作も６回で済む。

【００７２】

【発明の効果】本発明によれば，不揮発性半導体記憶装
置のデータ消去にあたり，メモリトランジスタの消去特
性に合わせて消去パルス印加の繰り返し回数を変化させ
ることができるので，ベリファイの回数を減少させて消
去動作に必要な時間を短縮させることが可能になる。

【００７３】また，消去動作モードとベリファイモード
との切り替えに要する時間の節約が可能となるので，消
去開始から消去終了までの時間を短縮させることができ
る。

【図面の簡単な説明】

【図１】本発明の原理を示す図である。

【図２】本発明の基本構成（その１）を示す図である。

【図３】本発明の基本構成（その２）を示す図である。

【図４】しきい値電圧−消去パルス時間特性の例を示す
図である。

【図５】実施例１を示す図である。

【図６】実施例１の動作フローを示す図である。

【図７】実施例２を示す図である。

【図８】実施例２の動作フローを示す図である。

【符号の説明】 １ 消去動作制御回路 ２ 消去パルス幅制御回路 ３ 消去パルス発生回路 ４ セル ５ ベリファイ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲート，制御ゲート，ソース，およ
   びドレインを有するメモリトランジスタから成るセル
   （４）を備え，電気的にデータの書き換えおよび消去が
   可能な不揮発性半導体記憶装置において，セル（４）の
   データ消去動作を制御する消去動作制御回路（１），消
   去パルス発生回路が発生する累積消去パルス幅を制御す
   る消去パルス幅制御回路（２），セル（４）のデータを
   消去する消去パルスを発生する消去パルス発生回路
   （３），およびセル（４）の消去状態を確認するベリフ
   ァイ回路（５）を設け，消去動作制御回路（１）は，消
   去動作信号を受けると消去パルス幅制御回路（２）を起
   動し，消去パルス幅制御回路（２）は，基本パルスを１
   個発生して消去パルス発生回路（３）に通知し，消去パ
   ルス発生回路（３）は，基本パルスに対応する消去パル
   スを発生してセル（４）に印加し，ベリファイ回路
   （５）は，セル（４）の消去が規定の値を満たすか否か
   を判定し，セル（４）の消去が規定の値を満たさない場
   合には消去動作継続信号を出力し，セル（４）の消去が
   規定の値を満たす場合には消去動作停止信号を出力し，
   消去動作継続信号を受信した消去動作制御回路（１）
   は，消去パルス幅制御回路（２）が次の動作に移るよう
   に制御し，消去パルス幅制御回路（２）は，基本パルス
   を所定個数発生するか，または基本パルスより幅の広い
   パルスを発生して消去パルス発生回路（３）に通知し，
   消去パルス発生回路（３）は，消去パルス幅制御回路
   （２）から受けたパルスに対応する消去パルスを発生し
   てセル（４）に印加し，以後，ベリファイ回路（５）が
   消去動作停止信号を出力するまで，前記の動作を繰り返
   すことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 浮遊ゲート，制御ゲート，ソース，およ
   びドレインを有するメモリトランジスタを備え，電気的
   にデータの書き換えおよび消去が可能な不揮発性半導体
   記憶装置において，カウンター回路（１１），カウンタ
   ー選択回路（１２），複数個のカウンター（１３ａ〜１
   ３ｉ），基本クロック発生回路（１４），消去パルス発
   生回路（１５），セル（１６），センスアンプ（１
   ７），ベリファイ回路（１８），および基準電位発生回
   路（１９）を設け，各カウンター（１３ａ〜１３ｉ）に
   は，消去動作の繰り返し回数が予め設定されており，カ
   ウンター回路（１１）は，消去動作信号を受けると，カ
   ウンター選択回路（１２）を起動し，カウンター選択回
   路（１２）は，第１のカウンター（１３ａ）を選択し
   て，それが保持しているカウント値を基本クロック発生
   回路（１４）に渡し，基本クロック発生回路（１４）
   は，所定の時間幅の基本クロックをカウンター選択回路
   （１２）から受け取ったカウント値の数だけ発生させて
   消去パルス発生回路（１５）に渡し，消去パルス発生回
   路（１５）は，所定の時間幅の消去パルスを基本クロッ
   ク発生回路（１４）から受け取った基本クロックの数だ
   け発生させてセル（１６）中のメモリトランジスタに印
   加し，センスアンプ（１７）は，セル（１６）中のメモ
   リトランジスタのゲート電位をセンスし，ベリファイ回
   路（１８）は，センスアンプ（１７）がセンスしたセル
   （１６）中のメモリトランジスタのゲート電位と基準電
   位発生回路（１９）が発生するメモリトランジスタの消
   去状態を表す基準電位とを比較し，前者の電位が後者の
   電位よりも高い場合にはカウンターインクリメント信号
   を出力し，前者の電位と後者の電位とが等しいか低い場
   合には消去動作ストップ信号を出力し，カウンターイン
   クリメント信号を受信したカウンター回路（１１）は，
   自身のカウント値を＋１してカウンター選択回路（１
   ２）に通知し，カウンター選択回路（１２）は，第２の
   カウンター（１３ｂ）を選択して，それが保持している
   カウント値を基本クロック発生回路（１４）に渡し，以
   後，ベリファイ回路（１８）が消去動作ストップ信号を
   出力するまで前記の動作を繰り返すことを特徴とする不
   揮発性半導体記憶装置。
3. 【請求項３】 浮遊ゲート，制御ゲート，ソース，およ
   びドレインを有するメモリトランジスタを備え，電気的
   にデータの書き換えおよび消去が可能な不揮発性半導体
   記憶装置において，カウンター回路（２１），クロック
   選択回路（２２），基本クロック発生回路（２３ａ），
   複数個の分周回路（２３ｂ〜２３ｉ），消去パルス発生
   回路（２４），セル（２５），センスアンプ（２６），
   ベリファイ回路（２７），および基準電位発生回路（２
   ８）を設け，基本クロック発生回路（２３ａ）は，所定
   の時間幅の基本クロックを発生し，各分周回路（２３ｂ
   〜２３ｉ）は，基本クロックを予め設定された時間幅に
   分周したクロックを発生し，カウンター回路（２１）
   は，消去動作信号を受けると，クロック選択回路（２
   ２）を起動し，クロック選択回路（２２）は，第１の分
   周回路（２３ｂ）を選択し，それが発生するクロックを
   消去パルス発生回路（２４）へ送り，消去パルス発生回
   路（２４）は，クロック選択回路（２２）から受け取っ
   たクロックの時間幅の消去パルスを発生させてセル（２
   ５）中のメモリトランジスタに印加し，センスアンプ
   （２６）は，セル（２５）中のメモリトランジスタのゲ
   ート電位をセンスし，ベリファイ回路（２７）は，セン
   スアンプ（２６）がセンスしたセル（２５）中のメモリ
   トランジスタのゲート電位と基準電位発生回路（２８）
   が発生するメモリトランジスタの消去状態を表す基準電
   位とを比較し，前者の電位が後者の電位よりも高い場合
   にはカウンターインクリメント信号を出力し，前者の電
   位と後者の電位とが等しいか低い場合には消去動作スト
   ップ信号を出力し，カウンターインクリメント信号を受
   信したカウンター回路（２１）は，自身のカウント値を
   ＋１してクロック選択回路（２２）に通知し，クロック
   選択回路（２２）は，第２の分周回路（２３ｃ）を選択
   して，それが発生させるクロックを消去パルス発生回路
   （２４）に渡し，以後，ベリファイ回路（２７）が消去
   動作ストップ信号を出力するまで前記の動作を繰り返す
   ことを特徴とする不揮発性半導体記憶装置。