JP2009070542A - フラッシュメモリ装置及び動作方法 - Google Patents

Abstract

【課題】サイクリング累積回数の増加によりしきい値電圧が目標電圧と異なるレベルに変更されても、リード動作の信頼性を向上されて誤動作を防止すること。
【解決手段】多数のビットラインにそれぞれ連結されたストリングを含むメインセルアレイと、ＩＳＰＥ方式の消去動作の間に行われたメモリセルの消去回数を格納するフラッグセルが含まれたフラッグセルアレイと、ビットラインとそれぞれ連結される頁バッファと、メインセルアレイとフラッグセルアレイにプログラム/消去/リード動作に必要な電圧を供給するための動作電圧発生器、及びフラッグセルに格納された消去回数によりメモリセルのターンオン/ターンオフ状態を判断する基準電流値が変わるようにビットラインに流れる電流の量を調節するためのビットライン電流制御部を含む。
【選択図】図２

Description

本発明は、フラッシュメモリ装置及び動作方法{Apparatus for flash memory device and operating method thereof}に関するものであり、動作回数が累積することにより変更される動作特性を補償し得るフラッシュメモリ装置及び動作方法に関するものである。

メモリ素子のうち、非揮発性メモリ素子は電源の供給が中断されても格納されたデータが消去されない特性がある。代表的な非揮発性メモリ素子としてフラッシュメモリ素子がある。フラッシュメモリ素子は、メモリセルアレイの構造により、大きくノアフラッシュメモリ素子とナンドフラッシュメモリ素子に区分することができる。フラッシュメモリセルのゲートは、トンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートを含む構造からなる。

このようなフラッシュメモリ素子（特に、ナンドフラッシュメモリ素子）は、F-Nトンネリングを通じてプログラム動作及び消去動作がなされる。プログラム動作によりフローティングゲートに電子が蓄積され、消去動作によりフローティングゲートに蓄積された電子が基板に放出される。そして、リード動作時にフローティングゲートに蓄積された電子の量により変わるメモリセルのしきい値電圧を検出し、検出されたしきい値電圧のレベルでデータを読み出す。

上記動作の実施回数（即ち、サイクリング回数）が増加して累積するほどプログラム状態（または消去状態）のメモリセルのしきい値電圧が変わる。

図１は、フラッシュメモリ素子のサイクリング回数によるしきい値電圧変化を現わす特性グラフである。

図１に示すように、サイクリング回数が増加するにつれて同一の条件でプログラム動作が実施されても、メモリセルのしきい値電圧が次第に高くなる。消去動作でもしきい値電圧の高くなる現象は同様に発生される。サイクリング回数が増加するにつれてトンネル絶縁膜に電子がトラップされ、プログラム動作に影響を及ぼすことが一つの要因となり得る。

このように、同一のプログラム動作条件でしきい値電圧が変化されれば、リード動作時にメモリセルに格納されたデータが正常に読み出されず、誤動作が発生することがある。

本発明が提示するフラッシュメモリ装置及び動作方法は、プログラム動作、消去動作またはリード動作が行われた累積回数（サイクリング累積回数）により、リード動作時に印加される電圧条件（または電流条件）を異なって調節することにより、プログラム動作（または消去動作）が正常に行われたにも拘わらず、サイクリング累積回数の増加によりしきい値電圧が目標電圧と異なるレベルに変更されても、リード動作の信頼性を向上されて誤動作を防止することができる。

本発明の実施例によるフラッシュメモリ装置は、多数のビットラインにそれぞれ連結されたストリングを含むメインセルアレイと、ＩＳＰＥ方式の消去動作の間に行われたメモリセルの消去回数を格納するフラッグセルが含まれたフラッグセルアレイと、ビットラインとそれぞれ連結される頁バッファと、メインセルアレイとフラッグセルアレイにプログラム/消去/リード動作に必要な電圧を供給するための動作電圧発生器、及びフラッグセルに格納された消去回数によりメモリセルのターンオン/ターンオフ状態を判断する基準電流値が変わるようにビットラインに流れる電流の量を調節するためのビットライン電流制御部を含む。

上記において、ビットライン電流制御部は、消去回数により頁バッファ内部の感知ノードとビットラインとの間に接続されたスイチング素子がターンオンされる程度を制御し、ビットラインに流れる電流の量を調節する。

ビットライン電流制御部は、消去回数が多いほど基準電流値が小さくなるように、スイチング素子がターンオンされる程度を制御する。

本発明の第１実施例によるフラッシュメモリ装置の動作方法は、消去電圧を印加してメモリセルの消去動作を行う段階と、メモリセルのしきい値電圧と目標電圧を比較する段階と、しきい値電圧が目標電圧より高ければ、消去電圧のレベルを上昇させてメモリセルの消去動作を再実施する段階、及びしきい値電圧が目標電圧より低ければ消去動作の回数を格納する段階を含む。

上記において、消去動作の回数はフラッグセルに格納されることができる。

本発明の第２実施例によるフラッシュメモリ装置の動作方法は、メインセルアレイとフラッグセルアレイを含むメモリセルブロックの消去動作を行う段階と、メインセルアレイに含まれたメモリセルのしきい値電圧と目標電圧を比較する段階と、しきい値電圧が目標電圧より高ければ消去電圧のレベルを上昇させてメモリセルブロックの消去動作を再実施する段階、及びしきい値電圧が目標電圧より低ければ消去動作の回数を格納する段階を含む。

上記において、消去動作の回数は、フラッグセルアレイに含まれたフラッグセルに格納されることができる。

消去動作を行った後、消去動作の回数を増加させる段階をさらに含む。

本発明の第３実施例によるフラッシュメモリ装置の動作方法は、ＩＳＰＥ（Increasement Step Pulse Erase）方式でメモリセルブロックの消去動作を行う段階と、消去動作間行われたメモリセルブロックの消去回数を格納する段階と、消去回数によりリード動作またはプログラム検証動作時に選択されたワードラインに印加される電圧のレベルを調節する段階、及び選択されたワードラインに電圧を印加してリード動作またはプログラム検証動作を行う段階を含む。

上記において、電圧のレベルは、消去回数が多いほど高くなる。

本発明の第４実施例によるフラッシュメモリ装置の動作方法は、ＩＳＰＥ（Increasement Step Pulse Erase）方式でメモリセルブロックの消去動作を行う段階と、消去動作の間に行われたメモリセルブロックの消去回数を格納する段階と、消去回数によりリード動作またはプログラム検証動作時にメモリセルのターンオン/ターンオフを判断するための基準電流の値を設定する段階、及びメモリセルのワードラインに電圧を印加してメモリセルに流れる電流の量と基準電流の値を比較してリード動作またはプログラム検証動作を行う段階を含む。

上記において、基準電流の値は消去回数が多いほど低くなる。基準電流の値は、ビットラインに流れる電流の量を調節して設定し、ビットラインに流れる電流の量は頁バッファの感知ノードとビットラインとの間に接続されたスイチング素子がターンオンされる程度により変わる。

メモリセルブロックは、メインセルアレイ及びフラッグセルアレイを含み、消去回数はフラッグセルアレイに含まれたフラッグセルに格納されることができる。

消去動作を行った後、消去回数を増加させる段階をさらに含む。

本発明は、サイクリング累積回数が増加してメモリセルのプログラム特性または消去特定が変わってもサイクリング累積回数により、リード動作時に印加される動作電圧（または電流）を調節してリード動作の正確度を高めることにより、誤動作を防止することができる。

以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。

図２は、本発明の実施例によるフラッシュメモリ装置を説明するための回路図である。

図２に示すように、本発明の実施例によるフラッシュメモリ装置は、多数のメモリセルブロックＭＢ（便宜上、一つだけ示される）を含むメモリセルアレイ、頁バッファ部ＰＢ、動作電圧発生器２１０、制御部２２０、ビットライン電流制御部２３０及びデータ入出力回路２４０を含む。

メモリセルアレイは、多数のメモリセルブロックＭＢを含む。メモリセルブロックＭＢは、メインセルアレイＭＣＡ及びフラッグセルアレイＦＣＡを含む。メインセルアレイＭＣＡ及びフラッグセルアレイＦＣＡはストリング数（即ち、メモリセルの数）だけ相違し、全体的な構造は同一である。具体的に説明すれば、メインセルアレイＭＣＡは、多数のストリングを含む。ストリングは、ドレーンセレクトトランジスタＤＳＴ、多数のメモリセルＣ０〜Ｃｎ（ｎは整数）及びソースセレクトトランジスタＳＳＴが直列で連結された構造からなる。ドレーンセレクトトランジスタＤＳＴのドレーンは、ビットライン（第１のビットライン）ＢＬｍと連結され、ソースセレクトトランジスタＳＳＴのソースは、共通ソースラインＣＳＬと連結される。それぞれのストリングに含まれたドレーンセレクトトランジスタＤＳＴのゲートが互いに連結されてドレーンセレクトラインＤＳＬとなり、ソースセレクトトランジスタＳＳＴのゲートが連結されてソースセレクトラインＳＳＬとなり、メモリセルのゲートが連結されてワードラインＷＬ０〜ＷＬｎとなる。フラッグセルアレイＦＣＡでは、ドレーンセレクトトランジスタＤＳＴとソースセレクトトランジスタＳＳＴとの間に直列で連結されたメモリセルがフラッグセルＦＣ０〜ＦＣｎとして用いられる。フラッグセルの用途は、後述する。

頁バッファ部ＰＢは多数の頁バッファＭＰＢ及びＦＰＢを含む。ここで、頁バッファＭＰＢは、メインセルアレイＭＣＡに含まれたストリングとビットラインＢＬｍを通じて連結され、頁バッファＦＰＢはフラッグセルアレイＦＣＡに含まれたストリングとビットライン（第２のビットライン）ＢＬｆを通じて連結される。基本的に、頁バッファＭＰＢは、ビットライン選択信号ＶｓｅｌによりビットラインＢＬｍと感知ノードＳＯ１を連結する第１のスイチング素子Ｎ２０１、プリチャージ信号ＰＲＥＣＨｂにより感知ノードＳＯ１をプリチャージさせるための第２のスイチング素子Ｐ２０１、感知ノードＳＯ１の電位により動作する第３のスイチング素子Ｎ２０２、第３のスイチング素子Ｎ２０２の一端に連結されたラッチＬＡＴ１、第３のスイチング素子Ｎ２０２の他端に連結され、リード制御信号ＬＡＴＣＨにより動作する第４のスイチング素子Ｎ２０３を含む。

上記の頁バッファＭＰＢは、頁バッファが動作するのに必要な最小限の構成要素のみを示したものであり、動作速度を増加させるために、２個以上のラッチを含むこともできる。頁バッファの基本構成及び動作は、既に公知となった事項であるため、具体的な説明は省略する。

頁バッファＭＰＢ及びＦＰＢに含まれたラッチＬＡＴ１及びＬＡＴ２の出力端子はデータ入出力回路２４０で連結され、データ入出力回路２４０はラッチＬＡＴ１及びＬＡＴ２に格納されたデータを順次に出力するか、または外部から入力されるデータをラッチＬＡＴ１及びＬＡＴ２に伝達する。

動作電圧発生器２１０は、メモリセルの動作に必要な電圧を生成する。具体的に説明すれば、動作電圧発生器２１０は多数の動作電圧（例えば、Ｖｐｇｍ、Ｖｐａｓｓ、Ｖｖｆｙ、Ｖｇｎｄ、Ｖｄｓｌ、Ｖｓｓｌ、Ｖｗｅｌｌ）を生成してグローバルワードライン及びグローバルセレクトラインに出力し、ブロック選択部（図示せず）は、ブロック選択信号（図示せず）により上記動作電圧を選択されたメモリセルブロックＭＢに伝達する。

制御部２２０は、メモリセルの動作により動作電圧発生器２１０がプログラム動作、消去動作またはリード動作に必要な電圧を出力するように動作電圧発生器２１０を制御する。また、制御部２２０は、ＩＳＰＥ（Increasement Step Pulse Erase）方式でメモリセルの消去動作を行う過程でメモリセルブロックＭＢが形成されたウェル領域に消去電圧Ｖｗｅｌｌが何回印加されたかをカウントする。即ち、ＩＳＰＥ方式の消去動作で行われた消去回数をカウントする。具体的に説明すれば、ＩＳＰＥ方式の消去動作は、ウェルに陽電圧を印加して選択されたメモリセルブロックのメモリセルを消去した後、メモリセルのしきい値電圧が目標電圧まで低くなったかを検証する。万が一、メモリセルのしきい値電圧が目標電圧まで低くなっていなければ、より高いレベルの陽電圧をウェルに印加してメモリセルを再び消去し、メモリセルのしきい値電圧レベルを検出する。このように、ＩＳＰＥ方式の消去動作ではウェルに陽電圧が数回印加されることができるが、ＩＳＰＥ方式の消去動作の間にウェルに陽電圧が印加された回数（消去回数）を制御部（消去パルスカウンター）２２０がカウントする。

消去回数は、メモリセルブロックＭＢのフラッグセルＦＣ０〜ＦＣｎのうちの一部のフラッグセルに格納される。ＩＳＰＥ方式の消去動作内で行われた消去回数によりメモリセルの動作特性（特に、サイクリング特性）を把握することができ、フラッグセルに格納された陽電圧の印加回数によりメモリセルのリード動作が変わる。即ち、消去回数を格納することは、メモリセルのサイクリング特性を把握し、これを格納する一つの実施例となる。これらは皆、制御部２２０により制御される。具体的な動作は後述する。

ビットライン電流制御部２３０は制御部２２０により制御され、メモリセルのリード動作時、フラッグセルに格納されたサイクリング特性（即ち、消去回数）によりメモリセルのターンオン/ターンオフを判断するための基準電流（図５のＩｔｒｉｐ１またはＩｔｒｉｐ２）の値を調節する。具体例として説明すれば、ビットライン電流制御部２３０は、サイクリング特性により頁バッファＭＰＢの感知ノードＳＯとビットラインＢＬｍとの間に接続されたスイチング素子Ｎ２０１に電流制御信号（ビットライン選択信号）Ｖｓｅｌを出力し、スイチング素子Ｎ２０１は、電流制御信号Ｖｓｅｌによりターンオン位が調節されてビットラインＢＬｍに流れる電流Ｉｔｒｉｐ量が調節される。ビットラインＢＬｍに流れる電流Ｉｔｒｉｐ量が調節されることにより、リード動作やプログラム検証動作時にメモリセルのターンオン/ターンオフを判断するための基準電流（図５のＩｔｒｉｐ１またはＩｔｒｉｐ２）の値を変更することができる。具体的には、ビットラインに流れる電流Ｉｔｒｉｐの羊を減少させれば、基準電流の値を低くすることができる。

上記の構造からなるフラッシュメモリ装置を用いたメモリ素子の動作方法を説明すれば、次の通りである。

図３及び図４は、本発明の実施例によるメモリ素子の動作方法を説明するための流れ図である。

図２及び図３に示すように、本発明は、ＩＳＰＥ方式の消去動作を通じてメモリセルのサイクリング特性を把握して格納し、これを格納する。サイクリング特性は、消去動作とリード動作の実施回数が累積するほど図１のように、メモリセルのしきい値電圧特性が変わるようになる。本発明では、ＩＳＰＥ方式の消去動作においてメモリセルのしきい値電圧を目標電圧まで低くするために、何回のメモリセルの消去が行われたかどうかをカウント（即ち、陽電圧の印加回数をカウント）と、それにより、リード動作時に印加される電圧条件を調節する。より具体的に説明すれば、次の通りである。

まず、消去命令信号が入力されれば、アドレス信号により多数のメモリセルブロックのうちの一つのブロックが選択され、選択されたメモリセルブロックＭＢに対するＩＳＰＥ方式の消去動作が行われる。メモリセルブロックには、しきい値電圧が０Ｖより低いメモリセルと０Ｖより高いメモリセルが含まれている。しきい値電圧が０Ｖより低いメモリセルのうち、しきい値電圧が非常に低いメモリセルが存在する場合、消去動作を行えば、しきい値電圧がさらに低くなることができる。従って、しきい値電圧が０Ｖより激しく低いメモリセルのしきい値電圧を上昇させるために、プリプログラム動作を行うことができる（３１０）。

プリプログラム動作は、一般的なプログラム動作で印加されるプログラム電圧より低いレベルのプログラム電圧がワードラインに印加されるのを除いては、一般的なプログラム動作と同様に行うことができる。

次いで、選択されたメモリセルブロックＭＢに含まれたメモリセルの第１の消去動作を行う（３２０）。

この時、メモリセルブロックＭＢのバルク（例えば、Ｐウェル）には、１５Ｖの消去電圧Ｖｗｅｌｌが印加される。第１の消去動作を行った後、メモリセルのしきい値電圧が目標電圧まで低くなったかどうかを検出する消去検証を行う（３３０）。

メモリセルのしきい値電圧を目標電圧と比較してしきい値電圧が目標電圧まで低くなれば、ＩＳＰＥ方式の消去動作は終了する。そうでない場合、消去電圧Ｖｗｅｌｌを上昇させてメモリセルの消去動作を再実施するが、具体的に説明すれば、次の通りである。

消去検証動作においてメモリセルのしきい値電圧が目標電圧まで低くならなければ、消去回数をカウントするために消去回数を増加させる。即ち、消去回数を初期値である‘１’から‘２’に増加させる。ＩＳＰＥ方式の消去動作において消去回数は制御部２２０内に含まれた臨時格納手段（例えば、レジスタ）に格納されることができる。次いで、消去電圧Ｖｗｅｌｌを上昇させる。例えば、消去電圧Ｖｗｅｌｌは、１５Ｖから２０Ｖまで上昇することができ、０.１Ｖ〜１Ｖの単位で上昇させることができる。消去電圧Ｖｗｅｌｌを１Ｖ単位で上昇させる場合、消去電圧Ｖｗｅｌｌを１６Ｖに上昇させた後、メモリセルの第２の消去動作を行う（３２０）。

上記において、段階（３２０, ３３０及び３４０）は、メモリセルのしきい値電圧が目標電圧まで低くなれば中止される。メモリセルのしきい値電圧を目標電圧まで低くした後には、消去速度が速いため、しきい値電圧が目標電圧より非常に低くなったメモリセル（過消去メモリセル）が存在することができる。このような過消去メモリセルのしきい値電圧を目標電圧まで上昇させるか、または目標電圧の近傍まで上昇させるために、ソフトプログラム動作を行う（３５０）。

ソフトプログラム動作もプリプログラム動作と同様に一般的なプログラム動作で印加されるプログラム電圧より低いレベルのプログラム電圧がワードラインに印加されるのを除いては、一般的なプログラム動作と同様に行うことができる。

ソフトプログラム動作（３５０）が完了すれば、ＩＳＰＥ方式の消去動作が完了する。

ＩＳＰＥ方式の消去動作が完了した後には、ＩＳＰＥ方式の消去動作の間に行われたメモリセルの消去回数を格納する（３６０）。メモリセルの消去回数は、メモリセルブロックＭＢのフラッグセルＦＣ０〜ＦＣｎのうちの一部のフラッグセルに格納される。

サイクリング回数が増加するほどメモリセルのトンネル絶縁膜に電子がトラップされながらメモリセルのしきい値電圧に影響を及ぼす（図１を参照）。例えば、サイクリング回数が増加するほどメモリセルのしきい値電圧が高くなる特性を示すため、メモリセルのしきい値電圧を目標電圧まで低くするためには、ＩＳＰＥ方式の消去動作内でメモリセルの消去動作が数回実施されなければならない。即ち、サイクリング回数が増加するほどＩＳＰＥ方式の消去動作内でメモリセルの消去動作回数も増加するようになる。従って、ＩＳＰＥ方式の消去動作内で行われたメモリセルの消去動作回数を用いてサイクリング累積回数に変更されたメモリセルのしきい値電圧特性を把握することができる。

このように、本発明では、ＩＳＰＥ方式の消去動作でメモリセルの消去回数を用いてサイクリング回数の増加によるメモリセルのしきい値電圧変化を判断する。そして、格納消去回数を用いてメモリセルのリード動作時にしきい値電圧レベルを判断するための条件を変更する。具体的に説明すれば、次の通りである。

図３及び図４に示すように、外部からリードコマンド信号が入力（４１０）されれば、プログラム動作を通じてメモリセルに格納されたデータを読むためのリード動作が開始する。まず、フラッグセルアレイＦＣＡ内のフラッグセルに格納された消去回数をリードする（４２０）。

リードされた消去回数により制御部２２０はリード動作時にリード条件を変更する。例えば、制御部２２０は、メインセルアレイＭＣＡのセレクトラインＳＳＬ及びＤＳＬとワードラインＷＬ０〜ＷＬｎに印加される動作電圧のレベルが変更されるように動作電圧発生器２１０を制御するか（第１の方法）、またはビットラインＢＬｍと頁バッファＭＰＢの感知ノードＳＯとの間に接続されたスイチング素子Ｐ２０１に印加される信号Ｖｓｅｌのレベルを変更してメモリセルのターンオン/ターンオフを判断するための基準電流の値が変更されるように、ビットライン電流制御部２３０を制御することができる（第２の方法）。

図５を用いてリード動作時にリード条件を変更する方法をさらに詳しく説明する。図５は、本発明の実施例によるフラッシュメモリ装置の動作方法で変更されるリード条件を説明するためのグラフである。

図５に示すように、サイクリング回数の増加によりメモリセルのゲート（即ち、ワードライン）に印加される電圧Ｖｇに比べてメモリセルを通じて流れる電流Ｉｄの量が減ることが分かる。これは、メモリセルのしきい値電圧が増加することを意味する。

第１の電流Ｉｔｒｉｐ１がメモリセルのターンオンとターンオフ状態を決定する基準電流であると仮定する時、初期Ｃｙｃ１にはゲートに４Ｖの電圧Ｖｇが印加されれば、メモリセルに第１の電流Ｉｔｒｉｐ１が流れ、これを通じてターンオンとターンオフ状態を区分することができる。しかし、サイクリング累積回数が千回である時、ゲートに４Ｖの電圧Ｖｇが印加されれば、第１の電流Ｉｔｒｉｐ１より少ない量の電流が流れる。第１の電流Ｉｔｒｉｐ１と同一の量の電流が流れるようにするためには、約５Ｖの電圧Ｖｇをゲートに印加しなければならない。サイクリング累積回数が一万回である時は、第１の電流Ｉｔｒｉｐ１より少ない量の電流が流れ、第１の電流Ｉｔｒｉｐ１と同一の量の電流が流れるようにするためには、さらに高い電圧Ｖｇをゲートに印加しなければならない。ゲートに印加される電圧Ｖｇを変更しない場合、メモリセルのターンオン状態とターンオフ状態を区分するための基準電流を第１の電流Ｉｔｒｉｐ１から第２の電流Ｉｔｒｉｐ２に低くしなければならない。

さらに、図２及び図５に示すように、第１の方法でＩＳＰＥ方式の消去動作においてフラッグセルに格納されたサイクリング回数によりメモリセルのゲート（即ち、ワードライン）に印加する電圧のレベルを調節することができる。ここで、ワードラインは、リード対象セルが連結されたワードラインを意味する。具体例として説明すれば、リード動作に必要な電圧（特に、ワードラインに印加される電圧）を印加する前にフラッグセルに格納された消去回数をリードする。そして、消去回数が‘１’である場合、サイクリング累積回数が初期値に該当するものと見てワードライン電圧を３Ｖと設定し、消去回数が‘２’である場合、サイクリング累積回数が１０００回に該当するものと見てワードライン電圧を４Ｖと設定し、消去回数が‘３’である場合、サイクリング累積回数が１００００に該当するものと見てワードライン電圧を５Ｖと設定することができる。上記で説明した消去回数によるサイクリング回数の関係とワードライン電圧は、動作の説明のために任意に提示した値であり、変更が可能である。

このように、しきい値電圧の変化を考慮して消去回数によりリード動作時にワードライン電圧を変更すれば、誤動作を防止することができる。前に説明したように、ワードライン電圧は、制御部２２０がフラッグセルに格納された消去回数により動作電圧発生器２１０を制御して調節することができる。

第２の方法で、フラッグセルに格納されたサイクリング回数によりメモリセルのターンオン/ターンオフ状態を判断する基準電流（図５のＩｔｒｉｐ１またはＩｔｒｉｐ２）の値を変更することができる。具体的に説明すれば、消去回数によりビットラインＢＬｍと頁バッファＭＰＢの感知ノードＳＯとの間に接続されたスイチング素子Ｐ２０１がターンオンされる程度を制御して基準電流の値を変更することができる。具体的には、スイチング素子Ｐ２０１がターンオンされる程度を調節してビットラインに流れる電流Ｉｔｒｉｐの量を減少させれば、基準電流の値を低くすることができる。

例えば、リード動作に必要な電圧（特に、ワードラインに印加される電圧）を印加する前にフラッグセルに格納された消去回数をリードする。そして、消去回数が‘１’である場合、サイクリング累積回数が初期値に該当するものと見てスイチング素子Ｐ２０１がターンオンされる程度を制御すれば、それによりビットラインＢＬｍに流れる電流Ｉｔｒｉｐの量が調節され、メモリセルのターンオン/ターンオフを判断するための基準電流値が第１の電流Ｉｔｒｉｐ１に設定される。消去回数が‘２’である場合、サイクリング累積回数が１０００回に該当するものと見てスイチング素子Ｐ２０１がターンオンされる程度を制御すれば、それによりビットラインＢＬｍに流れる電流Ｉｔｒｉｐの量が再調節され、メモリセルのターンオン/ターンオフを判断するための基準電流値が第１の電流Ｉｔｒｉｐ１より低い第２の電流Ｉｔｒｉｐ２に設定される。消去回数が‘３’である場合、同様の方法で基準電流値を第２の電流Ｉｔｒｉｐ２より低い第３の電流Ｉｔｒｉｐ３に設定することができる。

上記で説明した消去回数によるサイクリング回数の関係とビットラインに流れる電流の量は、動作の説明のために任意に提示した値であり、変更が可能である。

上記の条件でメモリセルのターンオン状態やターンオフ状態を判断するのに必要な電圧（即ち、ワードライン電圧）や基準電流（即ち、ビットライン電流）を設定した後、リード動作を行う（図４の３５０）。

上記で説明した方法を詳察すれば、ＩＳＰＥ方式の消去動作で行われたメモリセルの消去回数を用いてサイクリング累積回数を把握し、サイクリング累積回数が増加するほどリード動作に必要なワードライン電圧を上昇させるか、または基準電流値を低くすることにより、メモリセルのしきい値電圧が変わっても誤動作が発生するのを防止することができる。

一方、フラッシュメモリセルのプログラム動作後に行うプログラム検証動作は、リード動作と同様に行われる。従って、プログラム検証動作でもリード動作時のようにサイクリング累積回数が増加するほどリード動作に必要なワードライン電圧を上昇させるか、または基準電流値を低くすることができる。このために、プログラム検証動作を行う初期にフラッグセルに格納された消去回数を先に読まなければならないことは当然である。

フラッシュメモリ素子のサイクリング回数によるしきい値電圧変化を示す特性グラフ。 本発明の実施例によるフラッシュメモリ装置を説明するための回路図。 本発明の実施例によるメモリ素子の動作方法を説明するための流れ図。 本発明の実施例によるメモリ素子の動作方法を説明するための流れ図。 本発明の実施例によるフラッシュメモリ装置の動作方法で変更されるリード条件を説明するためのグラフ。

符号の説明

ＭＢ…メモリセルブロック
ＭＣＡ…メインセルアレイ
ＦＣＡ…フラッグセルアレイ
ＰＢ…頁バッファ部
ＭＰＢ…メーン頁バッファ
ＦＰＢ…フラッグ頁バッファ
２１０…動作電圧発生器
２２０…消去パルスカウンター
２３０…ビットライン電流制御部
２４０…データ入出力回路

Claims (18)

1. 多数の第１のビットラインにそれぞれ連結されたストリングを含むメインセルアレイと、
   多数の第２のビットラインにそれぞれ連結されたストリングを含むフラッグセルアレイと、
   前記第１及び第２のビットラインとそれぞれ連結される頁バッファと、
   前記メインセルアレイと前記フラッグセルアレイにプログラム/消去/リード動作に必要な電圧を供給するための動作電圧発生器と、
   前記メインセルアレイに含まれたメモリセルのターンオン/ターンオフ状態を判断する基準電流値を変化させるビットライン電流制御部と、を含むフラッシュメモリ装置。
2. 前記フラッグセルアレイに含まれたフラッグセルのうちの一部にＩＳＰＥ方式の消去動作の間に行われたメモリセルの消去回数が格納される請求項１に記載のフラッシュメモリ装置。
3. 前記ビットライン電流制御部は、前記フラッグセルに格納された前記消去回数により前記基準電流値が変わるように前記第１のビットラインに流れる電流の量を調節する請求項２に記載のフラッシュメモリ装置。
4. 前記ビットライン電流制御部は、前記消去回数により前記頁バッファの内部の感知ノードと前記第１のビットラインの間に接続されたスイチング素子がターンオンされる程度を制御し、前記第１のビットラインに流れる電流の量を調節する請求項２に記載のフラッシュメモリ装置。
5. 前記ビットライン電流制御部は、前記消去回数が多いほど前記基準電流値が小さくなるように前記スイチング素子がターンオンされる程度を制御する請求項４に記載のフラッシュメモリ装置。
6. 消去電圧を印加してメモリセルの消去動作を行う段階と、
   前記メモリセルのしきい値電圧と目標電圧を比較する段階と、
   前記しきい値電圧が前記目標電圧より高ければ、前記消去電圧のレベルを上昇させて前記メモリセルの消去動作を再実施する段階と、
   前記しきい値電圧が前記目標電圧より低ければ、前記消去動作の回数を格納する段階と、を含むフラッシュメモリ素子の動作方法。
7. 前記消去動作の回数は、フラッグセルに格納される 請求項６に記載のフラッシュメモリ素子の動作方法。
8. メインセルアレイとフラッグセルアレイを含むメモリセルブロックの消去動作を行う段階と、
   前記メインセルアレイに含まれたメモリセルのしきい値電圧と目標電圧を比較する段階と、
   前記しきい値電圧が前記目標電圧より高ければ、前記消去電圧のレベルを上昇させて前記メモリセルブロックの消去動作を再実施する段階と、
   前記しきい値電圧が前記目標電圧より低ければ、前記消去動作の回数を前記フラッグセルアレイに含まれたフラッグセルに格納する段階と、を含むフラッシュメモリ素子の動作方法。
9. 前記消去動作を行った後、前記消去動作の回数を増加させる段階をさらに含む請求項６または請求項８に記載のフラッシュメモリ素子の動作方法。
10. ＩＳＰＥ（Increasement Step Pulse Erase）方式でメモリセルブロックの消去動作を行う段階と、
    前記消去動作の間に行われた前記メモリセルブロックの消去回数を格納する段階と、
    前記消去回数によりリード動作またはプログラム検証動作時に選択されたワードラインに印加される電圧のレベルを調節する段階と、
    前記選択されたワードラインに前記電圧を印加してリード動作またはプログラム検証動作を行う段階と、を含むフラッシュメモリ装置の動作方法。
11. 前記電圧のレベルは、前記消去回数が多いほど高くなる請求項１０に記載のフラッシュメモリ装置の動作方法。
12. ＩＳＰＥ（Increasement Step Pulse Erase）方式でメモリセルブロックの消去動作を行う段階と、
    前記消去動作の間に行われた前記メモリセルブロックの消去回数を格納する段階と、
    前記消去回数によりリード動作またはプログラム検証動作時にメモリセルのターンオン/ターンオフを判断するための基準電流の値を設定する段階と、
    前記メモリセルのワードラインに電圧を印加して前記メモリセルに流れる電流の量と前記基準電流の値を比較してリード動作またはプログラム検証動作を行う段階と、を含むフラッシュメモリ装置の動作方法。
13. 前記基準電流の値は、前記消去回数が多いほど低くなる請求項１２に記載のフラッシュメモリ装置の動作方法。
14. 前記基準電流の値は、ビットラインに流れる電流の量を調節して設定する請求項１３に記載のフラッシュメモリ装置の動作方法。
15. 前記ビットラインに流れる電流の量は、頁バッファの感知ノードと前記ビットラインの間に接続されたスイチング素子がターンオンされる程度により変わる請求項１４に記載のフラッシュメモリ装置の動作方法。
16. 前記メモリセルブロックは、メインセルアレイ及びフラッグセルアレイを含む請求項１０または請求項１２に記載のフラッシュメモリ装置の動作方法。
17. 前記消去回数は、前記フラッグセルアレイに含まれたフラッグセルに格納される請求項１６に記載のフラッシュメモリ装置の動作方法。
18. 前記消去動作を行った後、前記消去回数を増加させる段階をさらに含む請求項１０または請求項１２に記載のフラッシュメモリ素子の動作方法。

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