JP2014182864A - 不揮発性メモリ装置のデータ読み出し方法及び不揮発性メモリ装置、メモリシステムの駆動方法 - Google Patents

不揮発性メモリ装置のデータ読み出し方法及び不揮発性メモリ装置、メモリシステムの駆動方法 Download PDF

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Abstract

【課題】不揮発性メモリ装置のデータ読み出し方法を提供する。
【解決手段】不揮発性メモリ装置のデータ読み出し方法において、第１ワードラインに第１読み出し電圧を印加し前記第１ワードラインに連結されたメモリセルに対する第１読み出し動作が実行され、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように第１再読み出しが実行され、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記最適読み出しレベルが保存される。それに伴い、不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
【選択図】図１

Description

本発明は半導体メモリ装置に関することとして、より詳細には不揮発性メモリ装置のデータ読み出し方法、不揮発性メモリ装置、およびメモリシステムの駆動方法に関する。
フラッシュメモリ装置のような不揮発性メモリ装置のメモリセルはそれぞれ異なる論理状態を示すスレッショルド電圧分布を有するようにプログラムされたことでデータを保存することができる。また、前記所定のスレッショルド電圧を有するメモリセルに所定の読み出し電圧を印加し前記メモリセルがターン−オンするのかまたは、ターン−オフするかどうかを確認することによって前記メモリセルに保存された前記データが読み出しできる。一方、前記メモリセルが前記スレッショルド電圧分布を有するようにプログラムされる途中または、プログラムされた後、電荷漏洩、プログラムディスターブ、カップリング、温度変化、電圧変化などによって各スレッショルド電圧分布の幅が増加することができる。前記スレッショルド電圧分布が広くなれば、前記データが不正確に読み出しされるリードフェール（Ｒｅａｄ Ｆａｉｌ）が発生する可能性がある。前記リードフェールが発生した場合、従来の不揮発性メモリ装置は再読み出し（Ｒｅａｄ Ｒｅｔｒｙ）を行う。前記再読み出しはリードフェールが発生しない時まで予め決まった読み出し電圧レベルを次々と変更しながら読み出し動作を繰り返し行うため、前記再読み出しによって読み出し時間が増加する問題がある。
米国特許第７９４１５９０号公報 米国特許第７８９０８１８号公報 米国特許第７６８４２５５号公報
本発明の一目的は平均読み出し時間および/または、平均読み出しレイテンシを減少させることのできる不揮発性メモリ装置のデータ読み出し方法を提供することである。
本発明の他の目的は平均読み出し時間および/または、平均読み出しレイテンシを減少させることができる不揮発性メモリ装置を提供することである。
本発明の他の目的は平均読み出し時間および/または、平均読み出しレイテンシを減少させることのできるメモリシステムの駆動方法を提供することである。
ただし、本発明における、解決しようとする課題は前記言及された課題に限定されることはなく、本発明の思想および領域から抜け出さない範囲で多様に拡張されてもよい。
前記一目的を達成するために、本発明の実施形態による不揮発性メモリ装置の駆動方法において、メモリ装置のメモリセルに連結された第１ワードラインに第１読み出し電圧を印加し、前記メモリセルからデータを読み出す読み出し動作が実行され、前記読み出し動作において、読み出された前記データが誤り訂正符号によって読み出し可能であるかどうかとは別に前記読み出し動作に応答して、前記メモリセルから前記データを読み出す再読み出し動作が実行され、前記再読み出し動作に応答して、前記第１読み出し電圧と異なった誤り訂正可能読み出し電圧が決められる。
一実施形態において、前記読み出し動作において読み出された前記データが前記誤り訂正符号によって読み出し可能であるかどうかが判断され、前記再読み出し動作は前記データが前記誤り訂正符号によって読み出し可能であるかどうかの判断に応答して実行されることができる。
一実施形態において、前記メモリセルはメモリブロックの第１ページに対応して、前記メモリブロックの第２ページに対応するメモリセルに連結された第２ワードラインに前記誤り訂正可能読み出し電圧を印加し前記第２ページに対応するメモリセルからデータを読み出す後続読み出し動作が実行されることができる。
一実施形態において、前記後続読み出し動作において、読み出された前記データが前記誤り訂正符号によって誤り訂正可能な確率は前記再読み出し動作の実行に応答して増加することができる。
一実施形態において、前記後続読み出し動作において、読み出された前記データが前記誤り訂正符号によって誤り訂正可能であるかどうかにより前記第２ページに対する後続再読み出し動作が選択的に実行または省略され、前記後続再読み出し動作の再読み出し電圧は前記再読み出し動作の再読み出し電圧と前記誤り訂正可能読み出し電圧の関係に基づくことができる。
一実施形態において、前記読み出し動作は以前の読み出し動作において読み出された前記データの信頼性を示す軟判定読み出し動作であり、前記後続読み出し動作は前記第２ページに対応する前記メモリセルの第１または第２状態のうちの一つを示す硬判定読み出し動作でもよい。
一実施形態において、前記読み出し動作は以前に読み出されたページに対し、連続した前記第１ページに対する順次読み出し動作を含み、前記後続読み出し動作は前記第１ページに対し連続されない前記第２ページに対するランダム読み出し動作を含むことができる。
一実施形態において、前記読み出し動作は前記メモリブロックの消去後、最初の読み出し動作を含むことができる。
一実施形態において、前記誤り訂正可能読み出し電圧は前記メモリブロックに対応し、複数のメモリブロックのそれぞれに対するそれぞれの誤り訂正可能読み出し電圧が保存されることができる。
一実施形態において、前記第１および第２ワードラインは前記メモリブロックの端から離隔されたそれぞれのメモリセルに連結されることができる。
一実施形態において、前記メモリセルを含むメモリブロックにおいて、以前に、実行されたプログラム/消去動作の数が決められ、前記再読み出し動作は前記プログラム/消去動作の数に基づき、選択的に実行されることができる。
一実施形態において、前記再読み出し動作の間、前記第１ワードラインに印加される再読み出し電圧の数、および/または、これらの間のそれぞれの範囲は前記読み出し動作において、読み出された前記データが前記誤り訂正符号によって、誤り訂正可能であるかどうかにより変更されることができる。
前記一目的を達成するために、本発明の実施形態による不揮発性メモリ装置のデータ読み出し方法において、第１ワードラインに第１読み出し電圧を印加し、前記第１ワードラインに連結されたメモリセルに対する第１読み出し動作が実行され、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように第１再読み出しが実行され、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記最適読み出しレベルが保存される。
一実施形態において、第２ワードラインに前記最適読み出しレベルを有する第２読み出し電圧を印加し前記第２ワードラインに連結されたメモリセルに対する前記第２読み出し動作が実行され、前記第２読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより第２再読み出しが選択的に実行されることができる。
一実施形態において、前記第２読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかが判断され、前記第２読み出し動作により読み出されたデータの誤り訂正が可能であると判断された場合、前記第２再読み出しを行わず、前記第２読み出し動作が完了し、前記第２読み出し動作により読み出されたデータの誤り訂正が可能ではないと判断された場合、前記第２再読み出しが実行されることができる。
一実施形態において、前記第２再読み出しは前記第１再読み出しの結果を用い、実行されることができる。
一実施形態において、前記第１再読み出しの結果として前記第１読み出し電圧の電圧レベルより低い前記最適読み出しレベルが検出された場合、前記第２再読み出しは前記第２ワードラインに前記第１読み出し電圧の電圧レベルより低い電圧レベルを有する再読み出し電圧を印加し実行され、前記第１再読み出しの結果として前記第１読み出し電圧の電圧レベルより高い前記最適読み出しレベルが検出された場合、前記第２再読み出しは前記第２ワードラインに前記第１読み出し電圧の電圧レベルより高い電圧レベルを有する再読み出し電圧を印加し実行されることができる。
一実施形態において、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかが判断され、前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではないと判断された場合、第１範囲を有する第１再読み出し電圧を用い、前記第１再読み出しが実行され、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であると判断された場合、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記第１再読み出しが実行されることができる。
一実施形態において、前記第２再読み出し電圧の数は前記第１再読み出し電圧の数より少ないこともある。
一実施形態において、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用い、前記第１読み出し動作により読み出されたデータに対する誤り訂正が実行されることができる。
一実施形態において、ＬＤＰＣ（Ｌｏｗ ＤｅｎＳｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号を用い、前記第１読み出し動作により読み出されたデータに対する誤り訂正が実行されることができる。
一実施形態において、前記第１読み出し動作を行うように、前記第１ワードラインに前記第１読み出し電圧を印加し前記第１ワードラインに連結されたメモリセルから第１硬判定データを読み出す第１硬判定読み出し動作が実行され、前記第１硬判定読み出し動作により読み出された前記第１硬判定データの誤り訂正が可能であるかどうかを判断され、前記第１硬判定データの誤り訂正が可能ではないと判断された場合、前記第１ワードラインに連結されたメモリセルから前記第１硬判定データに対する信頼性情報を有する第１軟判定データを読み出す第１軟判定読み出し動作が実行されることができる。
一実施形態において、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能であるか、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能である場合でも、前記第１再読み出しが実行されることができる。
一実施形態において、前記第１軟判定読み出し動作が実行された場合、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかを判断することができ、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではないと判断された場合、第１範囲を有する第１再読み出し電圧を用い、前記第１再読み出しが実行され、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であると判断された場合、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記第１再読み出しが実行され、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能であると判断された場合、前記第２範囲より狭い第３範囲を有する第３再読み出し電圧を用い、前記第１再読み出しが実行されることができる。
一実施形態において、前記第３再読み出し電圧の数は前記第２再読み出し電圧の数より少なく、前記第２再読み出し電圧の数は前記第１再読み出し電圧の数より少ないこともある。
一実施形態において、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能である場合、前記第１再読み出しが実行されないで、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能である場合でも、前記第１再読み出しが実行されることができる。
一実施形態において、前記第１軟判定読み出し動作が実行された場合、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかを判断することができ、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではないと判断された場合、第１範囲を有する第１再読み出し電圧を用い、前記第１再読み出しが実行され、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であると判断された場合、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記第１再読み出しが実行されることができる。
一実施形態において、第２ワードラインに前記最適読み出しレベルを有する第２読み出し電圧を印加し、前記第２ワードラインに連結されたメモリセルから第２硬判定データを読み出す第２硬判定読み出し動作が実行され、前記第２硬判定読み出し動作により読み出された前記第２硬判定データの誤り訂正が可能であるかどうかが判断され、前記第２硬判定データの誤り訂正が可能ではないと判断された場合、前記第２ワードラインに連結されたメモリセルから前記第２硬判定データに対する信頼性情報を有する第２軟判定データを読み出す第２軟判定読み出し動作が実行され、前記第２硬判定データが前記第２軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかにより第２再読み出しが選択的に実行されることができる。
一実施形態において、前記第１読み出し動作が複数の隣接したページから次々とデータを読み出す順次読み出し動作のうちの一つであるかどうかが判断され、前記第１読み出し動作が前記順次読み出し動作のうちの一つだと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることができる。
一実施形態において、前記第１読み出し動作が前記第１ワードラインに連結されたメモリセルを含むメモリブロックが消去された後最初に実行される読み出し動作なのかどうかが判断され、前記第１読み出し動作が前記メモリブロックが消去された後最初に実行される読み出し動作だと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることができる。
一実施形態において、前記最適読み出しレベルは前記不揮発性メモリ装置に含まれたメモリブロック別に保存されることができる。
一実施形態において、前記第１ワードラインが前記第１ワードラインに連結されたメモリセルを含むメモリブロックの端の領域に位置するのかどうかが判断され、前記第１ワードラインが前記メモリブロックの端の領域に位置されてないと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることができる。
一実施形態において、前記第１ワードラインに連結されたメモリセルを含むメモリブロックの消去回数がカウントされ、前記カウントされた消去回数が所定の値と比較され、前記カウントされた消去回数が前記所定の値のうちの一つと一致する場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることができる。
前記他の目的を達成するために、本発明の実施形態による不揮発性メモリ装置は複数のメモリセルを含むメモリセルアレイ、およびワードラインに読み出し電圧を印加し前記複数のメモリセルのうち、前記ワードラインに連結されたメモリセルに対する第１読み出し動作を行い、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように再読み出しを行い、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記最適読み出しレベルを保存するように前記不揮発性メモリ装置を制御する制御回路を含む。
前記または他の目的を達成するために、本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの駆動方法において、前記メモリコントローラーが前記不揮発性メモリ装置に読み出しコマンドを転送し、前記不揮発性メモリ装置が前記読み出しコマンドに応答して、第１読み出し動作を行うことによって前記メモリコントローラーに前記第１読み出し動作により読み出されたデータを転送し、前記メモリコントローラーが前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記不揮発性メモリ装置に再読み出しコマンドを転送し、前記不揮発性メモリ装置が、最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記再読み出しコマンドに応答して再読み出しを行うことによって前記最適読み出しレベルを保存する。
前記または他の目的を達成するために、本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの駆動方法において、前記メモリコントローラーが前記不揮発性メモリ装置に読み出しおよび再読み出しコマンドを転送し、前記不揮発性メモリ装置が前記読み出しおよび再読み出しコマンドに応答して、第１読み出し動作を行うことによって前記メモリコントローラーに前記第１読み出し動作により読み出されたデータを転送し、前記不揮発性メモリ装置が、最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記読み出しおよび再読み出しコマンドに応答して前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しを行うことによって前記最適読み出しレベルを保存する。
前記のような本発明の実施形態による不揮発性メモリ装置のデータ読み出し方法、不揮発性メモリ装置、およびメモリシステムの駆動方法は、第１読み出し動作実行後前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出して前記最適読み出しレベルを後続の第２読み出し動作に利用することによって、不揮発性メモリ装置の平均読み出し時間および/または、平均読み出しレイテンシを減少させることができる。
ただし、本発明の効果は前記言及した効果に限定されることはなく、本発明の思想および領域から抜け出さない範囲で多様に拡張されるはずである。
本発明の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。 本発明の一実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 再読み出しの一例を説明するための図面である。 再読み出しの一例を説明するための図面である。 再読み出しの他の例を説明するための図面である。 図３のデータ読み出し方法で実行される第１再読み出しの一例を説明するための図面である。 図３のデータ読み出し方法で実行される第１再読み出しの一例を説明するための図面である。 図３のデータ読み出し方法で実行される第２再読み出しの一例を説明するための図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 ２−ビット軟判定読み出し動作の一例を説明するための図面である。 ３−ビット軟判定読み出し動作の一例を説明するための図面である。 ３ビットマルチレベルセルを含む不揮発性メモリ装置で実行される軟判定読み出し動作の一例を説明するための図面である。 ３ビットマルチレベルセルを含む不揮発性メモリ装置で実行される軟判定読み出し動作の一例を説明するための図面である。 ３ビットマルチレベルセルを含む不揮発性メモリ装置で実行される軟判定読み出し動作の一例を説明するための図面である。 不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 順次読み出し動作およびランダム読み出し動作を説明するための図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 メモリブロック別に最適読み出しレベルを保存する不揮発性メモリ装置を説明するための図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 ワードラインの位置により最適読み出しレベルを保存する不揮発性メモリ装置を説明するための図面である。 本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。 プログラムおよび消去回数によるスレッショルド電圧移動を示す図面である。 本発明の実施形態による不揮発性メモリ装置を示すブロック図である。 図３０の不揮発性メモリ装置に含まれるメモリセルアレイの例を示す図面である。 図３０の不揮発性メモリ装置に含まれるメモリセルアレイの例を示す図面である。 図３０の不揮発性メモリ装置に含まれるメモリセルアレイの例を示す図面である。 本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの一例を示すブロック図である。 本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの他の例を示すブロック図である。 本発明の一実施形態によるメモリシステムの駆動方法を示すフローチャートである。 本発明の他の実施形態によるメモリシステムの駆動方法を示すフローチャートである。 本発明の実施形態によるメモリシステムがメモリカードに応用された例を示す図面である。 本発明の実施形態によるメモリシステムがソリッドステートドライブに応用された例を示す図面である。 本発明の実施形態によるコンピューティングシステムを示すブロック図である。
本文に記載されている本発明の実施形態に対して、特定の構造的乃至機能的説明は単に本発明の実施形態を説明するための目的で例示されているだけで、本発明の実施形態は多様な形態で実施され、また本文に説明された実施形態に限定されると解釈されてはならない。
本発明は多様な変更を加えることができ、多様な形態を有することができるところ、特定実施形態を図面に例示し、本文に詳細に説明している。しかし、これは本発明を特定の開始形態に対して限定しようとするのではなく、本発明の思想および技術範囲に含まれるすべての変更、均等物乃至代替物を含むことで理解されなければならない。
第１、第２等の用語は多様な構成要素を説明する際に使われることができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は一つの構成要素を異なる構成要素から区別する目的で使われることができる。例えば、本発明の権利範囲から離脱せずに第１構成要素は第２構成要素と命名されることができ、同様に第２構成要素も第１構成要素と命名されることができる。
ある構成要素が異なる構成要素に「連結されて」あるとか「接続されて」あると言及された際には、その異なる構成要素に直接的に連結されているかまたは、接続されていることもできるが、間に異なる構成要素が存在することもできると理解されなければならないだろう。反面、ある構成要素が異なる構成要素に「直接連結されて」あるとか「直接接続されて」あると言及された際には、間に異なる構成要素が存在しないことで理解されなければならないだろう。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣り合わせる」と「〜に直接隣り合う」等も同じように解釈されなければならない。
本出願で使われた用語は単に特定の実施形態を説明するために使われ、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本出願で、「含む」または「有する」等の用語は説示された特徴、数字、段階、動作、構成要素、部分品または、これらを組み合わせたものが存在することを指定しようとすることであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部分品または、これらを組み合わせたものなどの存在または、付加の可能性を予め排除しないことで理解されなければならない。
別の方法で定義されていない限り、技術的や科学的な用語を含んでここで使われるすべての用語は本発明が属する技術分野で通常の知識を持った者によって一般的に理解されることと同じ意味である。一般的に使われる事前に定義されているような用語は関連技術の文脈上、有する意味と一致する意味だと解釈されるべきで、本出願で明白に定義しない限り、理想的や過度に形式的な意味と解釈されない。
一方、ある実施形態が異なる方法で実現可能である場合に特定ブロック内に明記された機能または、動作がフローチャートに明記された順序と異なるように起きることもある。例えば、連続する二つのブロックが実際には実質的に同時に実行される事もでき、関連した機能または、動作により、は前記ブロックが逆に実行されることもできる。
以下、添付した図面を参照し、本発明の望ましい実施形態をより詳細に説明したい。図面上の同じ構成要素に対しては同じ参照符号を使って同じ構成要素に対して重複した説明は省略する。
図１は本発明の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図２は不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。
図１および図２を参照すれば、不揮発性メモリ装置は第１ワードラインＷＬ１に第１読み出し電圧ＶＲＥＦを印加し、第１ワードラインＷＬ１に対応する第１ページＰＡＧＥ１に対する第１読み出し動作を行う（Ｓ１１０）。すなわち、前記不揮発性メモリ装置は第１ワードラインＷＬ１に所定の基準レベルを有する第１読み出し電圧ＶＲＥＦを印加することによって第１ワードラインＷＬ１に連結されたメモリセルからデータを読み出すことができる。
前記不揮発性メモリ装置は前記第１読み出し動作により読み出されたデータが誤り訂正符号ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）による誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベル（誤り訂正可能読み出しレベルまたは、電圧）を検出するように再読み出しを行う（Ｓ１３０）。ここで、読み出されたデータの誤り訂正が可能である場合は、前記読み出されたデータがＥＣＣによって訂正可能で小さくても、一つの誤りを含む場合、および前記読み出されたデータが誤りを含まない場合を含む。一方、読み出されたデータの誤り訂正が可能である場合、前記再読み出しを遂行しない従来の不揮発性メモリ装置とは異なり、本発明の実施形態による前記不揮発性メモリ装置は、前記第１読み出し動作により読み出されたデータの誤り訂正が可能である場合でも、前記再読み出しを行い、前記最適読み出しレベルを検出することができる。
前記不揮発性メモリ装置は後続の第２読み出し動作のために前記再読み出しによって検出された前記最適読み出しレベルを保存することができる（Ｓ１５０）。すなわち、前記不揮発性メモリ装置は前記再読み出しによって検出された前記最適読み出しレベルを保存し、前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを用い、後続の前記第２読み出し動作を行う。このように、後続の前記第２読み出し動作が前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを用い、実行されるため、後続の前記第２読み出し動作の読み出し時間が減少することができる。
例えば、図２に示されているように、第１ワードラインＷＬに所定の基準レベルを有する第１読み出し電圧ＶＲＥＦを印加し第１ワードラインＷＬに連結されたメモリセルの二つの隣接した（例えば、第１および第２）状態Ｓｉ及びＳｉ＋１を区分することによって、第１ワードラインＷＬに対応する第１ページＰＡＧＥ１のデータを読み出す前記第１読み出し動作が実行されることができる。一方、第１読み出し電圧ＶＲＥＦの前記基準レベルが誤り訂正可能範囲２１０のうちにある場合、前記再読み出しが実行されなくても第１読み出し電圧ＶＲＥＦを用い、読み出された第１ページＰＡＧＥ１のデータに誤り訂正（すなわち、ＥＣＣデコーディング）を行い、原本データが復元されることができる。しかし、本発明の実施形態によるデータ読み出し方法において、第１読み出し電圧ＶＲＥＦを用い、読み出された第１ページＰＡＧＥ１のデータの誤り訂正が可能である場合でも、前記最適読み出しレベルを検出および保存するように前記再読み出しが実行されることができ、前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを用い、後続の読み出し動作が実行されることができる。
例えば、第２ワードラインＷＬ２に前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを印加し第２ワードラインＷＬ２に対応する第２ページＰＡＧＥ２に対する後続の前記第２読み出し動作が実行されることができる。
この際、第１読み出し電圧ＶＲＥＦの前記基準レベルが第２ページＰＡＧＥ２に対する誤り訂正可能範囲２３０から抜け出して、第２読み出し電圧ＶＯＰＴの前記最適読み出しレベルは第２ページＰＡＧＥ２に対する誤り訂正可能範囲２３０のうちでもよい。この場合、従来の不揮発性メモリ装置では、第１読み出し電圧ＶＲＥＦを用い、読み出された第１ページＰＡＧＥ１のデータの誤り訂正が可能である場合、前記再読み出しが実行されないため、第２ページＰＡＧＥ２に対する後続の前記第２読み出し動作もまた、第１読み出し電圧ＶＲＥＦを用い、実行され、前記第２読み出し動作により読み出された第２ページＰＡＧＥ２のデータは誤り訂正が可能ではないこともある。しかし、本発明の実施形態による不揮発性メモリ装置では、第２ページＰＡＧＥ２に対する前記第２読み出し動作が前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを用い、実行されるため、前記第２読み出し動作により読み出された第２ページＰＡＧＥ２のデータは誤り訂正ができる可能性がある。それに伴い、本発明の実施形態による不揮発性メモリ装置で後続の前記第２読み出し動作の読み出し時間、および読み出しコマンドの印加時点からデータが出力される時点までの読み出しレイテンシ（Ｒｅａｄ Ｌａｔｅｎｃｙ）が減少することができる。
また、第３および第４ワードラインＷＬ３及びＷＬ４に前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴを印加し第３および第４ワードラインＷＬ３及びＷＬ４に対応する第３および第４ページＰＡＧＥ３及びＰＡＧＥ４に対する後続の読み出し動作がそれぞれ実行されることができる。この際、第１読み出し電圧ＶＲＥＦの前記基準レベルが第３および第４ページＰＡＧＥ３及びＰＡＧＥ４に対する誤り訂正可能範囲２５０及び２７０から抜け出して、第２読み出し電圧ＶＯＰＴの前記最適読み出しレベルは第３および第４ページＰＡＧＥ３及びＰＡＧＥ４に対する誤り訂正可能範囲２５０及び２７０のうちでもよい。この場合、前記後続の読み出し動作により読み出された第３および第４ページＰＡＧＥ３及びＰＡＧＥ４のデータは誤り訂正ができる可能性がある。それに伴い、本発明の実施形態による不揮発性メモリ装置で前記後続の読み出し動作の読み出し時間および読み出しレイテンシ（Ｒｅａｄ Ｌａｔｅｎｃｙ）が減少することができる。
上述したように、本発明の実施形態による不揮発性メモリ装置のデータ読み出し方法において、読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、（別に）前記最適読み出しレベル（または、誤り訂正可能読み出しレベル）を検出することによって、前記最適または、誤り訂正可能読み出しレベルを用い、後続の読み出し動作が実行されることができる。それに伴い、前記後続の読み出し動作により読み出されたデータは誤り訂正が可能であり、前記後続の読み出し動作の読み出し時間および読み出しレイテンシが減少することによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
一方、図２には前記メモリセルの状態Ｓｉ及びＳｉ＋１として二つの状態Ｓｉ及びＳｉ＋１が図示されているが、本発明の実施形態による前記不揮発性メモリ装置の前記メモリセルは二つまたは、それ以上の状態を有することができる。一実施形態において、前記メモリセルはそれぞれ一つのデータビットを保存するように二つの状態のうちの一つを有するシングルレベルメモリセルＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ）でもよい。他の実施形態で、前記メモリセルはそれぞれ複数のデータビットを保存するように３つ以上の状態を有するマルチレベルメモリセルＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ）でもよい。
図３は本発明の一実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図４および図５は再読み出しの一例を説明するための図面などで、図６は再読み出しの他の例を説明するための図面で、図７および図８は図３のデータ読み出し方法で実行される第１再読み出しの一例を説明するための図面で、図９は図３のデータ読み出し方法で実行される第２再読み出しの一例を説明するための図面である。
図３を参照すれば、不揮発性メモリ装置は第１ページに対する第１読み出し動作を行う（Ｓ３１０）。例えば、前記不揮発性メモリ装置は第１ワードラインに所定の基準レベルを有する第１読み出し電圧を印加し、前記第１ワードラインに対応する前記第１ページに対する前記第１読み出し動作を行う。前記不揮発性メモリ装置は前記第１読み出し動作により読み出された前記第１ページのデータをメモリコントローラーに出力でき、前記メモリコントローラーは前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能であるかどうかを判断することができる（Ｓ３１５）。
前記不揮発性メモリ装置は前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能であるかどうかとは関係なく、（別に）最適読み出しレベルを検出する第１再読み出しを行う（Ｓ３２０）。すなわち、前記不揮発性メモリ装置は、前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能でなくても前記第１再読み出しを行い、（Ｓ３１５（Ｎｏ）及びＳ３２０）、前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能である場合でも前記第１再読み出しを行う（Ｓ３１５（Ｙｅｓ）及びＳ３２０）。
例えば、前記不揮発性メモリ装置は、図４および図５に示されているように、再読み出しテーブル４００に保存された読み出しレベルＲＬ１１〜ＲＬ１４及びＲＬ２１〜ＲＬ２４を有する再読み出し電圧ＶＲＲ１１〜ＶＲＲ１４、ＶＲＲ２１〜ＶＲＲ２４を次々と利用することによって、前記第１再読み出しを行う。例えば、再読み出しテーブル４００にはメモリセルの第１状態Ｓｉと第２状態Ｓｉ＋１の区分のための第１基準読み出し電圧ＶＲＥＦ１の第１読み出しレベルＲＬ１１及びＲＬ１４、およびメモリセルの第２状態Ｓｉ＋１と第３状態Ｓｉ＋２の区分のための第２基準読み出し電圧ＶＲＥＦ２の第２読み出しレベルＲＬ２１〜ＲＬ２４が保存されることができる。前記不揮発性メモリ装置は、読み出されたデータがＥＣＣによって誤り訂正可能な時まで、前記第１ワードラインに第１読み出しレベルＲＬ１１及びＲＬ１４を有する再読み出し電圧ＶＲＲ１１〜ＶＲＲ１４を次々と印加し第１状態Ｓｉと第２状態Ｓｉ＋１の区分のための第１基準読み出し電圧ＶＲＥＦ１の前記最適読み出しレベルを検出することができる。すなわち、前記不揮発性メモリ装置は第１読み出しレベルＲＬ１１及びＲＬ１４のうちＥＣＣによって誤り訂正可能なデータが読み出しなる時印加された再読み出し電圧の読み出しレベルを第１基準読み出し電圧ＶＲＥＦ１の前記最適読み出しレベルで決めることができる。また、前記不揮発性メモリ装置は、読み出されたデータがＥＣＣによって誤り訂正可能な時まで、前記第１ワードラインに第２読み出しレベルＲＬ２１〜ＲＬ２４を有する再読み出し電圧ＶＲＲ２１〜ＶＲＲ２４を次々と印加し第２状態Ｓｉ＋１と第３状態Ｓｉ＋２の区分のための第２基準読み出し電圧ＶＲＥＦ２の前記最適読み出しレベルを検出することができる。
一方、図４および図５には再読み出し電圧ＶＲＲ１１〜ＶＲＲ１４の第１読み出しレベルＲＬ１１及びＲＬ１４が次々と増加して、再読み出し電圧ＶＲＲ２１〜ＶＲＲ２４の第２読み出しレベルＲＬ２１〜ＲＬ２４が次々と増加する例が図示されているが、再読み出しテーブル４００に保存された第１読み出しレベルＲＬ１１及びＲＬ１４および第２読み出しレベルＲＬ２１〜ＲＬ２４は次々と増加または、減少しない任意の電圧レベルでもよい。例えば、第１読み出しレベルＲＬ１１及びＲＬ１４のうち２番目に印加される再読み出し電圧ＶＲＲ１２の読み出しレベルＲＬ１２は第１読み出しレベルＲＬ１１及びＲＬ１４のうち、最初に印加される再読み出し電圧ＶＲＲ１１の読み出しレベルＲＬ１１より増加または、減少でき、また、第１読み出しレベルＲＬ１１及びＲＬ１４のうちの３番目に印加される再読み出し電圧ＶＲＲ１３の読み出しレベルＲＬ１３は第１読み出しレベルＲＬ１１及びＲＬ１４のうちの２番目に印加される再読み出し電圧ＶＲＲ１２の読み出しレベルＲＬ１２より増加または、減少することができる。
他の例で、前記不揮発性メモリ装置は、図６に示されているように、一定の間隔を有する複数の再読み出し電圧ＶＲＲ１〜ＶＲＲ６の間のスレッショルド電圧を有するメモリセル４１０、４３０、４５０、４７０、４９０の数をカウントして前記最適検出レベルを検出する前記第１再読み出しを行う。例えば、第２再読み出し電圧ＶＲＲ２の印加時のオン−セルの数で第１再読み出し電圧ＶＲＲ１の印加時のオン−セルの数を減算し、第１再読み出し電圧ＶＲＲ１と第２再読み出し電圧ＶＲＲ２の間のスレッショルド電圧を有するメモリセル４１０の数をカウントし、第３再読み出し電圧ＶＲＲ３の印加時のオン−セルの数で第２再読み出し電圧ＶＲＲ２の印加時のオン−セルの数を減算し、第２再読み出し電圧ＶＲＲ２と第３再読み出し電圧ＶＲＲ３の間のスレッショルド電圧を有するメモリセル４３０の数をカウントし、第４再読み出し電圧ＶＲＲ４の印加時のオン−セルの数で第３再読み出し電圧ＶＲＲ３の印加時のオン−セルの数を減算し、第３再読み出し電圧ＶＲＲ３と第再読み出し電圧ＶＲＲ４の間のスレッショルド電圧を有するメモリセル４５０の数をカウントし、第５再読み出し電圧ＶＲＲ５の印加時のオン−セルの数で第４再読み出し電圧ＶＲＲ４の印加時のオン−セルの数を減算し、第４再読み出し電圧ＶＲＲ４と第５再読み出し電圧ＶＲＲ５の間のスレッショルド電圧を有するメモリセル４７０の数をカウントし、第６再読み出し電圧ＶＲＲ６の印加時のオン−セルの数で第５再読み出し電圧ＶＲＲ５の印加時のオン−セルの数を減算し、第５再読み出し電圧ＶＲＲ５と第６再読み出し電圧ＶＲＲ６の間のスレッショルド電圧を有するメモリセル４９０の数をカウントすることができる。前記不揮発性メモリ装置はカウントされたメモリセル４１０、４３０、４５０、４７０、４９０の数のうち、最小個数のメモリセル４５０のスレッショルド電圧レベルを前記最適読み出しレベルで決めることができる。
一方、図４および図５には再読み出しテーブル４００を利用する再読み出しを行う例が図示されていて、図６には再読み出し電圧の間のスレッショルド電圧を有するメモリセルの数をカウントする再読み出しを行う例が図示されているが、本発明の実施形態によるデータ読み出し方法で実行される再読み出しはこれに対しは限定されず、多様な方式で実行されることができる。例えば、一実施形態において、前記不揮発性メモリ装置はモニタリングセルを用い、メモリセルのスレッショルド電圧分布を検出して、前記検出されたスレッショルド電圧分布を用い、前記再読み出しを行う。
一実施形態において、前記不揮発性メモリ装置は前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能であるかどうかによりそれぞれ異なる範囲の再読み出し電圧を用い、前記第１再読み出しを行う。例えば、図８に示されているように、第１読み出し電圧ＶＲＥＦの前記基準レベルが誤り訂正可能範囲５１０を抜け出した場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではないこともある。この場合、前記不揮発性メモリ装置は第１範囲５５０を有する再読み出し電圧ＶＲＲ１ｂ〜ＶＲＲ８ｂを用い、前記第１再読み出しを行う。例えば、前記不揮発性メモリ装置は、図４および図５に示されているように読み出されたデータが誤り訂正可能な時まで第１ワードラインＷＬ１に再読み出し電圧ＶＲＲ１ｂ〜ＶＲＲ８ｂを次々と印加し前記第１再読み出しを行うかまたは、図６に示されているように再読み出し電圧ＶＲＲ１ｂ〜ＶＲＲ８ｂの間のスレッショルド電圧を有するメモリセルの数をカウントすることによって前記第１再読み出しを行う。また、図７に示されているように、第１読み出し電圧ＶＲＥＦの前記基準レベルが誤り訂正可能範囲５１０のうちにある場合、前記第１読み出し動作により読み出されたデータの誤り訂正ができる可能性がある。一方、前記第１読み出し動作により読み出されたデータの誤り訂正が可能である場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではない場合と比べ、第１読み出し電圧ＶＲＥＦの前記基準レベルが前記最適読み出しレベルに相対的に周辺でもよい。それに伴い、前記不揮発性メモリ装置は第１範囲５５０より狭い第２範囲５３０を有する再読み出し電圧ＶＲＲ１ａ〜ＶＲＲ４ａを用いて前記第１再読み出しを行う。例えば、前記不揮発性メモリ装置は、図４および図５に図示された方式、図６に図示された方式、または、他の方式で前記第１再読み出しを行う。一方、一実施形態において、前記第１読み出し動作により読み出されたデータの誤り訂正が可能である場合、前記不揮発性メモリ装置は前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではない場合の再読み出し電圧ＶＲＲ１ｂ〜ＶＲＲ８ｂの数より少ない数の再読み出し電圧ＶＲＲ１ａ〜ＶＲＲ４ａを用い、前記第１再読み出しを行うことによって、前記第１再読み出し時間を減少させることができる。他の実施形態で、前記第１読み出し動作により読み出されたデータの誤り訂正が可能である場合の再読み出し電圧ＶＲＲ１ａ〜ＶＲＲ４ａは前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではない場合の再読み出し電圧ＶＲＲ１ｂ〜ＶＲＲ８ｂより狭い間隔を有することができる。
これに対し、他の実施形態で、前記不揮発性メモリ装置は、前記第１読み出し動作により読み出された前記第１ページのデータがＥＣＣによって誤り訂正が可能である場合、および誤り訂正が可能ではない場合で、同じ範囲の再読み出し電圧を用い、前記第１再読み出しを行う。
前記不揮発性メモリ装置は前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記第１再読み出しによって検出された前記最適読み出しレベルを保存することができる（Ｓ３３０）。一方、前記メモリコントローラーは、前記第１読み出し動作により読み出された前記第１ページのデータが誤り訂正可能である場合、前記第１ページのデータに誤り訂正（すなわち、ＥＣＣデコーディング）を行い、原本データを復元でき、前記第１読み出し動作により読み出された前記第１ページのデータが誤り訂正可能ではない場合、前記第１再読み出しによって読み出された前記第１ページのデータに誤り訂正を行い、原本データを復元することができる。一実施形態において、前記メモリコントローラーはＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用い、前記第１読み出し動作または、前記第１再読み出しによって読み出された前記第１ページのデータに対する前記誤り訂正を行う。他の実施形態で、前記メモリコントローラーはターボ符号（Ｔｕｒｂｏ ｃｏｄｅ）、リード−ソロモン符号（ｒｅａｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）、コンボルリューション符号（Ｃｏｎｖｏｌｕｔｉｏｎ Ｃｏｄｅ）、ＲＳＣ（ＲｅｃｕｒＳｉｖｅ Ｓｙｓｔｅｍａｔｉｃ Ｃｏｄｅ）、ＴＣＭ（Ｔｒｅｌｌｉｓ−Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）等の符号化された変調（Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）、または、異なる誤り訂正符号を用い、前記誤り訂正を行う。それに伴い、前記第１ページのデータを読み出す前記第１読み出し動作が完了することができる（Ｓ３４０）。
前記第１読み出し動作が完了した後、ホストは前記メモリコントローラーに第２ページのデータを求めることができ、前記メモリコントローラーは前記不揮発性メモリ装置に前記第２ページのデータの読み出しを求めるコマンドを転送することができる。前記不揮発性メモリ装置は前記保存された最適読み出しレベルを用い、前記第２ページに対する第２読み出し動作を行う（Ｓ３５０）。例えば、前記不揮発性メモリ装置は第２ワードラインに前記最適読み出しレベルを有する第２読み出し電圧を印加し前記第２ワードラインに連結されたメモリセルを含む前記第２ページに対する前記第２読み出し動作を行う。
前記第２読み出し動作により読み出された前記第２ページのデータの誤り訂正が可能であるかどうかを判断することができて（Ｓ３６０）、前記第２読み出し動作により読み出された前記第２ページのデータの誤り訂正が可能であるかどうかにより第２再読み出しを選択的に行う（Ｓ３６０及びＳ３７０）。すなわち、前記不揮発性メモリ装置は、前記第２読み出し動作により読み出された前記第２ページのデータの誤り訂正が可能であると判断された場合（Ｓ３６０（Ｙｅｓ））、前記第２再読み出しを行わず、前記第２読み出し動作を完了でき（Ｓ３９０）、前記第２読み出し動作により読み出された前記第２ページのデータの誤り訂正が可能ではないと判断された場合（Ｓ３６０（Ｎｏ）、前記第２再読み出しを行う（Ｓ３７０）。例えば、前記不揮発性メモリ装置は、図４および図５に図示された方式、図６に図示された方式、または、他の方式で前記第２再読み出しを行う。一方、前記第２再読み出しが実行された場合、前記不揮発性メモリ装置は後続読み出し動作に利用するように前記第２再読み出しによって検出された新しい最適読み出しレベルを保存することができる（Ｓ３８０）。一方、本発明の一実施形態によるデータ読み出し方法において、前記第２読み出し動作が前記第１再読み出しによって検出された前記最適検出レベルを用い、実行されるため、従来のデータ読み出し方法に比べて前記第２読み出し動作により読み出された前記第２ページのデータの誤り訂正が可能である場合が発生する確率が増加することができ、それに伴い、前記第２再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
一実施形態において、前記不揮発性メモリ装置は前記第１再読み出しの結果を用い、前記第２再読み出しを行う。例えば、前記第２再読み出しは第１読み出し電圧ＶＲＥＦの電圧レベルと前記第１再読み出しによって検出された前記最適読み出しレベルの関係に基づき、実行されることができる。一実施形態において、図９に示されているように、前記第１再読み出しの結果として前記第１読み出し動作時印加された第１読み出し電圧ＶＲＥＦの電圧レベルより高い前記最適読み出しレベルが検出された場合、前記第２再読み出しは第２ワードラインＷＬ２に第１読み出し電圧ＶＲＥＦの電圧レベルより高い電圧レベルを有する再読み出し電圧ＶＲＲ１〜ＶＲＲ４を印加し実行されることができる。また、前記第１再読み出しの結果として前記第１読み出し動作時印加された第１読み出し電圧ＶＲＥＦの電圧レベルより低い前記最適読み出しレベルが検出された場合、前記第２再読み出しは第２ワードラインＷＬ２に第１読み出し電圧ＶＲＥＦの電圧レベルより低い電圧レベルを有する再読み出し電圧を印加し実行されることができる。他の実施形態で、第１読み出し電圧ＶＲＥＦの電圧レベルより高い前記最適読み出しレベルが検出された場合、前記第２再読み出しは第２ワードラインＷＬ２に前記最適読み出しレベルより高い電圧レベルを有する再読み出し電圧を印加し実行されることができ、第１読み出し電圧ＶＲＥＦの電圧レベルより低い前記最適読み出しレベルが検出された場合、前記第２再読み出しは第２ワードラインＷＬ２に前記最適読み出しレベルより低い電圧レベルを有する再読み出し電圧を印加し実行されることができる。このように、前記第１再読み出しの結果を用い、前記第２再読み出しが実行されることによって、前記第２再読み出し時間が減少することができる。
一方、前記メモリコントローラーは、前記第２読み出し動作により読み出された前記第２ページのデータが誤り訂正可能である場合、前記第２ページのデータに誤り訂正（すなわち、ＥＣＣデコーディング）を行い、原本データを復元でき、前記第２読み出し動作により読み出された前記第２ページのデータが誤り訂正可能ではない場合、前記第２再読み出しによって読み出された前記第２ページのデータに誤り訂正を行い、原本データを復元することができる。それに伴い、前記第２ページのデータを読み出す前記第２読み出し動作が完了することができる（Ｓ３９０）。また、前記不揮発性メモリ装置は前記第１再読み出しまたは、前記第２再読み出しによって検出された前記最適読み出しレベルを用い、後続の読み出し動作をより一層行う（Ｓ３５０）。
上述したように、本発明の一実施形態による不揮発性メモリ装置のデータ読み出し方法において、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記最適読み出しレベルを検出することによって、前記最適読み出しレベルを用い、少なくとも一つの後続の第２読み出し動作が実行されることができる。それに伴い、後続の読み出し動作により読み出されたデータは誤り訂正が可能であり、前記後続の読み出し動作の読み出し時間および読み出しレイテンシが減少することによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図１０および図１１は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図１２は２−ビット軟判定読み出し動作の一例を説明するための図面であり、図１３は３−ビット軟判定読み出し動作の一例を説明するための図面で、図１４乃至図１６は３ビットマルチレベルセルを含む不揮発性メモリ装置で実行される軟判定読み出し動作の一例を説明するための図面などで、図１７は不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。
図１０および図１１を参照すれば、不揮発性メモリ装置は第１ページに対する第１読み出し動作を行う（Ｓ６００）。一実施形態において、前記不揮発性メモリ装置によって実行される読み出し動作は硬判定（Ｈａｒｄ Ｄｅｃｉｓｉｏｎ）読み出し動作および/または、軟判定（Ｓｏｆｔ ＤｅｃｉＳｉｏｎ）読み出し動作を含むことができる。前記硬判定読み出し動作はワードラインに所定の基準レベルを有する読み出し電圧を印加し前記ワードラインに連結されたメモリセルの（例えば、論理「０」または、論理「１」を示す）オン/オフ状態により前記メモリセルから硬判定データを読み出す動作として、メモリコントローラーは前記硬判定データと誤り訂正符号（例えば、ＬＤＰＣ（Ｌｏｗ ＤｅｎＳｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号）のみを用い、硬判定方式の誤り訂正を行う。また、前記軟判定読み出し動作は前記ワードラインに一定の間隔を有する複数の読み出し電圧を印加し前記ワードラインに連結されたメモリセルから前記硬判定データに対する信頼性情報を有する（例えば、検出されたビットが「０」または「１」である確率を示す）軟判定データを読み出す動作として、前記メモリコントローラーは前記硬判定データおよび前記誤り訂正符号（例えば、ＬＤＰＣ符号）とともに前記硬判定データに対する信頼性情報を用い、軟判定方式の誤り訂正を行う。
例えば、前記不揮発性メモリ装置は前記第１ページに対する第１読み出し動作を行うように、前記第１ページの第１硬判定データを読み出す第１硬判定読み出し動作を行う（Ｓ６１０）。前記不揮発性メモリ装置は第１ワードラインに所定の基準レベルを有する第１読み出し電圧を印加し前記第１ワードラインに連結されたメモリセルを含む前記第１ページから前記第１硬判定データを読み出す前記第１硬判定読み出し動作を行う。前記不揮発性メモリ装置は前記第１硬判定読み出し動作により読み出された前記第１ページの前記第１硬判定データを前記メモリコントローラーに出力でき、前記メモリコントローラーは前記第１硬判定読み出し動作により読み出された前記第１ページの前記第１硬判定データがＥＣＣによって誤り訂正が可能であるかどうかを判断することができる（Ｓ６１５）。
前記第１ページの前記第１硬判定データがＥＣＣによって誤り訂正が可能ではない場合（Ｓ６１５（Ｎｏ））、前記不揮発性メモリ装置は前記第１硬判定データに対する信頼性情報を有する前記第１ページの第１軟判定データを読み出す第１軟判定読み出し動作を行う（Ｓ６２０）。前記不揮発性メモリ装置は前記第１ワードラインに一定の間隔を有する複数の電圧を印加し前記第１ワードラインに連結されたメモリセルを含む前記第１ページから前記第１硬判定データに対する信頼性情報を有する前記第１軟判定データを読み出すことができる。
例えば、図１２に示されているように、前記不揮発性メモリ装置は２−ビット軟判定読み出し動作を行う。前記２−ビット軟判定読み出し動作は一定の間隔を有する３つの電圧Ｖ１〜Ｖ３を利用する３つの読み出し動作を含むことができる。例えば、３つの電圧Ｖ１〜Ｖ３はデータ「１」に対応する第１状態Ｓｉとデータ「０」に対応する第２状態Ｓｉ＋１の区分のための所定の基準レベルを有する第１電圧Ｖ１、第１電圧Ｖ１より所定のレベルぐらい低い第２電圧Ｖ２、および第１電圧Ｖ１より前記所定のレベルぐらい高い第３電圧Ｖ３を含むことができる。一つ、前記基準レベルを有する第１電圧Ｖ１を用い、読み出しされるデータ７１０は硬判定読み出し動作により読み出された硬判定データ７１０であって、前記２−ビット軟判定読み出し動作は前記基準レベルを有する第１電圧Ｖ１の印加なしで前記硬判定読み出し動作により読み出された硬判定データ７１０を活用することができる。前記２−ビット軟判定読み出し動作は第２電圧Ｖ２を用い、読み出されたデータおよび第３電圧Ｖ３を用い、読み出されたデータに所定の論理演算（例えば、ＸＮＯＲ演算７３０）（または、エンコーディング（Ｅｎｃｏｄｉｎｇ））を行い、硬判定データ７１０に対する信頼性情報を有する軟判定データ７２０を生成することができる。軟判定データ７２０の各ビットは硬判定データ７１０の対応するビットの信頼性の程度を示すことができ、例えば、値が「１」である軟判定データ７２０のビットは硬判定データ７１０の対応するビットが高い（Ｓｔｒｏｎｇ（Ｓ））信頼性を有することを示し、値が「０」である軟判定データ７２０のビットは硬判定データ７１０の対応するビットが低い（Ｗｅａｋ（Ｗ））信頼性を有することを示すことができる。
他の例で、図１３に示されているように、前記不揮発性メモリ装置は３−ビット軟判定読み出し動作を行う。前記３−ビット軟判定読み出し動作は一定の間隔を有する七個の電圧Ｖ１〜Ｖ７を利用する七個の読み出し動作を含むことができる。例えば、７個の電圧Ｖ１〜Ｖ７は前記２−ビット軟判定読み出し動作において、使われる３つの電圧Ｖ１〜Ｖ３と共に第２電圧Ｖ２より低い第４電圧Ｖ４、第２電圧Ｖ２と第１電圧Ｖ１の間の第５電圧Ｖ５、第１電圧Ｖ１と第３電圧Ｖ３の間の第６電圧Ｖ６、および第３電圧Ｖ３より高い第７電圧Ｖ７を含むことができる。第１電圧Ｖ１を用い、読み出しされるデータ７１０は前記硬判定読み出し動作により読み出された硬判定データ７１０でもよい。また、第２および第３電圧Ｖ２及びＶ３を用い、読み出しされるデータ７２０は上位ビットＭＳＢ軟判定データ７２０として前記２−ビット軟判定読み出し動作により、読み出しされる軟判定データ７２０に対応することができる。前記３−ビット軟判定読み出し動作は第４電圧Ｖ４、第５電圧Ｖ５、第６電圧Ｖ６および第７電圧Ｖ７を用い、読み出されたデータに所定の論理演算（例えば、ＸＮＯＲ演算７５０）（または、エンコーディング（Ｅｎｃｏｄｉｎｇ））を行い、下位ビットＬＳＢ軟判定データ７４０を生成することができる。二つのビットを有する各軟判定データ７２０及び７４０は対応する硬判定データ７１０の信頼性の程度を示すことができ、例えば、値が「１１」である各軟判定データ７２０及び７４０は対応する硬判定データ７１０が非常に高い（Ｖｅｒｙ Ｓｔｒｏｎｇ（ＶＳ））信頼性を有することを示し、値が「１０」である各軟判定データ７２０及び７４０は対応する硬判定データ７１０が高い（Ｓｔｒｏｎｇ（Ｓ））信頼性を有することを示し、値が「００」である各軟判定データ７２０及び７４０は対応する硬判定データ７１０が低い（Ｗｅａｋ（Ｗ））信頼性を有することを示し、値が「０１」である各軟判定データ７２０及び７４０は対応する硬判定データ７１０が非常に低い（Ｖｅｒｙ Ｗｅａｋ（ＶＷ））信頼性を有することを示すことができる。
一方、図１２および図１３には二つの隣接した状態Ｓｉ及びＳｉ＋１が図示されているが、図１２および図１３に図示された２−ビット軟判定読み出し動作および３−ビット軟判定読み出し動作は複数の状態のうち、二つに隣接した状態を区分するように実行されることができる。例えば、前記メモリセルがセル当り３ビットのデータを保存するように８個の状態Ｅ及びＰ１〜Ｐ７を有する３−ビットＭＬＣである場合、前記不揮発性メモリ装置は図１４乃至図１６に図示された方式で２−ビット軟判定読み出し動作または、３−ビット軟判定読み出し動作を行う。図１４には第１基準読み出し電圧ＶＲＥＦ１を用い、３−ビットＭＬＣに保存された第１ビット（例えば、ＬＳＢ）のデータを読み出す際、実行される２−ビット軟判定読み出し動作の例および３−ビット軟判定読み出し動作の例が図示されていて、図１５には第２および第３基準読み出し電圧ＶＲＥＦ２及びＶＲＥＦ３を用い、３−ビットＭＬＣに保存された第２ビット（例えば、ＣＳＢ）のデータを読み出す際、実行される２−ビット軟判定読み出し動作の例および３−ビット軟判定読み出し動作の例が図示されていて、図１６には第４乃至第７基準読み出し電圧ＶＲＥＦ４及びＲＥＦ７を用い、３−ビットＭＬＣに保存された第３ビット（例えば、ＭＳＢ）のデータを読み出す際、実行される２−ビット軟判定読み出し動作の例および３−ビット軟判定読み出し動作の例が図示されている。
前記不揮発性メモリ装置は前記第１軟判定読み出し動作により読み出された前記第１ページの前記第１軟判定データを前記メモリコントローラーに出力でき、前記メモリコントローラーは前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかを判断することができる（Ｓ６２５）。
前記不揮発性メモリ装置は前記第１硬判定データが（前記信頼性情報なまたは、前記第１軟判定データの前記信頼性情報に基づき）誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出する第１再読み出しを行う（Ｓ６３０）。すなわち、前記不揮発性メモリ装置は前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではない場合だけでなく（Ｓ６２５（Ｎｏ））、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能であるかまたは（Ｓ６１５（Ｙｅｓ））、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能である場合でも（Ｓ６２５（Ｙｅｓ））、前記第１再読み出しを行う（Ｓ６３０）。一実施形態において、前記第１再読み出しで使われる再読み出し電圧のうち少なくとも一部は前記第１軟判定読み出し動作において、使われる一定の間隔を有する複数の電圧のうち少なくとも一部に対応でき、前記第１再読み出しは前記第１軟判定データの少なくとも一部を用い、実行されることができる。
一実施形態において、前記不揮発性メモリ装置は前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能であるかどうかおよび前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかによりそれぞれ異なる範囲の再読み出し電圧を用い、前記第１再読み出しを行う。例えば、前記不揮発性メモリ装置は前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではないと判断された場合（Ｓ６２５（Ｎｏ））、第１範囲を有する第１再読み出し電圧を用い、前記第１再読み出しを行う。一方、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能である場合、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではない場合と比べ、前記第１読み出し電圧の前記基準レベルが前記最適読み出しレベルに相対的に周辺でもよい。それに伴い、前記不揮発性メモリ装置は前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能であると判断された場合（Ｓ６２５（Ｙｅｓ））、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記第１再読み出しを行う。また、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能である場合、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能ではない場合と比べ、前記第１読み出し電圧の前記基準レベルが前記最適読み出しレベルに相対的に周辺でもよい。それに伴い、前記不揮発性メモリ装置は前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能であると判断された場合（Ｓ６１５（Ｙｅｓ））、前記第２範囲より狭い第３範囲を有する第３再読み出し電圧を用い、前記第１再読み出しを行う。また、一実施形態において、前記第３再読み出し電圧の数は前記第２再読み出し電圧の数より少なく、前記第２再読み出し電圧の数は前記第１再読み出し電圧の数より少ないこともある。
前記不揮発性メモリ装置は前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記第１再読み出しによって検出された前記最適読み出しレベルを保存することができる（Ｓ６３５）。一方、前記メモリコントローラーは誤り訂正符号、前記第１硬判定データおよび/または、前記第１軟判定データを用い、硬判定方式または、軟判定方式の誤り訂正を行う。例えば、前記メモリコントローラーは、前記第１硬判定データが前記信頼性情報なしで誤り訂正が可能である場合（Ｓ６１５（Ｙｅｓ））、前記誤り訂正符号および前記第１硬判定データを用い、前記第１ページの前記第１硬判定データに硬判定方式の誤り訂正（すなわち、ＥＣＣデコーディング）を行うことによって原本データを復元でき、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能である場合（Ｓ６２５（Ｙｅｓ））、前記誤り訂正符号、前記第１硬判定データおよび前記第１軟判定データを用い、前記第１ページの前記第１硬判定データに軟判定方式の誤り訂正を行うことによって原本データを復元することができるし、前記第１硬判定データが前記第１軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではない場合（Ｓ６２５（Ｎｏ））、第１再読み出しによって読み出された前記第１ページの硬判定データおよび/または、軟判定データに硬判定方式または、軟判定方式の誤り訂正を行うことによって原本データを復元することができる。それに伴い、前記第１ページのデータを読み出す前記第１読み出し動作が完了することができる（Ｓ６４０）。一実施形態において、前記硬判定方式または、前記軟判定方式の誤り訂正で使われる前記誤り訂正符号はＬＤＰＣ（Ｌｏｗ ＤｅｎＳｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号でもよい。
前記第１読み出し動作が完了した後、ホストは前記メモリコントローラーに第２ページのデータを求めることができ、前記メモリコントローラーは前記不揮発性メモリ装置に前記第２ページのデータの読み出しを求めるコマンドを転送することができる。前記不揮発性メモリ装置は前記コマンドに応答して前記第２ページに対する第２読み出し動作を行う（Ｓ６５０、Ｓ６５５、Ｓ６６０、Ｓ６６５、Ｓ６７０、Ｓ６７５、Ｓ６８０）。前記第２読み出し動作は第２硬判定読み出し動作および/または、第２軟判定読み出し動作を含むことができる。
例えば、前記不揮発性メモリ装置は前記第２ページに対する前記第２読み出し動作を行うように、前記保存された最適読み出しレベルを用い、前記第２ページの第２硬判定データを読み出す第２硬判定読み出し動作を行う（Ｓ６５０）。例えば、前記不揮発性メモリ装置は第２ワードラインに前記最適読み出しレベルを有する第２読み出し電圧を印加し前記第２ワードラインに連結されたメモリセルを含む前記第２ページに対する前記第２硬判定読み出し動作を行う。
前記第２硬判定読み出し動作により読み出された前記第２硬判定データが信頼性情報なしで誤り訂正が可能であるかどうかが判断されることができる（Ｓ６５５）。前記不揮発性メモリ装置は前記第２硬判定データの誤り訂正が可能ではないと判断された場合（Ｓ６５５（Ｎｏ））、前記第２ワードラインに連結されたメモリセルを含む前記第２ページから前記第２硬判定データに対する信頼性情報を有する第２軟判定データを読み出す第２軟判定読み出し動作を行う（Ｓ６６０）。前記第２硬判定データが前記信頼性情報なしで誤り訂正が可能であると判断された場合（Ｓ６５５（Ｙｅｓ））、前記不揮発性メモリ装置は前記第２軟判定読み出し動作を行うことができないことがある。
前記第２軟判定読み出し動作が実行された場合、前記不揮発性メモリ装置は前記第２硬判定データが前記第２軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかにより第２再読み出しを選択的に行う（Ｓ６６５及びＳ６７０。すなわち、前記不揮発性メモリ装置は、前記第２硬判定データが前記第２軟判定データの前記信頼性情報に基づき、誤り訂正が可能であると判断された場合（Ｓ６６５（Ｙｅｓ））、前記第２再読み出しを行わず、前記第２読み出し動作を完了できて（Ｓ６８０）、前記第２硬判定データが前記第２軟判定データの前記信頼性情報に基づき、誤り訂正が可能ではないと判断された場合（Ｓ６６５（Ｎｏ）、前記第２再読み出しを行う（Ｓ６７０）。例えば、前記不揮発性メモリ装置は、図４および図５に図示された方式、図６に図示された方式、または、他の方式で前記第２再読み出しを行う。一実施形態において、前記不揮発性メモリ装置は前記第１再読み出しの結果を用い、前記第２再読み出しを行うことによって、前記第２再読み出し時間が減少させることができる。一方、前記第２再読み出しが実行された場合、前記不揮発性メモリ装置は後続読み出し動作に利用するように前記第２再読み出しによって検出された新しい最適読み出しレベルを保存することができる（Ｓ６７５）。
このように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、後続の前記第２読み出し動作時、前記第２ページのデータ（すなわち、前記第２硬判定データ）が前記第２硬判定読み出し動作のみで訂正可能ではない場合にだけ（Ｓ６５５（Ｎｏ））、前記第２軟判定読み出し動作が実行される。また、後続の前記第２読み出し動作時、前記第２ページのデータが前記第２硬判定読み出し動作のみでは訂正ができず、また、前記第２軟判定読み出し動作により、も訂正可能ではない場合にだけ（Ｓ６５５（Ｎｏ）及びＳ６６５（Ｎｏ））、前記第２再読み出しが実行される。一方、前記第２硬判定読み出し動作は前記第１ページのデータ（すなわち、前記第１硬判定データ）の訂正可能であるかどうかとは関係なく、実行された前記第１再読み出しによって検出された前記最適読み出しレベルを用い、実行されるため、前記第２硬判定読み出し動作のみで前記第２ページのデータの誤り訂正が可能である場合が発生する確率が増加することができ、それに伴い、前記第２軟判定読み出し動作および/または、前記第２再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
例えば、図１７に示されているように、第１ワードラインＷＬに所定の基準レベルを有する第１読み出し電圧ＶＲＥＦを印加し第１ページＰＡＧＥ１に対する前記第１読み出し動作が実行されることができる。この際、第１読み出し電圧ＶＲＥＦの前記基準レベルが前記第１軟判定読み出し動作による誤り訂正可能範囲８２０のうちのみではなく前記第１硬判定読み出し動作による誤り訂正可能範囲８１０のうちにある場合、従来のデータ読み出し方法では前記第１再読み出しが実行されないが、本発明の実施形態によるデータ読み出し方法では前記第１再読み出しが実行されて前記最適読み出しレベルが検出されることができる。それに伴い、従来のデータ読み出し方法では、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する後続の硬判定読み出し動作において、第１読み出し電圧ＶＲＥＦが利用され、第１読み出し電圧ＶＲＥＦが第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する硬判定読み出し動作による誤り訂正可能範囲８３０及び８５０を抜け出すので第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作が実行されることができる。また、従来のデータ読み出し方法では、第１読み出し電圧ＶＲＥＦが第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作による誤り訂正可能範囲８４０及び８６０また抜け出す場合、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作のみでなく第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する再読み出しがさらに行うことができる。しかし、本発明の実施形態によるデータ読み出し方法では、第１ページＰＡＧＥ１に対する前記第１再読み出しが実行されて前記最適読み出しレベルが検出され、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する後続の硬判定読み出し動作において、前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴが使われるため、第２読み出し電圧ＶＯＰＴは第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する硬判定読み出し動作による誤り訂正可能範囲８３０及び８５０のうちにあることもあり、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作および再読み出しが実行されないこともある。それに伴い、後続の読み出し動作において、軟判定読み出し動作および再読み出しが実行されないことによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
一方、前記メモリコントローラーは誤り訂正符号、前記第２硬判定データおよび/または、前記第２軟判定データを用い、前記第２ページのデータに対し硬判定方式または、軟判定方式の誤り訂正を行うことによって原本データを復元することができる。それに伴い、前記第２ページのデータを読み出す前記第２読み出し動作が完了することができる（Ｓ６８０）。また、前記不揮発性メモリ装置は前記第１再読み出しまたは、前記第２再読み出しによって検出された前記最適読み出しレベルを用い、後続の読み出し動作をより一層行う（Ｓ６５０）。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記最適読み出しレベルを検出することによって、前記最適読み出しレベルを用い、少なくとも一つの後続の第２読み出し動作が実行されることができる。それに伴い、後続の読み出し動作により読み出されたデータが軟判定読み出し動作および/または再読み出しの実行なしで硬判定読み出し動作のみで誤り訂正が可能であり、前記後続の読み出し動作の読み出し時間および読み出しレイテンシが減少することによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図１８は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図１９は不揮発性メモリ装置に含まれた複数のページのスレッショルド電圧分布の一例を示す図面である。
図１８を参照すれば、不揮発性メモリ装置は硬判定データを読み出す硬判定読み出し動作を行い（Ｓ９１０）、メモリコントローラーは前記硬判定データが信頼性情報なしで誤り訂正が可能であるかどうかを判断することができる（Ｓ９２０）。前記硬判定データが信頼性情報なしで誤り訂正が可能である場合（Ｓ９２０（Ｙｅｓ））、前記不揮発性メモリ装置および前記メモリコントローラーは軟判定読み出し動作および再読み出しを行わず、原本データを復元することによって読み出し動作を完了することができる（Ｓ９７０）。
前記硬判定データが信頼性情報なしで誤り訂正が可能ではない場合（Ｓ９２０（Ｎｏ））、前記不揮発性メモリ装置は前記硬判定データに対する信頼性情報を有する軟判定データを読み出す軟判定読み出し動作を行う（Ｓ９３０）。前記メモリコントローラーは前記硬判定データが前記軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかを判断することができる（Ｓ９４０）。前記不揮発性メモリ装置は前記硬判定データが前記軟判定データの前記信頼性情報に基づき、誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出する再読み出しを行い（Ｓ９５０）、後続読み出し動作において、利用するように前記最適読み出しレベルを保存することができる（Ｓ９６０）。すなわち、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、前記硬判定データが前記信頼性情報なしで誤り訂正が可能である場合（Ｓ９２０（Ｙｅｓ））、前記再読み出しが実行されないで、前記硬判定データが軟判定データの信頼性情報に基づき、誤り訂正が可能ではないかまたは（Ｓ９４０（Ｎｏ））、前記硬判定データが軟判定データの信頼性情報に基づき、誤り訂正が可能である場合でも（Ｓ９４０（Ｙｅｓ））、前記再読み出しが実行されることができる。
一実施形態において、前記不揮発性メモリ装置は前記硬判定データが軟判定データの信頼性情報に基づき、誤り訂正が可能なことで可否によりそれぞれ異なる範囲を有する再読み出し電圧を用い、前記再読み出しを行う。例えば、前記硬判定データが前記軟判定データの信頼性情報に基づき、誤り訂正が可能ではないと判断された場合、前記不揮発性メモリ装置は第１範囲を有する第１再読み出し電圧を用い、前記再読み出しを行い、前記硬判定データが前記軟判定データの信頼性情報に基づき、誤り訂正が可能であると判断された場合、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記再読み出しを行う。また、前記メモリコントローラーは誤り訂正符号、前記硬判定データおよび/または、前記軟判定データを用い、原本データを復元でき、それに伴い読み出し動作が完了することができる（Ｓ９７０）。一方、後続読み出し動作、すなわち後続硬判定読み出し動作は前記保存された最適読み出しレベルを用い、実行されることができる（Ｓ９１０）。
このように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、前記軟判定読み出し動作が実行された場合、前記硬判定データが前記軟判定読み出し動作により、誤り訂正が可能であるかどうかとは関係なく、前記最適読み出しレベルを検出する前記再読み出しが実行されることができる。また、後続読み出し動作時、硬判定読み出し動作が前記最適読み出しレベルを用い、実行されることによって、前記硬判定読み出し動作のみで読み出されたデータの誤り訂正が可能である場合が発生する確率が増加することができる。それに伴い、前記後続読み出し動作時、軟判定読み出し動作および/または、前記再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
例えば、図１９に示されているように、第１ワードラインＷＬに所定の基準レベルを有する第１読み出し電圧ＶＲＥＦを印加し、第１ページＰＡＧＥ１に対する硬判定読み出し動作が実行されることができる。この際、第１読み出し電圧ＶＲＥＦが硬判定読み出し動作による誤り訂正可能範囲１０１０を抜け出す場合、第１ページＰＡＧＥ１に対する軟判定読み出し動作が実行されることができる。第１読み出し電圧ＶＲＥＦが軟判定読み出し動作による誤り訂正可能範囲１０２０のうちにある場合、従来のデータ読み出し方法では再読み出しが実行されないが、本発明の実施形態によるデータ読み出し方法では前記再読み出しが実行されて最適読み出しレベルが検出されることができる。それに伴い、従来のデータ読み出し方法では、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する後続の硬判定読み出し動作において、第１読み出し電圧ＶＲＥＦが利用され、第１読み出し電圧ＶＲＥＦが第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する硬判定読み出し動作による誤り訂正可能範囲１０３０及び１０５０を抜け出すので第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作が実行されることができる。また、従来のデータ読み出し方法では、第１読み出し電圧ＶＲＥＦが第２ページＰＡＧＥ２に対する軟判定読み出し動作による誤り訂正可能範囲１０４０のうちにある場合、第２ページＰＡＧＥ２に対する再読み出しが実行されないが、第１読み出し電圧ＶＲＥＦが第３ページＰＡＧＥ３に対する軟判定読み出し動作による誤り訂正可能範囲１０６０また抜け出す場合、第３ページＰＡＧＥ３に対する再読み出しがよりさらに行うことができる。しかし、本発明の実施形態によるデータ読み出し方法では、第１ページＰＡＧＥ１に対する前記再読み出しが実行されて前記最適読み出しレベルが検出され、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する後続の硬判定読み出し動作において、前記最適読み出しレベルを有する第２読み出し電圧ＶＯＰＴが使われるため、第２読み出し電圧ＶＯＰＴは第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する硬判定読み出し動作による誤り訂正可能範囲８３０及び８５０のうちにあることもあり、第２および第３ページＰＡＧＥ２及びＰＡＧＥ３に対する軟判定読み出し動作および再読み出しが実行されないこともある。それに伴い、後続の読み出し動作において、軟判定読み出し動作および再読み出しが実行されないことによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、読み出されたデータが前記軟判定読み出し動作により、訂正可能である場合でも、前記最適読み出しレベルを検出されることによって、前記最適読み出しレベルを用い、少なくとも一つの後続の読み出し動作が実行されることができる。それに伴い、後続の読み出し動作により読み出されたデータが軟判定読み出し動作および/または再読み出しの実行なしで硬判定読み出し動作のみで誤り訂正が可能であり、前記後続の読み出し動作の読み出し時間および読み出しレイテンシが減少することによって、前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２０は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図２１は順次読み出し動作およびランダム読み出し動作を説明するための図面である。
図２０を参照すれば、不揮発性メモリ装置は読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つのいずれかによって誤り訂正可能であるかどうかとは関係なく、再読み出しを行うかまたは、誤り訂正可能であるかどうかにより再読み出しを選択的に行う。すなわち、前記読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つであるかどうかが判断されることができる（Ｓ１１１０）。例えば、図２１に示されているように、前記読み出し動作が複数の隣接したページＰＡＧＥ１及びＰＡＧＥ５から次々とデータを読み出す読み出し動作のうちの一つである場合、前記読み出し動作が前記順次読み出し動作のうちの一つだと判断されることができ、前記読み出し動作が複数の隣接しなかったページＰＡＧＥ１、ＰＡＧＥ１００、ＰＡＧＥ２００からデータを読み出す読み出し動作のうちの一つである場合、前記読み出し動作が前記ランダム読み出し動作のうちの一つだと判断されることができる。一方、図２１には前記ランダム読み出し動作の例として一つのメモリブロック１１８０に含まれた隣接しなかったページＰＡＧＥ１、ＰＡＧＥ１００、ＰＡＧＥ２００に対する読み出し動作が図示されているが、前記ランダム読み出し動作はそれぞれ異なるメモリブロックのページに対し実行される読み出し動作を含むことができる。実施形態により、前記読み出し動作が前記順次読み出し動作のうちの一つであるかまたは、前記ランダム読み出し動作のうちの一つなのかに対する判断はメモリコントローラーで実行されたり、ホストで実行されることができる。
前記読み出し動作が前記ランダム読み出し動作のうちの一つである場合（Ｓ１１１０（ｒａｎｄｏｍ Ｒｅａｄ））、前記不揮発性メモリ装置は前記読み出し動作を行い（Ｓ１１２０）、読み出されたデータの誤り訂正が可能である場合（Ｓ１１２５（Ｙｅｓ））、再読み出しを行わず、読み出されたデータの誤り訂正が可能ではない場合にだけ（Ｓ１１２５（Ｎｏ））、前記再読み出しを行い（Ｓ１１３０）最適読み出しレベルを保存することができる（Ｓ１１３５）。前記読み出し動作により読み出されたデータまたは、前記再読み出しによって読み出されたデータに誤り訂正が実行されることによって原本データが復元され、前記読み出し動作が完了することができる（Ｓ１１４０）。
前記読み出し動作が前記順次読み出し動作のうちの一つである場合（Ｓ１１１０（Ｓｅｑｕｅｎｔｉａｌ Ｒｅａｄ））、前記不揮発性メモリ装置は前記読み出し動作を行い（Ｓ１１５０）、読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しを行う（Ｓ１１５５及びＳ１１６０）。すなわち、前記不揮発性メモリ装置は、読み出されたデータの誤り訂正が可能ではないかまたは（Ｓ１１５５（Ｎｏ））、読み出されたデータの誤り訂正が可能である場合でも（Ｓ１１５５（Ｙｅｓ））、前記再読み出しを行い、最適読み出しレベルを検出して、前記順次読み出し動作のうち後続読み出し動作において、使われるように前記最適読み出しレベルを保存することができる（Ｓ１１６５）。前記読み出し動作により読み出されたデータまたは、前記再読み出しによって読み出されたデータに誤り訂正が実行されることによって原本データが復元され、前記読み出し動作が完了することができる（Ｓ１１７０）。前記順次読み出し動作中後続読み出し動作は前記保存された最適読み出しレベルを用い、実行されることができて（Ｓ１１２０）、後続読み出し動作により読み出されたデータが誤り訂正可能なことで可否により再読み出しが選択的に実行されることができる（Ｓ１１２５及びＳ１１３０）。一方、隣接したページは互いに類似のスレッショルド電圧分布特性を有することができ、それに伴い、前記順次読み出し動作のうちの一つで検出された前記最適読み出しレベルを用い、前記順次読み出し動作中後続読み出し動作が実行されれば、前記後続読み出し動作により読み出されたデータの誤り訂正が可能である場合が発生する確率が増加することができる。したがって、前記後続読み出し動作において、再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、読み出し動作が順次読み出し動作のうちの一つである場合、読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しが実行されることができる。それに伴い、前記順次読み出し動作中後続読み出し動作において、再読み出しが実行されないことによって、不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２２は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。
図２２を参照すれば、不揮発性メモリ装置は読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つのいずれかによって誤り訂正可能であるかどうかとは関係なく、再読み出しを行うかまたは、誤り訂正可能であるかどうかにより再読み出しを選択的に行う。前記読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つであるかどうかが判断されることができる（Ｓ１２１０）。
前記読み出し動作が前記ランダム読み出し動作のうちの一つである場合Ｓ１２１０（ｒａｎｄｏｍ Ｒｅａｄ）、前記不揮発性メモリ装置は硬判定データを読み出す硬判定読み出し動作を行い（Ｓ１２２０）、前記硬判定データが信頼性情報なしで誤り訂正が可能である場合Ｓ１２２５（Ｙｅｓ））、軟判定読み出し動作および再読み出しを行わず、前記読み出し動作を完了することができる（Ｓ１２５０）。前記硬判定データが信頼性情報なしで誤り訂正が可能ではない場合（Ｓ１２２５（Ｎｏ））、前記不揮発性メモリ装置は前記硬判定データに対する信頼性情報を有する軟判定データを読み出す軟判定読み出し動作を行い、（Ｓ１２３０）、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能である場合（Ｓ１２３５（Ｙｅｓ））、再読み出しを行わず、前記読み出し動作を完了できて（Ｓ１２５０）、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能ではない場合（Ｓ１２３５（Ｎｏ））、再読み出しを行い（Ｓ１２４０）、前記再読み出しによって検出された最適読み出しレベルを保存して（Ｓ１２４５）、前記読み出し動作を完了することができる（Ｓ１２５０）。
前記読み出し動作が前記順次読み出し動作のうちの一つである場合（Ｓ１２１０（Ｓｅｑｕｅｎｔｉａｌ Ｒｅａｄ））、前記不揮発性メモリ装置は読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しを行う。すなわち、前記不揮発性メモリ装置は硬判定データを読み出す硬判定読み出し動作を行い（Ｓ１２６０）、前記硬判定データが信頼性情報なしで誤り訂正が可能である場合（Ｓ１２６５（Ｙｅｓ））、再読み出しを行う（Ｓ１２８０）。前記硬判定データが信頼性情報なしで誤り訂正が可能ではない場合（Ｓ１２６５（Ｎｏ））、前記不揮発性メモリ装置は前記硬判定データに対する信頼性情報を有する軟判定データを読み出す軟判定読み出し動作を行う（Ｓ１２７０）。また、前記不揮発性メモリ装置は、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能ではないかまたは（Ｓ１２７５（Ｎｏ））、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能である場合でも（Ｓ１２７５（Ｙｅｓ））、最適読み出しレベルを検出する再読み出しを行う（Ｓ１２８０）。前記不揮発性メモリ装置は前記順次読み出し動作中後続読み出し動作において、使われるように前記最適読み出しレベルを保存し（Ｓ１２８５）、前記読み出し動作を完了することができる（Ｓ１２９０）。前記順次読み出し動作中後続読み出し動作において、後続硬判定読み出し動作は前記保存された最適読み出しレベルを用い、実行されることができて（Ｓ１２２０）、読み出されたデータが誤り訂正可能なことで可否により再読み出しが選択的に実行されることができる（Ｓ１２２５、Ｓ１２３０、Ｓ１２３５、Ｓ１２４０）。一方、隣接したページは互いに類似のスレッショルド電圧分布特性を有することができ、それに伴い、前記順次読み出し動作のうちの一つで検出された前記最適読み出しレベルを用い、前記順次読み出し動作中後続読み出し動作の硬判定読み出し動作が実行されれば、前記硬判定読み出し動作により読み出された硬判定データが信頼性情報なしで誤り訂正が可能である場合が発生する確率が増加することができる。したがって、前記後続読み出し動作において、軟判定読み出し動作および再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２３は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートである。
図２３を参照すれば、不揮発性メモリ装置は読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つのいずれかによって誤り訂正可能であるかどうかとは関係なく、再読み出しを行うかまたは、誤り訂正可能であるかどうかにより再読み出しを選択的に行う。前記読み出し動作が順次読み出し動作のうちの一つであるかまたは、ランダム読み出し動作のうちの一つであるかどうかが判断されることができる（Ｓ１３１０。
前記読み出し動作が前記ランダム読み出し動作のうちの一つである場合（Ｓ１３１０（Ｒａｎｄｏｍ Ｒｅａｄ））、前記不揮発性メモリ装置は硬判定データを読み出す硬判定読み出し動作を行い、（Ｓ１３２０）、前記硬判定データが信頼性情報なしで誤り訂正が可能である場合（Ｓ１３２５（Ｙｅｓ））、軟判定読み出し動作および再読み出しを行わず、前記読み出し動作を完了することができる（Ｓ１３５０）。前記硬判定データが信頼性情報なしで誤り訂正が可能ではない場合（Ｓ１３２５（Ｎｏ））、前記不揮発性メモリ装置は前記硬判定データに対する信頼性情報を有する軟判定データを読み出す軟判定読み出し動作を行い（Ｓ１３３０）、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能である場合（Ｓ１３３５（Ｙｅｓ））、再読み出しを行わず、前記読み出し動作を完了でき（Ｓ１３５０）、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能ではない場合（Ｓ１３３５（Ｎｏ））、再読み出しを行い、（（Ｓ１３４０、前記再読み出しによって検出された最適読み出しレベルを保存し（Ｓ１３４５、前記読み出し動作を完了することができる（Ｓ１３５０）。
前記読み出し動作が前記順次読み出し動作のうちの一つである場合（Ｓ１３１０（Ｓｅｑｕｅｎｔｉａｌ Ｒｅａｄ））、前記不揮発性メモリ装置は読み出されたデータが軟判定読み出し動作により、誤り訂正が可能である場合でも再読み出しを行う。すなわち、前記不揮発性メモリ装置は硬判定データを読み出す硬判定読み出し動作を行い、（Ｓ１３６０、前記硬判定データが信頼性情報なしで誤り訂正が可能である場合（Ｓ１３６５（Ｙｅｓ））、軟判定読み出し動作および再読み出しを行わず、前記読み出し動作を完了することができる（Ｓ１３９０）。前記硬判定データが信頼性情報なしで誤り訂正が可能ではない場合（Ｓ１３６５（Ｎｏ））、前記不揮発性メモリ装置は前記硬判定データに対する信頼性情報を有する軟判定データを読み出す軟判定読み出し動作を行う（Ｓ１３７０）。また、前記不揮発性メモリ装置は、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能ではないかまたは（Ｓ１３７５（Ｎｏ））、前記硬判定データが前記信頼性情報に基づき、誤り訂正が可能である場合でも（Ｓ１３７５（Ｙｅｓ））、最適読み出しレベルを検出する再読み出しを行う（Ｓ１３８０。前記不揮発性メモリ装置は前記順次読み出し動作中後続読み出し動作において、使われるように前記最適読み出しレベルを保存してＳ１３８５、前記読み出し動作を完了することができる（Ｓ１３９０）。前記順次読み出し動作中後続読み出し動作において、後続硬判定読み出し動作は前記保存された最適読み出しレベルを用い、実行されることができる（Ｓ１３６０）。一方、隣接したページは互いに類似のスレッショルド電圧分布特性を有することができ、それに伴い、前記順次読み出し動作のうちの一つで検出された前記最適読み出しレベルを用い、前記順次読み出し動作中後続読み出し動作の硬判定読み出し動作が実行されれば、前記硬判定読み出し動作により読み出された硬判定データが信頼性情報なしで誤り訂正が可能である場合が発生する確率が増加することができる。したがって、前記後続読み出し動作において、軟判定読み出し動作および再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２４は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図２５はメモリブロック別に最適読み出しレベルを保存する不揮発性メモリ装置を説明するための図面である。
図２４を参照すれば、不揮発性メモリ装置は各メモリブロックが消去されてプログラムされた後、最初の実行される読み出し動作において、誤り訂正可能であるかどうかとは関係なく、再読み出しを行う。また、前記再読み出しによって検出された最適読み出しレベルはメモリブロック別に保存されることができる。
例えば、前記不揮発性メモリ装置はメモリブロックを消去して（Ｓ１４１０）、前記メモリブロックのページにデータを記入するプログラム動作を行う（Ｓ１４２０）。この後、前記不揮発性メモリ装置は前記メモリブロックの前記ページからデータを読み出す読み出し動作を行う（Ｓ１４３０）。この際、前記不揮発性メモリ装置は前記読み出し動作が前記メモリブロックが消去およびプログラムされた後、前記メモリブロックに対し最初に実行される読み出し動作なのか可否を判断することができる（Ｓ１４４０）。前記読み出し動作が前記メモリブロックに対し最初に実行される読み出し動作において、ない場合（Ｓ１４４０（Ｎｏ））、前記不揮発性メモリ装置は、前記データが誤り訂正可能ではない場合にだけ（Ｓ１４８０（Ｎｏ））、再読み出しを行い、前記データが誤り訂正可能である場合（Ｓ１４８０(Ｙｅｓ））、再読み出しを行わず、読み出し動作を完了することができる（Ｓ１４９０）。
また、前記読み出し動作が前記メモリブロックに対し最初に実行される読み出し動作において、ある場合（Ｓ１４４０（Ｙｅｓ））、前記不揮発性メモリ装置は、前記データが誤り訂正可能であるかどうかとは関係なく、前記再読み出しを行う（Ｓ１４５０及びＳ１４６０）。すなわち、前記不揮発性メモリ装置は、前記データが誤り訂正可能ではないかまたは（Ｓ１４５０（Ｎｏ））、前記データが誤り訂正可能である場合でも（Ｓ１４５０（Ｙｅｓ））、前記再読み出しを行い、最適読み出しレベルを検出して（Ｓ１４６０）、後続読み出し動作のために前記メモリブロックに対する前記最適読み出しレベルを保存して（Ｓ１４７０）、読み出し動作を完了することができる（Ｓ１４９０）。
一実施形態において、前記最適読み出しレベルはメモリブロック別に保存されることができる。例えば、図２５に示されているように、第１ページＰＡＧＥ１に対する読み出し動作が第１メモリブロック１５１０及びＭＢ１が消去およびプログラムされた後、第１メモリブロック１５１０及びＭＢ１に対し最初に実行される読み出し動作において、ある場合、読み出されたデータが誤り訂正可能であるかどうかとは関係なく、最適読み出しレベルＲＬ１を検出する再読み出しが実行されることができる。最適読み出しレベルＲＬ１は最適読み出しレベル保存テーブル１５５０に第１メモリブロック１５１０及びＭＢ１に対し、保存されることができる。以後、第２ページＰＡＧＥ２に対する読み出し動作が実行される場合、第２ページＰＡＧＥ２に対する読み出し動作は最適読み出しレベル保存テーブル１５５０に保存された第１メモリブロック１５１０及びＭＢ１に対する最適読み出しレベルＲＬ１を用い、実行されることができ、読み出されたデータが誤り訂正可能であるかどうかにより再読み出しが選択的に実行されることができる。また、第３ページＰＡＧＥ３に対する読み出し動作が第２メモリブロック１５３０及びＭＢ２が消去およびプログラムされた後、第２メモリブロック１５３０及びＭＢ２に対し最初に実行される読み出し動作において、ある場合、読み出されたデータが誤り訂正可能であるかどうかとは関係なく、最適読み出しレベルＲＬ２を検出する再読み出しが実行されることができる。最適読み出しレベルＲＬ２は最適読み出しレベル保存テーブル１５５０に第２メモリブロック１５３０及びＭＢ２に対し、保存されることができる。以後、第４ページＰＡＧＥ４に対する読み出し動作が実行される場合、第４ページＰＡＧＥ４に対する読み出し動作は最適読み出しレベル保存テーブル１５５０に保存された第２メモリブロック１５３０及びＭＢ２に対する最適読み出しレベルＲＬ２を用い、実行されることができ、読み出されたデータが誤り訂正可能であるかどうかにより再読み出しが選択的に実行されることができる。
一方、同じメモリブロックに属したページは互いに類似のスレッショルド電圧分布特性を有することができ、それに伴い、メモリブロックが消去およびプログラムされた後、最初に実行された読み出し動作において、検出された前記最適読み出しレベルを用い、前記メモリブロックの他のページに対する後続読み出し動作が実行されれば、前記後続読み出し動作により読み出されたデータの誤り訂正が可能である場合が発生する確率が増加することができる。したがって、前記後続読み出し動作において、再読み出しが実行されないことによって前記不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、メモリブロックが消去およびプログラムされた後、最初に実行された読み出し動作において、読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出する再読み出しが実行されることができる。また、前記最適読み出しレベルはメモリブロック別で保存されることができる。それに伴い、メモリブロック別で保存された前記最適読み出しレベルを用い、後続読み出し動作が実行されることによって、前記後続読み出し動作において、再読み出しが実行されないことによって、不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２６は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図２７はワードラインの位置により最適読み出しレベルを保存する不揮発性メモリ装置を説明するための図面である。
図２６を参照すれば、不揮発性メモリ装置は読み出し動作が実行されるページのワードラインがメモリブロックの端の領域に位置するのかまたは、端の領域に位置しないのかどうかにより誤り訂正可能であるかどうかにより再読み出しを選択的に行うかまたは、誤り訂正可能であるかどうかとは関係なく、再読み出しを行う。
例えば、前記不揮発性メモリ装置は一つのワードラインに対応するページに対する読み出し動作を行い（Ｓ１６１０）、前記ワードラインが前記ワードラインに連結されたメモリセルを含むメモリブロックの端の領域に位置するのか可否を判断することができる（Ｓ１６２０）。前記ワードラインが前記メモリブロックの端の領域に位置したワードラインである場合（Ｓ１６２０（Ｙｅｓ））、前記不揮発性メモリ装置は誤り訂正可能であるかどうかにより再読み出しを選択的に行い、前記再読み出しが実行されても最適読み出しレベルを保存しないで読み出し動作を完了することができる（Ｓ１６２５）。一方、前記ワードラインが前記メモリブロックの端の領域に位置しなかったワードラインである場合（Ｓ１６２０（Ｎｏ））、前記不揮発性メモリ装置は誤り訂正可能であるかどうかに関係なく、再読み出しを行い、最適読み出しレベルを保存して読み出し動作を完了することができる（Ｓ１６４０、Ｓ１６４５、Ｓ１６５０）。
例えば、図２７に示されているように、メモリブロック１７００の少なくとも片方の端の領域に位置した少なくとも一つのワードラインＷＬ１、ＷＬ２、ＷＬＮ−１、ＷＬＮに連結されたページＰＡＧＥ１、ＰＡＧＥ２、ＰＡＧＥＮ−１、ＰＡＧＥＮに対する読み出し動作において、誤り訂正可能であるかどうかにより再読み出しが選択的に実行され、前記再読み出しが実行されても最適読み出しレベルが保存されないことがある。一方、メモリブロック１７００の中心領域（すなわち、端の領域を除いた領域）に位置したワードラインＷＬ３、ＷＬ４、ＷＬＫ、ＷＬＫ＋１、ＷＬＮ−３、ＷＬＮ−２に連結されたページＰＡＧＥ３、ＰＡＧＥ４、ＰＡＧＥＫ、ＰＡＧＥＫ＋１、ＰＡＧＥＮ−３、ＰＡＧＥＮ−２に対する読み出し動作のうちの一つの読み出し動作において、誤り訂正可能であるかどうかに関係なく、再読み出しが実行され、最適読み出しレベルが保存されることができる。
後続読み出し動作において、前記後続読み出し動作は前記保存された最適読み出しレベルを用い、実行されて（Ｓ１６６０）、誤り訂正可能であるかどうかにより再読み出しおよび最適読み出しレベルの保存が選択的に実行されて前記後続読み出し動作が完了することができる（Ｓ１６７０、Ｓ１６８０、Ｓ１６８５、Ｓ１６９０）。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、各メモリブロックでスレッショルド電圧分布特性が異なるページと相異なった最も端の領域に位置したページの読み出し動作時、最適読み出しレベルを保存しないで、スレッショルド電圧分布特性が異なるページと類似の中心領域に位置したページの読み出し動作時誤り訂正可能であるかどうかとは関係なく、最適読み出しレベルを検出および保存することによって、後続読み出し動作において、再読み出しが実行されないことがあって、不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図２８は本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法を示すフローチャートで、図２９はプログラムおよび消去回数によるスレッショルド電圧移動を示す図面である。
図２８を参照すれば、不揮発性メモリ装置はメモリブロックのプログラムおよび消去回数（Ｐｒｏｇｒａｍ ＆ Ｅｒａｓｅ Ｃｙｃｌｅ、Ｐ/Ｅ Ｃｙｃｌｅ）（または、消去回数）が所定の値のうちの一つである時、誤り訂正可能であるかどうかとは関係なく、再読み出しを行う。
例えば、前記不揮発性メモリ装置は前記不揮発性メモリ装置の消去回数または、各メモリブロックの消去回数をカウントすることができる（Ｓ１８１０）。すなわち、前記不揮発性メモリ装置は前記メモリブロックが消去されるたびに（Ｓ１８７０（Ｙｅｓ））前記メモリブロックに対する消去回数を増加させることができる。前記不揮発性メモリ装置は前記メモリブロックに含まれたページに対する読み出し動作を行い（Ｓ１８２０）、前記メモリブロックの消去回数を所定の値と比較することができる（Ｓ１８３０）。前記メモリブロックの消去回数が前記所定の値と一致しない場合（または、一実施形態において、少ない場合）（Ｓ１８３０（Ｎｏ））、前記不揮発性メモリ装置は誤り訂正可能であるかどうかにより再読み出しを選択的に行い、前記読み出し動作を完了することができる（Ｓ１８６０）。また、前記メモリブロックの消去回数が前記所定の値のうちの一つと一致する場合（または、一実施形態において、大きい場合）（Ｓ１８３０（Ｙｅｓ））、前記不揮発性メモリ装置は誤り訂正可能であるかどうかとは関係なく、再読み出しを行い（Ｓ１８４０）、最適読み出しレベルを保存して（Ｓ１８５０）前記読み出し動作を完了することができる（Ｓ１８６０）。
実施形態により、誤り訂正可能であるかどうかとは関係なく、再読み出しが実行される前記所定の値は一定の間隔を有するか、徐々に小さくなる間隔を有することができる。例えば、図２９に示されているように、各メモリブロックの消去回数が増加するにつれ、前記メモリブロックに含まれたメモリセルの劣化程度が増加することができ、各ページのスレッショルド電圧移動の程度が増加することができる。それに伴い、各メモリブロックの消去回数が増加するにつれ誤り訂正可能であるかどうかとは関係なく、実行される再読み出しがより頻繁に実行されるように、前記所定の値は徐々に小さくなる間隔を有することができる。
上述したように、本発明の他の実施形態による不揮発性メモリ装置のデータ読み出し方法において、所定の消去回数で誤り訂正可能であるかどうかとは関係なく、最適読み出しレベルを検出および保存することによって、後続読み出し動作において、再読み出しが実行されないことがあって、不揮発性メモリ装置の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図３０は本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
図３０を参照すれば、不揮発性メモリ装置１９００はメモリセルアレイ１９１０、ページバッファ回路１９２０、ロウデコーダ１９３０、電圧生成器１９４０、入出力バッファ回路１９６０、および制御回路１９５０を含む。一実施形態において、不揮発性メモリ装置１９００はフラッシュメモリ装置でもよい。他の実施形態で、不揮発性メモリ装置１９００はＰＲＡＭ（Ｐｈａｓｅ ＣｈａｎｇｅＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（ＲｅＳｉｓｔａｎｃｅ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｉｒｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等と同じ任意の不揮発性メモリ装置でもよい。
メモリセルアレイ１９１０は複数のワードラインおよび複数のビットラインにそれぞれ連結される複数のメモリセルを含む。図３１乃至図３３を参照し、後述するように、前記複数のメモリセルはそれぞれＮＡＮＤまたはＮＯＲフラッシュメモリセルであることもあり、２次元アレイ（ａｒｒａｙ）構造または、３次元垂直アレイ構造で配列されることができる。
一実施形態において、前記複数のメモリセルはそれぞれ一つのデータビットを保存するシングルレベルメモリセルＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ）または、複数のデータビットを保存するマルチレベルメモリセルＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ ｍｅｍｏｒｙ Ｃｅｌｌ）でもよい。マルチレベルメモリセルの場合に記入モードでのプログラム方式はシャドウプログラム方式、リプログラム方式または、オンチップバッファドプログラム方式と同じ多様なプログラム方式が適用されることができる。
ページバッファ回路１９２０は前記複数のビットラインに連結され、メモリセルアレイ１９１０にプログラムされる記入データを保存したりあるいはメモリセルアレイ１９１０から感知された読み出しデータを保存する。すなわち、ページバッファ回路１９２０はフラッシュメモリ装置１９００の動作モードにより記入ドライバーとしてまたは、感知増幅器として動作することができる。例えば、ページバッファ回路１９２０は記入モードで記入ドライバーとして動作して、読み出しモードで感知増幅器として動作することができる。入出力バッファ回路１９６０は外部のメモリコントローラーからメモリセルアレイ１９１０に記入されたデータを受信して、メモリセルアレイ１９１０から読み出されたデータを前記メモリコントローラーで転送することができる。
ロウデコーダ１９３０は前記複数のワードラインに連結され、ロウアドレスに応答して前記複数のワードラインのうち少なくとも一つを選択することができる。電圧生成器１９４０は制御回路１９５０の制御によりプログラム電圧、パス電圧、検証電圧、消去電圧および読み出し電圧と同じワードライン電圧を生成することができる。制御回路１９５０はメモリセルアレイ１９１０に対するデータ保存、消去および読み出し動作を行うようにページバッファ回路１９２０、ロウデコーダ１９３０、電圧生成器１９４０および入出力バッファ回路１９６０を制御することができる。
一実施形態において、不揮発性メモリ装置１９００は最適読み出しレベル保存部１９７０を含むことができる。最適読み出しレベル保存部１９７０は制御回路１９５０の内部または、外部に位置することができる。制御回路１９５０はワードラインに読み出し電圧を印加し前記複数のメモリセルのうち、前記ワードラインに連結されたメモリセルに対する第１読み出し動作を行い、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように再読み出しを行い、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うために最適読み出しレベル保存部１９７０に前記最適読み出しレベルを保存するように不揮発性メモリ装置１９００を制御することができる。すなわち、不揮発性メモリ装置１９００は誤り訂正可能であるかどうかとは関係なく、再読み出しを行い、検出された最適読み出しレベルを用い、後続読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置１９００の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図３１、図３２および図３３は図３０の不揮発性メモリ装置に含まれるメモリセルアレイの例を示す図面である。
図３１はＮＯＲ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図で、図３２はＮＡＮＤ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図であり、図３３は垂直型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図である。
図３１を参照すれば、メモリセルアレイ１９１０ａは複数のメモリセルＭＣ１を含むことができる。同じ列に配列されたメモリセルＭＣ１はビットラインＢＬ１、…、ＢＬｍのうちの一つと共通ソースラインＣＳＬの間に並列に配置され、同様の行に配列されたメモリセルＭＣ１はワードラインＷＬ１、ＷＬ２、…、ＷＬｎのうちの一つに共通に連結されることができる。例えば、第１列に配列されたメモリセルは第１ビットラインＷＬ１と共通ソースラインＣＳＬの間に並列に配置されることができる。第１行に配列されたメモリセルのゲート電極は第１ワードラインＷＬ１に共通に連結されることができる。メモリセルＭＣ１はワードラインＷＬ１、…、ＷＬｎに印加される電圧のレベルにより制御されることができる。メモリセルアレイ１９１０ａを含むＮＯＲ型フラッシュメモリ装置はバイト（ｂｙｔｅ）単位または、ワード（ｗｏｒｄ）単位で記入動作および読み出し動作を行い、ブロックｂｌｏｃｋ、１９１２ａ単位で消去動作を行う。
図３２を参照すれば、メモリセルアレイ１９１０ｂはストリング選択トランジスターＳＳＴ、接地選択トランジスターＧＳＴおよびメモリセルＭＣ２を含むことができる。ストリング選択トランジスターＳＳＴはビットラインＢＬ１、…、ＢＬｍに連結され、接地選択トランジスターＧＳＴは共通ソースラインＣＳＬに連結されることができる。同じ列に配列されたメモリセルＭＣ２はビットラインＢＬ１、…、ＢＬｍのうちの一つと共通ソースラインＣＳＬの間に直列に配置され、同様の行に配列されたメモリセルＭＣ２はワードラインＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎ−１、ＷＬｎのうちの一つに共通に連結されることができる。すなわち、ストリング選択トランジスターＳＳＴと接地選択トランジスターＧＳＴの間にメモリセルＭＣ２が直列に連結され、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬの間には１６個、３２個または、６４個の複数のワードラインが配列されることができる。
ストリング選択トランジスターＳＳＴはストリング選択ラインＳＳＬに連結され、ストリング選択ラインＳＳＬから印加される電圧のレベルにより制御されることができ、接地選択トランジスターＧＳＴは接地選択ラインＧＳＬに連結され、接地選択ラインＧＳＬから印加される電圧のレベルにより制御されることができる。メモリセルＭＣ２はワードラインＷＬ１、…、ＷＬｎに印加される電圧のレベルにより制御されることができる。
メモリセルアレイ１９１０ｂを含むＮＡＮＤ型フラッシュメモリ装置はページＰＡＧＥ及び１９１１ｂ単位で記入動作および読み出し動作を行い、ブロック１９１２ｂ単位で消去動作を行う。一方、実施形態にしたがって、ページバッファはそれぞれ偶数ビットラインと奇数ビットラインが一つずつ連結されることができる。この場合、偶数ビットラインは偶数ページを形成して、奇数ビットラインは奇数ページを形成して、メモリセルＭＣ２に対する記入動作は偶数ページと奇数ページが交替して次々と実行されることができる。
図３３を参照すれば、メモリセルアレイ１９１０ｃは垂直構造を有する複数のストリング１９１３ｃを含むことができる。ストリング１９１３ｃは第２方向について複数個で形成されてストリング列を形成することができるし、前記ストリング列は第３方向について複数個で形成されてストリングアレイを形成することができる。複数のストリング１９１３ｃはビットラインＢＬ１、…、ＢＬｍと共通ソースラインＣＳＬの間に第１方向について直列に配置される接地選択トランジスターＧＳＴＶ、メモリセルＭＣ３およびストリング選択トランジスターＳＳＴＶをそれぞれ含むことができる。
接地選択トランジスターＧＳＴＶは接地選択ラインＧＳＬ１１、ＧＳＬ１２、…、ＧＳＬｉ１、ＧＳＬｉ２にそれぞれ連結され、ストリング選択トランジスターＳＳＴＶはストリング選択ラインＳＳＬ１１、ＳＳＬ１２、…、ＳＳＬｉ１、ＳＳＬｉ２にそれぞれ連結されることができる。同じ層に配列されるメモリセルＭＣ３はワードラインＷＬ１、ＷＬ２、…、ＷＬｎ−１、ＷＬｎのうちの一つに共通に連結されることができる。接地選択ラインＧＳＬ１１、…、ＧＳＬｉ２およびストリング選択ラインＳＳＬ１１、…、ＳＳＬｉ２は前記第２方向で延び、前記第３方向について複数個で形成されることができる。ワードラインＷＬ１、…、ＷＬｎは前記第２方向で延びて前記第１方向および前記第３方向について複数個で形成されることができる。ビットラインＢＬ１、…、ＢＬｍは前記第３方向で延びて前記第２方向について複数個で形成されることができる。メモリセルＭＣ３はワードラインＷＬ１、…、ＷＬｎに印加される電圧のレベルにより制御されることができる。
メモリセルアレイ１９１０ｃを含む垂直型フラッシュメモリ装置はＮＡＮＤフラッシュメモリセルを含むことで、ＮＡＮＤ型フラッシュメモリ装置と同じようにページ単位で記入動作および読み出し動作を行い、ブロック単位で消去動作を行う。
実施形態にしたがって、一つのストリング１９１３ｃに含まれる二つのストリング選択トランジスターは一つのストリング選択ラインに連結されて一つのストリングに含まれる二つの接地選択トランジスターは一つの接地選択ラインに連結されるように具現されることもできる。また、実施形態にしたがって、一つのストリングは一つのストリング選択トランジスターおよび一つの接地選択トランジスターを含んで具現されることもできる。
図３４は本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの一例を示すブロック図である。
図３４を参照すれば、メモリシステム２０００ａはメモリコントローラー２０１０ａおよび不揮発性メモリ装置２０２０ａを含む。
不揮発性メモリ装置２０２０ａはデータを保存する複数のメモリセルを有するメモリセルアレイ２０２５ａを含むことができる。不揮発性メモリ装置２０２０ａは読み出し動作を行い、前記読み出し動作により読み出されたデータが誤り訂正可能であるかどうかとは関係なく、再読み出しを行い、最適読み出しレベルを検出および保存することができる。また、不揮発性メモリ装置２０２０ａは前記保存された最適読み出しレベルを用い、後続読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置２０２０ａの平均読み出し時間および平均読み出しレイテンシが減少することができる。
メモリコントローラー２０１０ａは不揮発性メモリ装置２０２０ａを制御する。メモリコントローラー２０１０ａは外部のホストと不揮発性メモリ装置２０２０ａの間のデータ交換を制御することができる。メモリコントローラー２０１０ａは中央処理装置ＣＰＵのようなプロセッサ２０１１ａ、バッファメモリ２０１２ａ、ホストインターフェース２０１３ａ、メモリインターフェース２０１４ａおよびＥＣＣブロック２０１５ａを含むことができる。プロセッサ２０１１ａは前記データ交換のための動作を行う。一実施形態において、バッファメモリ２０１２ａはＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）で具現されることができる。他の実施形態で、バッファメモリ２０１２ａはＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ、ＰＲＡＭ、ＲＲＡＭ（登録商標）、ＭＲＡＭなどで具現されることができる。実施形態にしたがって、バッファメモリ２０１２ａはメモリコントローラー２０１０ａの内部または、外部に位置することができる。
ホストインターフェース２０１３ａは前記ホストと連結され、メモリインターフェース２０１４ａは不揮発性メモリ装置２０２０ａと連結される。プロセッサ２０１１ａはホストインターフェース２０１３ａを通じて前記ホストと通信することができる。例えば、ホストインターフェース２０１３ａはＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ ｓｍａｌｌＤｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）等と同じ多様なインターフェースプロトコルのうち少なくとも一つを通じてホストと通信するように構成されることができる。また、プロセッサ２０１１ａはメモリインターフェース２０１４ａを通じて不揮発性メモリ装置２０２０ａと通信することができる。ＥＣＣブロック２０１５ａは前記ホストから提供されたデータをＥＣＣエンコーディングして不揮発性メモリ装置２０２０ａに提供して、不揮発性メモリ装置２０２０ａから読み出されたデータをＥＣＣデコーディング下で前記ホストに提供することができる。一実施形態において、ＥＣＣブロック２０１５ａはＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用い、ＥＣＣエンコーディングおよびＥＣＣデコーディングを行う。他の実施形態で、ＥＣＣブロック２０１５ａはＬＤＰＣ（Ｌｏｗ ＤｅｎＳｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号を用い、ＥＣＣエンコーディングおよびＥＣＣデコーディングを行う。または他の実施形態で、ＥＣＣブロック２０１５ａはターボ符号（Ｔｕｒｂｏ Ｃｏｄｅ）、リード−ソロモン符号（ｒｅａｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）、コンボルリューション符号（Ｃｏｎｖｏｌｕｔｉｏｎ Ｃｏｄｅ）、ＲＳＣ（ＲｅｃｕｒＳｉｖｅ Ｓｙｓｔｅｍａｔｉｃ Ｃｏｄｅ）、ＴＣＭ（Ｔｒｅｌｌｉｓ−Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）等の符号化された変調（Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ）、または、異なる誤り訂正符号を用い、ＥＣＣエンコーディングおよびＥＣＣデコーディングを行う。実施形態により、メモリコントローラー２０１０ａが不揮発性メモリ装置２０２０ａにビルトイン（ｂｕｉｌｔ−ｉｎ）されて具現されたり、メモリコントローラー２０１０ａおよび不揮発性メモリ装置２０２０ａがそれぞれ別途のチップで具現されることができる。
メモリシステム２０００ａはメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）等と同じ形態で具現されることができる。 不揮発性メモリ装置２０２０ａ、メモリコントローラー２０１０ａ、および/または、メモリシステム２０００ａは多様な形態のパッケージを用い、具現されるのに、例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ Ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ （ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、ｓｍａｌｌＯｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ ｓｍａｌｌＯｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅｅ（ＷＳＰ）等と同じパッケージを用い、具現されることができる。
図３５は本発明の実施形態による不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの他の例を示すブロック図である。
図３５を参照すれば、メモリシステム２０００ｂはメモリコントローラー２０１０ｂ、少なくとも一つの不揮発性メモリ装置２０２０ｂおよびバッファメモリ２０１７ｂを含む。一実施形態において、バッファメモリ２０１７ｂはＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で具現されることができ、メモリコントローラー２０１０ｂの外部に位置することができる。不揮発性メモリ装置２０２０ｂはメモリセルアレイ２０２５ｂを含み、メモリコントローラー２０１０ｂはプロセッサ２０１１ｂ、ホストインターフェース２０１３ｂ、メモリインターフェース２０１４ｂ、ＥＣＣブロック２０１５ｂ、およびバッファメモリ２０１７ｂを制御するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）コントローラー２０１６ｂを含むことができる。図３５のメモリシステム２０００ｂは、バッファメモリ２０１７ｂがメモリコントローラー２０１０ｂの外部に位置したことの他に、図３４のメモリシステム２０００ａと実質的に類似の構成および動作を有することができる。
図３６は本発明の一実施形態によるメモリシステムの駆動方法を示すフローチャートである。
図３６を参照すれば、メモリコントローラー２０１０および不揮発性メモリ装置２０２０を含むメモリシステムの駆動方法において、メモリコントローラー２０１０が不揮発性メモリ装置２０２０に読み出しコマンドを転送して（Ｓ２１１０）、不揮発性メモリ装置２０２０は前記読み出しコマンドに応答して第１読み出し動作を行うことによってメモリコントローラー２０１０に前記第１読み出し動作により読み出されたデータを転送することができる（Ｓ２１２０及びＳ２１３０）。メモリコントローラー２０１０は前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、不揮発性メモリ装置２０２０に再読み出しコマンドを転送することができる（Ｓ２１４０）。すなわち、メモリコントローラー２０１０は前記データの誤り訂正可能可否を判断（Ｓ２１７０）する前、または、前記データの誤り訂正可能可否が判断された後でも前記判断の結果と関係なく、不揮発性メモリ装置２０２０に再読み出しコマンドを転送することができる。不揮発性メモリ装置２０２０は前記再読み出しコマンドに応答して、再読み出しを行い、前記再読み出しによって読み出されたデータをメモリコントローラー２０１０に転送することができる（Ｓ２１５０及びＳ２１６０）。メモリコントローラー２０１０は前記第１読み出し動作により読み出されたデータの誤り訂正可能である場合（Ｓ２１７０（Ｙｅｓ））、前記再読み出しによって読み出されたデータを無視して、前記第１読み出し動作により読み出されたデータにＥＣＣデコーディングを行い、原本データを復元することができる（Ｓ２１８０）。また、前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではない場合（Ｓ２１７０（Ｎｏ））、メモリコントローラー２０１０は前記再読み出しによって読み出されたデータにＥＣＣデコーディングを行い、原本データを復元することができる（Ｓ２１８０）。また、不揮発性メモリ装置２０２０は、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記再読み出しによって検出された前記最適読み出しレベルを保存することができる（Ｓ２１９０）。
上述したように、本発明の一実施形態によるメモリシステムの駆動方法において、不揮発性メモリ装置２０２０が前記第１読み出し動作において、検出された前記最適読み出しレベルを用い、少なくとも一つの後続の第２読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置２０２０の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図３７は本発明の他の実施形態によるメモリシステムの駆動方法を示すフローチャートである。
図３７を参照すれば、メモリコントローラー２０１０は不揮発性メモリ装置２０２０に一つのコマンド（例えば、読み出しおよび再読み出しコマンド（Ｒｅａｄ ｗ/ Ｒｅａｄ Ｒｅｔｒｙ ＣＭＤ））を転送し、不揮発性メモリ装置２０２０が読み出し動作実行後誤り校正可能の有無と関係なく、再読み出しを行うようにすることができる。例えば、メモリコントローラー２０１０は不揮発性メモリ装置２０２０に読み出しおよび再読み出しコマンドを転送することができる（Ｓ２２１０）。不揮発性メモリ装置２０２０は前記読み出しおよび再読み出しコマンドに応答して第１読み出し動作を行い、メモリコントローラー２０１０に前記第１読み出し動作により読み出されたデータを転送することができる（Ｓ２２２０及びＳ２２３０）。メモリコントローラー２０１０は前記読み出し動作により読み出されたデータにＥＣＣデコーディングを行い、原本データを復元することができる（Ｓ２２６０）。不揮発性メモリ装置２０２０は、追加的なコマンドを受信しなくても、前記読み出しおよび再読み出しコマンドに応答して前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しを行う（Ｓ２２４０）。また、不揮発性メモリ装置２０２０は、最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記最適読み出しレベルを保存することができる（Ｓ２２５０）。
上述したように、本発明の他の実施形態によるメモリシステムの駆動方法において、不揮発性メモリ装置２０２０が前記第１読み出し動作において、検出された前記最適読み出しレベルを用い、少なくとも一つの後続の第２読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置２０２０の平均読み出し時間および平均読み出しレイテンシが減少することができる。
図３８は本発明の実施形態によるメモリシステムがメモリカードに応用された例を示す図面である。
図３８を参照すれば、メモリカード２３００は複数の接続ピン２３１０、メモリコントローラー２３２０および不揮発性メモリ装置２３３０を含む。
ホストとメモリカード２３００の間の信号が送受信されるように複数の接続ピン２３１０は前記ホストに連結されることができる。複数の接続ピン２３１０はクロックピン、コマンドピン、データピンおよび/または、リセットピンを含むことができる。
メモリコントローラー２３２０は、前記ホストからデータを受信して、前記受信されたデータを不揮発性メモリ装置２３３０に保存することができる。
不揮発性メモリ装置２３３０は読み出し動作を行い、前記読み出し動作により読み出されたデータが誤り訂正可能であるかどうかとは関係なく、再読み出しを行い、最適読み出しレベルを検出および保存することができる。また、不揮発性メモリ装置２３３０は前記保存された最適読み出しレベルを用い、後続読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置２３３０の平均読み出し時間および平均読み出しレイテンシが減少することができる。
例えば、メモリカード２３００はマルチメディアカード（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ：ＭＭＣ）、エンベデッドマルチメディアカード（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ：ｅＭＭＣ）、ハイブリッドエンベデッドマルチメディアカード（ｈｙｂｒｉｄ ｅｍｂｅｄｄｅｄ ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ;ｈｙｂｒｉｄ ｅＭＭＣ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、マイクロＳＤカード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）カード、チップカード（Ｃｈｉｐ Ｃａｒｄ）、ＵＳＢカード、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、ＣＦカード（Ｃｏｍｐａｃｔ Ｆｌａｓｈ Ｃａｒｄ）等と同じメモリカードでもよい。
実施形態にしたがって、メモリカード（２３００）はコンピュータ（ｃｏｍｐｕｔｅｒ）、ノートブック（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（Ｓｍａｒｔ ｐｈｏｎｅ）、ＭＰ３プレーヤー、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ ＡｓＳｉｓｔａｎｔｓ）、Ｐ．Ｍ．Ｐ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌ）等と同じホストに装着されることができる。
図３９は本発明の実施形態によるメモリシステムがソリッドステートドライブに応用された例を示す図面である。
図３９を参照すれば、ソリッドステートドライブＳＳＤ２４００（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）はメモリコントローラー２４１０、バッファメモリ２４２０および複数の不揮発性メモリ装置２４５０を含む。
メモリコントローラー２４１０は、ホスト（未図示）からデータを受信して、前記受信されたデータを複数の不揮発性メモリ装置２４５０に保存することができる。バッファメモリ２４２０は前記ホストと複数の不揮発性メモリ装置２４５０の間で交換されるデータを一時保存することができ、メモリコントローラー２４１０の外部に位置するＤＲＡＭで具現されることができる。
各不揮発性メモリ装置２４５０は読み出し動作を行い、前記読み出し動作により読み出されたデータが誤り訂正可能であるかどうかとは関係なく、再読み出しを行い、最適読み出しレベルを検出および保存することができる。また、不揮発性メモリ装置２４５０は前記保存された最適読み出しレベルを用い、後続読み出し動作を行う。それに伴い、後続読み出し動作において、読み出されたデータが軟判定読み出し動作および/または再読み出しなしで誤り訂正可能になることができ、軟判定読み出し動作および/または再読み出しが実行されないことによって不揮発性メモリ装置２４５０の平均読み出し時間および平均読み出しレイテンシが減少することができる。
実施形態にしたがって、ソリッドステートドライブ２４００はコンピュータ、ノートブック、携帯電話、スマートフォン、ＭＰ３プレーヤー、ＰＤＡ、Ｐ．Ｍ．Ｐ、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソールなどと同じホストに装着されることができる。
図４０は本発明の実施形態によるコンピューティングシステムを示すブロック図である。
図４０を参照すれば、コンピューティングシステム２５００はプロセッサ２５１０、メモリ装置２５２０、ユーザインタフェース２５３０、バス２５５０およびメモリシステム２５６０を含む。実施形態により、コンピューティングシステム２５００はベースバンドチップセット（ｂａｓｅｂａｎｄ Ｃｈｉｐｓｅｔ）と同じモデム２５４０をさらに含むことができる。
プロセッサ２５１０は特定計算または、タスクを実行することができる。例えば、プロセッサ２５１０はマイクロプロセッサーまたは、中央処理装置ＣＰＵでもよい。プロセッサ２５１０はアドレスバス、制御バスおよび/または、データバスのようなバス２５５０を通じてメモリ装置１１２０に連結されることができる。例えば、メモリ装置２５２０はＤＲＡＭ、モバイルＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＰＲＡＭ、ＲＲＡＭ（登録商標）および/またはＭＲＡＭで具現されることができる。また、プロセッサ２５１０は周辺構成要素相互連結ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ）バスのような拡張バスに連結されることができる。それに伴い、プロセッサ２５１０はキーボードまたは、マウスのような一つ以上の入力装置、プリンタまたは、ディスプレイ装置のような一つ以上の出力装置を含むユーザインタフェース２５３０を制御することができる。モデム２５４０は外部装置と無線でデータを送受信することができる。メモリシステム２５６０の不揮発性メモリ装置２５８０にはプロセッサ２５１０により処理されたデータまたは、モデム２５４０を通じて受信されたデータなどがメモリコントローラー２５７０を通じて保存されることができる。コンピューティングシステム２５００は動作電圧を供給するためのパワーサプライをさらに含むことができる。また、コンピューティングシステム２５１０は、実施形態にしたがって、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサＣＩＳ（ｃａｍｅｒａ ｉｍａｇｅ ｐｒｏｃｅｓｓｏｒ）等をさらに含むことができる。
本発明はフラッシュメモリのような不揮発性メモリ装置、およびこれを含む多様な装置およびシステムに適用されることができる。したがって、本発明は不揮発性メモリ装置を備えるメモリカード、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ：ＳＳＤ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートブック（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（Ｓｍａｒｔ ｐｈｏｎｅ）、ＭＰ３プレーヤー、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブルメディアプレイヤー（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ：ＰＭＰ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌ）等と同じ電子機器に拡大適用されてもよい。
上記において本発明の実施形態を参照して説明したが、当該技術分野当業者は下記の特許請求の範囲に記載された本発明の思想および領域から抜け出さない範囲内で本発明を多様に修正および変更させる可能性があることを理解されたい。
１９１０ メモリセルアレイ
１９５０ 制御回路
１９００ 不揮発性メモリ装置

Claims (30)

  1. メモリ装置のメモリセルに連結された第１ワードラインに第１読み出し電圧を印加し前記メモリセルからデータを読み出す読み出し動作を行う段階と、
    前記読み出し動作において、読み出された前記データが誤り訂正符号によって読み出し可能であるかどうかとは別に前記読み出し動作に応答して、前記メモリセルから前記データを読み出す再読み出し動作を行う段階と、
    前記再読み出し動作に応答して、前記第１読み出し電圧と異なった誤り訂正可能読み出し電圧を決める段階を含む不揮発性メモリ装置の駆動方法。
  2. 前記読み出し動作において、読み出された前記データが前記誤り訂正符号によって読み出し可能であるかどうかを判断する段階をさらに含み、前記再読み出し動作は前記データが前記誤り訂正符号によって読み出し可能であるかどうかの判断に応答して、実行されることを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
  3. 前記メモリセルはメモリブロックの第１ページに対応して、前記メモリブロックの第２ページに対応するメモリセルに連結された第２ワードラインに前記誤り訂正可能読み出し電圧を印加し前記第２ページに対応するメモリセルからデータを読み出す後続読み出し動作を行う段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
  4. 前記後続読み出し動作において、読み出された前記データが前記誤り訂正符号によって誤り訂正可能な確率は前記再読み出し動作の実行に応答して増加することを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  5. 前記後続読み出し動作において、読み出された前記データが前記誤り訂正符号によって誤り訂正可能であるかどうかにより前記第２ページに対する後続再読み出し動作を選択的に実行または省略する段階をさらに含み、前記後続再読み出し動作の再読み出し電圧は前記再読み出し動作の再読み出し電圧と前記誤り訂正可能読み出し電圧の関係に基づくことを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  6. 前記読み出し動作は以前の読み出し動作において、読み出された前記データの信頼性を示す軟判定読み出し動作において、前記後続読み出し動作は前記第２ページに対応する前記メモリセルの第１または、第２状態のうちの一つを示す硬判定読み出し動作において、あることを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  7. 前記読み出し動作は以前に読み出されたページに対し連続した前記第１ページに対する順次読み出し動作を含み、前記後続読み出し動作は前記第１ページに対し連続されない前記第２ページに対するランダム読み出し動作を含むことを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  8. 前記読み出し動作は前記メモリブロックの消去後最初読み出し動作を含むことを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  9. 前記誤り訂正可能読み出し電圧は前記メモリブロックに対応して、複数のメモリブロックそれぞれに対するそれぞれの誤り訂正可能読み出し電圧を保存する段階をさらに含むことを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  10. 前記第１および第２ワードラインは前記メモリブロックの端から離隔されたそれぞれのメモリセルに連結されることを特徴とする請求項３に記載の不揮発性メモリ装置の駆動方法。
  11. 前記メモリセルを含むメモリブロックで以前に実行されたプログラム/消去動作の数を決める段階をさらに含み、前記再読み出し動作は前記プログラム/消去動作の数に基づき、選択的に実行されることを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
  12. 前記再読み出し動作の間前記第１ワードラインに印加される再読み出し電圧の数、および/または、これらの間のそれぞれの範囲は前記読み出し動作において、読み出された前記データが前記誤り訂正符号によって誤り訂正可能であるかどうかにより変更されることを特徴とする請求項１に記載の不揮発性メモリ装置の駆動方法。
  13. 第１ワードラインに第１読み出し電圧を印加し前記第１ワードラインに連結されたメモリセルに対する第１読み出し動作を行う段階と、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように第１再読み出しを行う段階と、
    前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記最適読み出しレベルを保存する段階を含む不揮発性メモリ装置のデータ読み出し方法。
  14. 第２ワードラインに前記最適読み出しレベルを有する第２読み出し電圧を印加し前記第２ワードラインに連結されたメモリセルに対する前記第２読み出し動作を行う段階と、
    前記第２読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより第２再読み出しを選択的に行う段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  15. 前記第２読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかを判断する段階をさらに含み、前記第２再読み出しを選択的に行う段階は、前記第２読み出し動作により読み出されたデータの誤り訂正が可能であると判断された場合、前記第２再読み出しを行わず、前記第２読み出し動作を完了する段階と、
    前記第２読み出し動作により読み出されたデータの誤り訂正が可能ではないと判断された場合、前記第２再読み出しを行う段階を含むことを特徴とする請求項１４に記載の不揮発性メモリ装置のデータ読み出し方法。
  16. 前記第２再読み出しは前記第１再読み出しの結果を用い、実行されることを特徴とする請求項１５に記載の不揮発性メモリ装置のデータ読み出し方法。
  17. 前記第１再読み出しの結果として前記第１読み出し電圧の電圧レベルより低い前記最適読み出しレベルが検出された場合、前記第２再読み出しは前記第２ワードラインに前記第１読み出し電圧の電圧レベルより低い電圧レベルを有する再読み出し電圧を印加し実行され、前記第１再読み出しの結果として前記第１読み出し電圧の電圧レベルより高い前記最適読み出しレベルが検出された場合、前記第２再読み出しは前記第２ワードラインに前記第１読み出し電圧の電圧レベルより高い電圧レベルを有する再読み出し電圧を印加し実行されることを特徴とする請求項１６に記載の不揮発性メモリ装置のデータ読み出し方法。
  18. 前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかを判断する段階をさらに含み、前記第１再読み出しを行う段階は、前記第１読み出し動作により読み出されたデータの誤り訂正が可能ではないと判断された場合、第１範囲を有する第１再読み出し電圧を用い、前記第１再読み出しを行う段階と、
    前記第１読み出し動作により読み出されたデータの誤り訂正が可能であると判断された場合、前記第１範囲より狭い第２範囲を有する第２再読み出し電圧を用い、前記第１再読み出しを行う段階を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  19. 前記第２再読み出し電圧の数は前記第１再読み出し電圧の数より少ないことを特徴とする請求項１８に記載の不揮発性メモリ装置のデータ読み出し方法。
  20. ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号を用い、前記第１読み出し動作により読み出されたデータに対する誤り訂正を行う段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  21. ＬＤＰＣ（Ｌｏｗ ＤｅｎＳｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号を用い、前記第１読み出し動作により読み出されたデータに対する誤り訂正を行う段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  22. 前記第１読み出し動作を行う段階は、前記第１ワードラインに前記第１読み出し電圧を印加し前記第１ワードラインに連結されたメモリセルから第１硬判定データを読み出す第１硬判定読み出し動作を行う段階と、
    前記第１硬判定読み出し動作により読み出された前記第１硬判定データの誤り訂正が可能であるかどうかを判断する段階と、
    前記第１硬判定データの誤り訂正が可能ではないと判断された場合、前記第１ワードラインに連結されたメモリセルから前記第１硬判定データに対する信頼性情報を有する第１軟判定データを読み出す第１軟判定読み出し動作を行う段階を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  23. 前記第１読み出し動作が複数の隣接したページから次々とデータを読み出す順次読み出し動作のうちの一つなのか可否を判断する段階をさらに含み、前記第１読み出し動作が前記順次読み出し動作のうちの一つではないと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより前記第１再読み出しが選択的に実行され、前記第１読み出し動作が前記順次読み出し動作のうちの一つだと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  24. 前記第１読み出し動作が前記第１ワードラインに連結されたメモリセルを含むメモリブロックが消去された後最初に実行される読み出し動作なのか可否を判断する段階をさらに含み、前記第１読み出し動作が前記メモリブロックが消去された後最初に実行される読み出し動作において、はないと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより前記第１再読み出しが選択的に実行され、前記第１読み出し動作が前記メモリブロックが消去された後最初に実行される読み出し動作だと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  25. 前記最適読み出しレベルは前記不揮発性メモリ装置に含まれたメモリブロック別に保存されることを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  26. 前記第１ワードラインが前記第１ワードラインに連結されたメモリセルを含むメモリブロックの端の領域に位置するのか可否を判断する段階をさらに含み、前記第１ワードラインが前記メモリブロックの端の領域に位置したと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより前記第１再読み出しが選択的に実行され、前記第１ワードラインが前記メモリブロックの端の領域に位置されてないと判断された場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  27. 前記第１ワードラインに連結されたメモリセルを含むメモリブロックの消去回数をカウントする段階と、
    前記カウントされた消去回数を所定の値と比較する段階をさらに含み、前記カウントされた消去回数が前記所定の値のうちの一つと一致しない場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかにより前記第１再読み出しが選択的に実行され、前記カウントされた消去回数が前記所定の値のうちの一つと一致する場合、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記第１再読み出しが実行されることを特徴とする請求項１３に記載の不揮発性メモリ装置のデータ読み出し方法。
  28. 複数のメモリセルを含むメモリセルアレイと、
    ワードラインに読み出し電圧を印加し前記複数のメモリセルのうち、前記ワードラインに連結されたメモリセルに対する第１読み出し動作を行い、前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、最適読み出しレベルを検出するように再読み出しを行い、前記最適読み出しレベルを用い、後続の第２読み出し動作を行うように前記最適読み出しレベルを保存するように不揮発性メモリ装置を制御する制御回路を含む不揮発性メモリ装置。
  29. 不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの駆動方法において、前記メモリコントローラーが前記不揮発性メモリ装置に読み出しコマンドを転送する段階と、
    前記不揮発性メモリ装置が前記読み出しコマンドに応答して第１読み出し動作を行うことによって前記メモリコントローラーに前記第１読み出し動作により読み出されたデータを転送する段階と、
    前記メモリコントローラーが前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、前記不揮発性メモリ装置に再読み出しコマンドを転送する段階と、
    前記不揮発性メモリ装置が、最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記再読み出しコマンドに応答して再読み出しを行うことによって前記最適読み出しレベルを保存する段階を含むメモリシステムの駆動方法。
  30. 不揮発性メモリ装置およびメモリコントローラーを含むメモリシステムの駆動方法において、前記メモリコントローラーが前記不揮発性メモリ装置に読み出しおよび再読み出しコマンドを転送する段階と、
    前記不揮発性メモリ装置が前記読み出しおよび再読み出しコマンドに応答して第１読み出し動作を行うことによって前記メモリコントローラーに前記第１読み出し動作により読み出されたデータを転送する段階と、
    前記不揮発性メモリ装置が、最適読み出しレベルを用い、後続の第２読み出し動作を行うように、前記読み出しおよび再読み出しコマンドに応答して前記第１読み出し動作により読み出されたデータの誤り訂正が可能であるかどうかとは関係なく、再読み出しを行うことによって前記最適読み出しレベルを保存する段階を含むメモリシステムの駆動方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953709B2 (en) 2016-09-06 2018-04-24 Toshiba Memory Corporation Semiconductor memory device and memory system
KR20200037885A (ko) * 2017-10-02 2020-04-09 마이크론 테크놀로지, 인크 메모리 시스템에서 다중 동시 변조 방식
US10832748B2 (en) 2017-10-02 2020-11-10 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10904052B2 (en) 2017-10-02 2021-01-26 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US11397679B2 (en) 2017-10-02 2022-07-26 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US11971820B2 (en) 2022-07-13 2024-04-30 Lodestar Licensing Group Llc Variable modulation scheme for memory device access or operation

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11614893B2 (en) 2010-09-15 2023-03-28 Pure Storage, Inc. Optimizing storage device access based on latency
CN105518795B (zh) * 2013-09-13 2019-08-13 东芝存储器株式会社 半导体存储装置以及存储系统
US9411521B2 (en) * 2014-05-30 2016-08-09 Macronix International Co., Ltd. Method and apparatus for improving sequential memory read preformance
KR20160011939A (ko) * 2014-07-23 2016-02-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9953722B2 (en) 2015-01-08 2018-04-24 SK Hynix Inc. Methods of system optimization by over-sampling read
KR102277521B1 (ko) 2015-01-23 2021-07-16 삼성전자주식회사 저장 장치 및 그것의 리드 리클레임 및 읽기 방법
KR102265220B1 (ko) * 2015-03-09 2021-06-16 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US9564239B2 (en) * 2015-03-16 2017-02-07 Sk Hynix Memory Solutions Inc. Memory controller and operating method thereof
US9613691B2 (en) * 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
TWI582779B (zh) * 2015-04-14 2017-05-11 群聯電子股份有限公司 讀取電壓準位估測方法、記憶體儲存裝置及記憶體控制電路單元
TWI562152B (en) * 2015-05-29 2016-12-11 Phison Electronics Corp Decoding method, memory storage device and memory control circuit unit
KR102302433B1 (ko) 2015-06-10 2021-09-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR20170004693A (ko) * 2015-07-03 2017-01-11 에스케이하이닉스 주식회사 메모리 장치의 컨트롤러 및 그 동작 방법
CN106653087A (zh) * 2015-10-28 2017-05-10 光宝电子(广州)有限公司 固态存储装置及其相关读取控制方法
CN107017026B (zh) * 2015-10-28 2020-04-28 威盛电子股份有限公司 非易失性存储器装置及其读取方法
KR102378541B1 (ko) * 2015-11-27 2022-03-25 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20170065076A (ko) 2015-12-02 2017-06-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102420588B1 (ko) * 2015-12-04 2022-07-13 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법
KR20170075065A (ko) 2015-12-22 2017-07-03 에스케이하이닉스 주식회사 메모리 시스템 동작 방법
CN105529050B (zh) * 2015-12-31 2019-09-03 记忆科技(深圳)有限公司 一种降低对uwl进行读取发生时间超时错误的方法
KR102529171B1 (ko) * 2016-02-26 2023-05-04 삼성전자주식회사 메모리 장치 진단 시스템
CN107179960B (zh) * 2016-03-09 2020-05-26 群联电子股份有限公司 解码方法、存储器控制电路单元及存储器存储装置
KR102585221B1 (ko) * 2016-04-21 2023-10-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
TWI612525B (zh) * 2016-07-07 2018-01-21 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US10289484B2 (en) * 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing
US10756816B1 (en) 2016-10-04 2020-08-25 Pure Storage, Inc. Optimized fibre channel and non-volatile memory express access
KR20180051272A (ko) * 2016-11-08 2018-05-16 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
CN108241549B (zh) * 2016-12-27 2021-04-30 北京兆易创新科技股份有限公司 基于ECC的NAND数据Read Retry纠错方法和NAND控制器
KR20180083689A (ko) * 2017-01-13 2018-07-23 삼성전자주식회사 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치
TWI615852B (zh) * 2017-01-19 2018-02-21 群聯電子股份有限公司 記憶體重讀方法、記憶體儲存裝置及記憶體控制電路單元
US10095568B2 (en) 2017-02-08 2018-10-09 Seagate Technology Llc Background reads to condition programmed semiconductor memory cells
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
KR20180110412A (ko) 2017-03-29 2018-10-10 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US11237908B2 (en) 2017-03-29 2022-02-01 SK Hynix Inc. Memory system and operating method thereof
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US11947814B2 (en) 2017-06-11 2024-04-02 Pure Storage, Inc. Optimizing resiliency group formation stability
KR102353363B1 (ko) * 2017-08-14 2022-01-20 에스케이하이닉스 주식회사 메모리 시스템의 동작 방법
KR102384733B1 (ko) * 2017-09-26 2022-04-08 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
KR102496272B1 (ko) * 2017-09-27 2023-02-03 삼성전자주식회사 비휘발성 메모리 장치, 및 이의 동작 방법
US10860475B1 (en) 2017-11-17 2020-12-08 Pure Storage, Inc. Hybrid flash translation layer
CN108052279B (zh) * 2017-11-23 2020-06-19 深圳市江波龙电子股份有限公司 一种提升闪存性能的方法、装置、设备及存储介质
CN110246533B (zh) * 2018-03-09 2020-11-13 建兴储存科技(广州)有限公司 固态储存装置的失败模式检测方法及错误更正方法
US10541010B2 (en) * 2018-03-19 2020-01-21 Micron Technology, Inc. Memory device with configurable input/output interface
JP2019169211A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
KR102396743B1 (ko) * 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
US10475492B1 (en) 2018-07-27 2019-11-12 Macronix International Co., Ltd. Circuit and method for read latency control
CN110797069B (zh) * 2018-08-01 2021-10-22 群联电子股份有限公司 电压调整方法、存储器控制电路单元以及存储器存储装置
US11520514B2 (en) 2018-09-06 2022-12-06 Pure Storage, Inc. Optimized relocation of data based on data characteristics
US11500570B2 (en) 2018-09-06 2022-11-15 Pure Storage, Inc. Efficient relocation of data utilizing different programming modes
KR102599117B1 (ko) * 2018-11-14 2023-11-06 삼성전자주식회사 블록들의 온 셀 카운트들을 모니터링하고 저장하는 스토리지 장치 및 그것의 동작 방법
KR102651440B1 (ko) * 2018-11-15 2024-03-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10915395B2 (en) * 2018-11-16 2021-02-09 Micron Technology, Inc. Read retry with targeted auto read calibrate
US11714572B2 (en) 2019-06-19 2023-08-01 Pure Storage, Inc. Optimized data resiliency in a modular storage system
KR20210027980A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210045214A (ko) * 2019-10-16 2021-04-26 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US11494254B2 (en) * 2019-12-20 2022-11-08 Cnex Labs, Inc. Storage system with predictive adjustment mechanism and method of operation thereof
US11029889B1 (en) * 2019-12-20 2021-06-08 Western Digital Technologies, Inc. Soft bit read mode selection for non-volatile memory
US11217319B2 (en) * 2020-02-28 2022-01-04 SK Hynix Inc. Read threshold optimization systems and methods by multi-dimensional search
US11507297B2 (en) 2020-04-15 2022-11-22 Pure Storage, Inc. Efficient management of optimal read levels for flash storage systems
US11474986B2 (en) 2020-04-24 2022-10-18 Pure Storage, Inc. Utilizing machine learning to streamline telemetry processing of storage media
US11416338B2 (en) 2020-04-24 2022-08-16 Pure Storage, Inc. Resiliency scheme to enhance storage performance
US11768763B2 (en) 2020-07-08 2023-09-26 Pure Storage, Inc. Flash secure erase
US11681448B2 (en) 2020-09-08 2023-06-20 Pure Storage, Inc. Multiple device IDs in a multi-fabric module storage system
US11513974B2 (en) 2020-09-08 2022-11-29 Pure Storage, Inc. Using nonce to control erasure of data blocks of a multi-controller storage system
KR20220079235A (ko) * 2020-12-04 2022-06-13 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US11487455B2 (en) 2020-12-17 2022-11-01 Pure Storage, Inc. Dynamic block allocation to optimize storage system performance
CN112506443B (zh) * 2020-12-22 2022-01-04 长江存储科技有限责任公司 三维存储器的读取方法及设备
US11630593B2 (en) 2021-03-12 2023-04-18 Pure Storage, Inc. Inline flash memory qualification in a storage system
US11562790B1 (en) 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices
US11832410B2 (en) 2021-09-14 2023-11-28 Pure Storage, Inc. Mechanical energy absorbing bracket apparatus
KR20230085625A (ko) * 2021-12-07 2023-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070091677A1 (en) * 2005-10-25 2007-04-26 M-Systems Flash Disk Pioneers Ltd. Method for recovering from errors in flash memory
US20080320346A1 (en) * 2007-06-25 2008-12-25 Lin Jason T Systems for reading nonvolatile memory
US20090067257A1 (en) * 2007-09-10 2009-03-12 Hynix Semiconductor Inc. Flash memory device and method of operating the same
JP2012113809A (ja) * 2010-11-25 2012-06-14 Samsung Electronics Co Ltd フラッシュメモリ装置及びそれの読み出す方法
US20120236656A1 (en) * 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information
JP2012203957A (ja) * 2011-03-25 2012-10-22 Toshiba Corp メモリシステム
US20130080858A1 (en) * 2011-09-28 2013-03-28 Sang Hoon Lee Method of reading data from a non-volatile memory and devices and systems to implement same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US7038928B1 (en) 2004-11-17 2006-05-02 Macronix International Co., Ltd. Method of determining optimal voltages for operating two-side non-volatile memory and the operating methods
US7450425B2 (en) * 2006-08-30 2008-11-11 Micron Technology, Inc. Non-volatile memory cell read failure reduction
US7941590B2 (en) 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
KR100907218B1 (ko) 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
KR101406279B1 (ko) * 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
KR100953047B1 (ko) 2007-12-28 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR20090117172A (ko) 2008-05-08 2009-11-12 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
US7957187B2 (en) 2008-05-09 2011-06-07 Sandisk Corporation Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
KR100996009B1 (ko) 2009-02-02 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
US7653779B1 (en) * 2009-02-04 2010-01-26 Gene Fein Memory storage using a look-up table
KR101626528B1 (ko) * 2009-06-19 2016-06-01 삼성전자주식회사 플래시 메모리 장치 및 이의 데이터 독출 방법
US8072805B2 (en) 2009-08-18 2011-12-06 Skymedi Corporation Method and system of finding a read voltage for a flash memory
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
KR101727704B1 (ko) 2010-10-04 2017-04-18 삼성전자주식회사 리드 성능을 향상시킬 수 있는 리드 파라미터 변경 방법과 상기 방법을 수행할 수 있는 장치들
KR20120046868A (ko) * 2010-10-29 2012-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 반도체 시스템 및 데이터 감지방법
JP2012133832A (ja) 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置、及び読み出し電圧検出方法
US8510636B2 (en) * 2011-04-01 2013-08-13 Intel Corporation Dynamic read channel calibration for non-volatile memory devices
KR101756111B1 (ko) 2011-04-15 2017-07-10 삼성전자 주식회사 메모리 컨트롤러 구동방법, 메모리 컨트롤러, 메모리 장치 및 메모리 시스템
EP2549482B1 (en) 2011-07-22 2018-05-23 SanDisk Technologies LLC Apparatus, system and method for determining a configuration parameter for solid-state storage media
KR20130027722A (ko) 2011-09-08 2013-03-18 양원동 체크밸브가 설치된 용기 캡
US8839073B2 (en) * 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
US8938659B2 (en) * 2012-05-04 2015-01-20 Lsi Corporation Low-density parity-check decoder disparity preprocessing

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070091677A1 (en) * 2005-10-25 2007-04-26 M-Systems Flash Disk Pioneers Ltd. Method for recovering from errors in flash memory
JP2009515281A (ja) * 2005-10-25 2009-04-09 サンディスク アイエル リミテッド フラッシュメモリ内のエラーから復旧するための方法
US20080320346A1 (en) * 2007-06-25 2008-12-25 Lin Jason T Systems for reading nonvolatile memory
US20090067257A1 (en) * 2007-09-10 2009-03-12 Hynix Semiconductor Inc. Flash memory device and method of operating the same
JP2009070542A (ja) * 2007-09-10 2009-04-02 Hynix Semiconductor Inc フラッシュメモリ装置及び動作方法
US20120236656A1 (en) * 2010-07-09 2012-09-20 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information
JP2012113809A (ja) * 2010-11-25 2012-06-14 Samsung Electronics Co Ltd フラッシュメモリ装置及びそれの読み出す方法
JP2012203957A (ja) * 2011-03-25 2012-10-22 Toshiba Corp メモリシステム
US20130080858A1 (en) * 2011-09-28 2013-03-28 Sang Hoon Lee Method of reading data from a non-volatile memory and devices and systems to implement same
JP2013073669A (ja) * 2011-09-28 2013-04-22 Samsung Electronics Co Ltd 不揮発性メモリ装置のデータリード方法、及びそれを行う装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953709B2 (en) 2016-09-06 2018-04-24 Toshiba Memory Corporation Semiconductor memory device and memory system
KR20200037885A (ko) * 2017-10-02 2020-04-09 마이크론 테크놀로지, 인크 메모리 시스템에서 다중 동시 변조 방식
US10832748B2 (en) 2017-10-02 2020-11-10 Micron Technology, Inc. Memory system that supports dual-mode modulation
KR102189582B1 (ko) 2017-10-02 2020-12-14 마이크론 테크놀로지, 인크 메모리 시스템에서 다중 동시 변조 방식
US10904052B2 (en) 2017-10-02 2021-01-26 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US10978116B2 (en) 2017-10-02 2021-04-13 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11381432B2 (en) 2017-10-02 2022-07-05 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
US11397679B2 (en) 2017-10-02 2022-07-26 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US11610613B2 (en) 2017-10-02 2023-03-21 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US11775460B2 (en) 2017-10-02 2023-10-03 Micron Technology, Inc. Communicating data with stacked memory dies
US11971820B2 (en) 2022-07-13 2024-04-30 Lodestar Licensing Group Llc Variable modulation scheme for memory device access or operation

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