JP4896426B2

JP4896426B2 - 動作モードに応じてプログラム電圧の増加分を可変とすることができる不揮発性メモリ装置

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Description

本発明は半導体メモリ装置に係わり、さらに具体的には不揮発性メモリ装置に関する。

半導体メモリ装置は、一般的に、不良があるか否かを判別するためにパッケージおよび／またはウェーハレベルでテストされる。これはメモリセルにデータを貯蔵し、貯蔵されたデータを読み出すことによって達成される。例えば、不揮発性メモリ装置の場合、まず、テストデータがメモリセルにプログラムされる。その次に、ワードライン電圧を変化させながら、読み出し動作が実行される。読み出し動作の結果として、メモリセルのスレッショルド電圧のばらつきが測定される。測定されたスレッショルド電圧のばらつきを分析することによって、メモリ装置の不良（例えば、セルとセルとの間、ワードラインまたはビットラインの間の短絡、またはワードラインまたはビットラインの断線）が判別されることができる。このようなテスト動作のために実行されるプログラム動作（以下、テストプログラム動作という）は正常のプログラム動作（以下、通常プログラム動作という）と同一の方法で実行される。

スレッショルド電圧のばらつきを正確に制御するため、一般的に、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌｓｔｅｐｐｕｌｓｅｐｒｏｇｒａｍｍｉｎｇ；ＩＳＰＰ）方式が使用されてきている。そのようなプログラミング方式によると、図１に示したように、プログラム電圧Ｖｐｇｍはプログラムサイクルのプログラムループが繰り返されることによって段階的に増加する。各プログラムループは、周知のように、プログラム区間とプログラム検証区間からなる。プログラム電圧Ｖｐｇｍは決められた増加分△Ｖｐｇｍだけ増加するようになり、プログラム時間ｔＰＧＭは各プログラムループに対して一定に維持される。上述のＩＳＰＰ方式によると、プログラム動作が進行するにつれてプログラムされるセルのスレッショルド電圧は各プログラムループで決められた増加分△Ｖｐｇｍだけ増加するようになる。そのようなわけで、最終的にプログラムされたセルのスレッショルド電圧のばらつきの幅を狭めようとすればプログラム電圧の増加分△Ｖｐｇｍが小さく設定されなければならない。プログラム電圧の増加分が小さければ小さいほど、プログラムサイクルのプログラムループ数は増加するようになる。したがって、メモリ装置の性能を制限せず、かつ最適のスレッショルド電圧のばらつきを得るようにプログラムループ数が決められるであろう。

ＩＳＰＰ方式に従ってプログラム電圧を生成する回路が特許文献１および特許文献２に記載されている。

欠陥があるか否かを判別するためにメモリセルのスレッショルド電圧のばらつきを測定する場合、スレッショルド電圧のばらつきを厳格に制御する必要はない。なぜなら、メモリセルが願うスレッショルド電圧のばらつき内に存在するか否かを判別するためではなく、メモリセルが正常にプログラムされたか、および／またはプログラムされたメモリセルが消去されたメモリセルとして誤判されたかを確認するためにテスト動作が実行されるためである。テスト時間の短縮は生産性の向上を意味する。したがって、通常プログラム動作と同一の方式でテストプログラム動作を実行する場合、テストプログラム動作時メモリセルをプログラムするのにかかる時間は通常プログラム動作時のそれの同一である。先に言及された文献の場合、通常プログラム動作と同様に、テストプログラム動作でプログラム電圧が生成される。これはテストプログラム動作にかかる時間を縮めるのが難しいということを意味する。

結果的に、テストプログラム動作時、メモリセルをプログラムするのにかかる時間を縮めることによって生産性を向上させることができるであろう。
米国特許第５，６４２，３０９号明細書大韓民国特許出願公開第２００２−３９７４４号明細書

本発明の目的はテスト時間を縮めることができる不揮発性メモリ装置を提供することにある。

本発明の他の目的は動作モードに応じてプログラム電圧の増加分を可変とすることができる不揮発性メモリ装置を提供することにある。

上述の諸般の目的を達成するために本発明の一特徴によると、行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置はステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、前記ワードライン電圧の増加分を動作モードに応じて可変とするように前記ステップ制御信号を発生するプログラム制御器とを含む。

この実施形態において、テストプログラム動作モード時の前記ワードライン電圧の増加分は通常プログラム動作モード時の前記ワードライン電圧の増加分より大きい。

この実施形態において、前記ワードライン電圧の増加分は前記テストおよび通常プログラム動作モードの各々で一定である。

この実施形態において、前記メモリセルの各々はｎビットデータを貯蔵するマルチレベルメモリセルを含む。または、前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルを含む。

この実施形態において、前記プログラム制御器はプログラムサイクルの各プログラムループがパスされたか否かによってカウントアップパルス信号を発生する制御ロジックと、前記カウントアップパルス信号および前記動作モードを示すモード選択信号に応答して前記ステップ制御信号を発生するステップ制御信号発生回路とを含む。

この実施形態において、前記モード選択信号が通常プログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号を順次に活性化させる。前記モード選択信号がテストプログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップパルス信号のうちの一部を順次に活性化させる。前記テストプログラム動作モード時の前記ワードライン電圧の増加分は、Ｎ＞１とするとき、前記通常プログラム動作モード時の前記ワードライン電圧の増加分よりＮ倍さらに大きくなる。

この実施形態において、前記モード選択信号はテストプログラム動作モード時に活性化される。

この実施形態において、前記ワードライン電圧はプログラムサイクルのプログラムループが繰り返されるごとに段階的に増加する。

本発明の他の特徴によると、行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置はステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、プログラムサイクルの各プログラムループがパスされたか否かによってカウントアップパルス信号を発生する制御ロジックと、前記カウントアップパルス信号およびモード選択信号に応答して前記ステップ制御信号を発生するステップ制御信号発生回路とを含み、前記ワードライン電圧の増加分は前記モード選択信号が活性化されたか否かに応じて可変とする。例えば、テストプログラム動作モード時の前記ワードライン電圧の増加分は通常プログラム動作モード時の前記ワードライン電圧の増加分より大きい。前記ワードライン電圧の増加分は前記テストおよび通常プログラム動作モードの各々で一定である。ここで、前記モード選択信号が通常プログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号を順次に活性化させる。または、前記モード選択信号がテストプログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップパルス信号のうちの一部を順次に活性化させる。結果的に、前記テストプログラム動作モード時の前記ワードライン電圧の増加分は、Ｎ＞１とするとき、前記通常プログラム動作モード時の前記ワードライン電圧の増加分よりＮ倍さらに大きくなる。

ワードライン電圧の増加分が大きくなるように、電圧分配器に印加されるステップ制御信号の活性化の手順を制御することによって、メモリセルが要求されるスレッショルド電圧までプログラムされるのにかかる時間が短縮される。したがって、テストプログラム動作にかかる時間が通常プログラム動作にかかる時間より短くなる。

本発明の望ましい実施形態が、参照図に基づいて以下詳細に説明される。

図２は本発明による不揮発性メモリ装置の概略的なブロック図である。図２を参照すれば、本発明による不揮発性メモリ装置１００はフラッシュメモリ装置である。しかし、本発明が他のメモリ装置（ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、など）にも適用されることができることはこの分野の通常の知識を習得した者などに自明である。

本発明による不揮発性メモリ装置１００は行（またはワードライン）と列（またはビットライン）のマトリックス形態に配列されたメモリセルを有するメモリセルアレイ１１０を含む。メモリセルの各々は１ビットデータを貯蔵する。または、メモリセルの各々はｎビットデータ（n＝２またはそれより大きい整数）を貯蔵する。行選択回路１２０は行アドレスに応答して行のうちの少なくとも一つを選択し、選択された行をワードライン電圧発生回路２００からのワードライン電圧として駆動する。感知増幅およびラッチ回路１３０は制御ロジック１６０によって制御され、読み出し／検証動作時にメモリセルアレイ１１０からデータを読み出す。読み出し動作時、読み出されたデータはデータ入出力回路１４０を通じて外部に出力される一方、検証動作時、読み出されたデータはパス／フェイルチェック回路１５０に出力される。感知増幅およびラッチ回路１３０には、プログラム動作時メモリセルアレイ１１０に書き込まれるデータがデータ入出力回路１４０を通じて入力され、入力されたデータによってビットラインをプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）として各々駆動する。

パス／フェイルチェック回路１５０はプログラム／消去検証動作時、感知増幅およびラッチ回路１３０から出力されるデータ値が同一のデータ（例えば、パスデータ値）を有するか否かを判別し、判別結果として、パス／フェイル信号ＰＦを制御ロジック１６０に出力する。制御ロジック１６０はプログラムサイクルを知らせる命令に応答してワードライン電圧発生回路２００を活性化させ、プログラムサイクルの各プログラムループの間感知増幅およびラッチ回路１３０を制御する。制御ロジック１６０はパス／フェイルチェック回路１５０からのパス／フェイル信号ＰＦに応答してカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。例えば、パス／フェイル信号ＰＦが感知増幅およびラッチ回路１３０から出力されるデータ値のうちの少なくとも一つがパスデータ値を有しないことを示すとき、制御ロジック１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。すなわち、現在のプログラムループのプログラム動作が正常に実行されない場合、制御ロジック１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。これに反して、現在のプログラムループのプログラム動作が正しく実行される場合、制御ロジック１６０はカウントアップ信号ＣＮＴ＿ＵＰを非活性化させ、プログラムサイクルを終了する。

ループカウンタ１７０はカウントアップ信号ＣＮＴ＿ＵＰの活性化に応答してプログラムループ回数をカウントする。デコーダ１８０はループカウンタ１７０の出力をデコーディングしてステップ制御信号ＳＴＥＰｉ（ｉ＝０−ｍ）を発生する。例えば、ループカウンタ１７０の出力値が増加することによって、ステップ制御信号ＳＴＥＰｉが順次に活性化される。マルチプレクサ回路１９０はモード選択信号ＭＯＤＥ＿ＳＥＬが活性化されたか否かによってステップ制御信号ＳＴＥＰｉをワードライン電圧発生回路２００に伝達する。例えば、モード選択信号ＭＯＤＥ＿ＳＥＬが通常プログラム動作を示すとき、ステップ制御信号ＳＴＥＰｉは変更なしにワードライン電圧発生回路２００に伝達される。モード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すとき、ステップ制御信号ＳＴＥＰｉの活性化の手順が変更されてワードライン電圧発生回路２００に伝達される。モード選択信号ＭＯＤＥ＿ＳＥＬがローに活性化される場合、たとえデコーダ１８０からのステップ制御信号ＳＴＥＰｉが順次に活性化されても、マルチプレクサ回路１９０から出力されるステップ制御信号ＳＴＥＰｉのうちの一部（例えば、ＳＴＥＰ０、ＳＴＥＰ３、ＳＴＥＰ５、など）だけが順次に活性化される。これは以後詳細に説明される。

ワードライン電圧発生回路２００は制御ロジック１６０からのイネーブル信号ＥＮによって活性化され、マルチプレクサ回路１９０を通じて伝達されるステップ制御信号ＳＴＥＰｉに応答してワードライン電圧を発生する。ワードライン電圧発生回路２００はステップ制御信号ＳＴＥＰｉが通常プログラム動作時、順次に活性化されることによってワードライン電圧を段階的に増加させる。また、ワードライン電圧発生回路２００はステップ制御信号ＳＴＥＰｉのうちの一部だけがテストプログラム動作時順次に活性化されることによってワードライン電圧を段階的に増加させる。すなわち、本発明の場合、テストプログラム動作時のワードライン電圧の増加分は通常プログラム動作時のそれと異なるように設定される。例えば、モード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すとき、ワードライン電圧の増加分はモード選択信号ＭＯＤＥ＿ＳＥＬが通常プログラム動作を示すときのそれより大きい。ワードライン電圧の増加分が大きければ大きいほど、スレッショルド電圧の変化分も大きくなる。すなわち、ワードライン電圧の増加分が大きくなることによって、メモリセルが願うスレッショルド電圧までプログラムされるのにかかる時間が短縮される。結果的に、テストプログラム動作にかかる時間が通常プログラム動作にかかる時間より短くなる。

この実施形態において、モード選択信号ＭＯＤＥ＿ＳＥＬは制御ロジック１６０、ボンディング回路、またはヒューズ回路によって生成されることができる。例えば、制御ロジック１６０はテスト命令に応答してモード選択信号ＭＯＤＥ＿ＳＥＬをローに活性化させるように構成されることができる。ポンディング回路の場合、活性化状態のモード選択信号ＭＯＤＥ＿ＳＥＬがテスタから提供されることができる。または、ヒューズ回路の場合、テストプログラム動作が完了した後にモード選択信号ＭＯＤＥ＿ＳＥＬがハイに非活性化されるように構成されることができる。モード選択信号ＭＯＤＥ＿ＳＥＬは先に言及した回路のうちのいずれか一つが使用されてもテストプログラム動作でのみ活性化されるであろう。

図２で、カウンタ１７０、デコーダ１８０、およびマルチプレクサ１９０はカウントアップ信号およびモード選択信号に応答してステップ制御信号を発生するステップ制御信号発生回路を構成する。

図３は図２に示したマルチプレクサ回路の例示的な回路図である。図３を参照すれば、本発明によるマルチプレクサ回路１９０は複数個のマルチプレクサＭＵＸ０−ＭＵＸｍを含み、各マルチプレクサはモード選択信号ＭＯＤＥ＿ＳＥＬに応答して二つの入力信号のうちの一つを出力する。各マルチプレクサは二つのＡＮＤゲート、ＮＯＲゲート、および二つのインバータで構成され、図で円として表記した素子はインバータを示す。マルチプレクサＭＵＸ０−ＭＵＸｍにはモード選択信号ＭＯＤＥ＿ＳＥＬとともに対応するステップ制御信号ＳＴＥＰ０−ＳＴＥＰｍが各々印加される。この実施形態において、マルチプレクサＭＵＸ０、ＭＵＸ３、．．．、ＭＵＸｎにはステップ制御信号ＳＴＥＰ０、ＳＴＥＰ１、ＳＴＥＰ２、．．．、ＳＴＥＰｎが各々印加される。図３に示したように、残りのマルチプレクサの各々の他の入力信号はローレベルに設定されている。

プログラムループが繰り返されることによって、デコーダ１８０は動作モードにかかわらず、ステップ制御信号ＳＴＥＰｉを順次に活性化させる。もしモード選択信号ＭＯＤＥ＿ＳＥＬが通常プログラム動作を示すローレベルを有すれば、マルチプレクサ回路１９０は入力信号の活性化手順と同一にステップ制御信号ＳＴＥＰｉを順次に活性化させる。すなわち、入力信号ＳＴＥＰ０の活性化時、ステップ制御信号ＳＴＥＰ０が活性化され、入力信号ＳＴＥＰ１の活性化時、ステップ制御信号ＳＴＥＰ１が活性化され、入力信号ＳＴＥＰｍの活性化時、ステップ制御信号ＳＴＥＰｍが活性化される。残りのステップ制御信号も上述したことと同一の手順で活性化されるであろう。これに反して、もしモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すローレベルを有すれば、入力信号ＳＴＥＰ０の活性化時、ステップ制御信号ＳＴＥＰ０が活性化され、入力信号ＳＴＥＰ１の活性化時、ステップ制御信号ＳＴＥＰ３が活性化され、入力信号ＳＴＥＰｎの活性化時、ステップ制御信号ＳＴＥＰｍが活性化される。すなわち、マルチプレクサ回路１９０の入力信号が順次に活性化されても、ステップ制御信号ＳＴＥＰｉのうちの一部だけが順次に活性化される。

図４は図２に示したワードライン電圧発生回路の概略的なブロック図である。図４を参照すれば、本発明によるワードライン電圧発生回路２００は電荷ポンプ２１０、電圧分配器２２０、基準電圧発生器２３０、比較器２４０、発振器２５０、およびクロックドライバ２６０を含み、図２の制御ロジック１６０からのイネーブル信号ＥＮによって活性化される。

電荷ポンプ２１０はクロック信号ＣＬＫに応答してプログラム電圧としてワードライン電圧Ｖｐｇｍを発生する。電圧分配器２２０はステップ制御信号ＳＴＥＰｉに応答してワードライン電圧Ｖｐｇｍを分配して分配電圧Ｖｄｖｄを出力する。比較器２４０は電圧分配器２２０からの分配電圧Ｖｄｖｄと基準電圧発生器２３０からの基準電圧Ｖｒｅｆとを比べ、比較結果としてクロックイネーブル信号ＣＬＫ＿ＥＮを発生する。例えば、電圧分配器２２０からの分配電圧Ｖｄｖｄが基準電圧発生器２３０からの基準電圧Ｖｒｅｆより低いとき、比較器２４０はクロックイネーブル信号ＣＬＫ＿ＥＮを活性化させる。クロックドライバ２６０はクロックイネーブル信号ＣＬＫ＿ＥＮに応答して発振器２５０からの発振信号ＯＳＣをクロック信号ＣＬＫとして出力する。例えば、クロックイネーブル信号ＣＬＫ＿ＥＮがハイに活性化されるとき、発振信号ＯＳＣはクロック信号ＣＬＫとして出力される。これは電荷ポンプ２１０が動作することを意味する。クロックイネーブル信号ＣＬＫ＿ＥＮがローに非活性化されるとき、発振信号ＯＳＣが遮断されてクロック信号ＣＬＫはトグルされない。これは電荷ポンプ２１０が動作しないことを意味する。

この実施形態において、比較器２４０、発振器２５０、およびクロックドライバ２６０は電圧分配器２２０の分配電圧に従って電荷ポンプ２１０を制御する回路を構成する。

以上の説明から分かるように、ワードライン電圧Ｖｐｇｍが要求される電圧より低ければ、クロック信号ＣＬＫが生成されて電荷ポンプ２１０が動作する。ワードライン電圧Ｖｐｇｍが要求される電圧に到逹すれば、クロック信号ＣＬＫが生成されないので、電荷ポンプ２１０は動作しない。このような過程を通じて願うワードライン電圧が生成される。

図５は図４に示した電圧分配器の例示的な回路図である。図５を参照すれば、電圧分配器２２０は放電部２２０ａ、第１および第２抵抗器Ｒ１０、Ｒ２０、可変抵抗部２２０ｂを含む。放電部２２０ａはワードライン電圧Ｖｐｇｍが入力される入力端子ＮＤ１に連結され、イネーブル信号ＥＮに応答して入力端子ＮＤ１の高電圧（すなわち、ワードライン電圧）を電源電圧に放電させる。放電部２２０ａはインバータ３０１、３０２、ＰＭＯＳトランジスタ３０３、および空乏型ＮＭＯＳトランジスタ３０４、３０５を含み、図に示したように連結されている。空乏型ＮＭＯＳトランジスタ３０４、３０５は高電圧に耐えることができる周知の高電圧トランジスタである。

第１抵抗器Ｒ１０は入力端子ＮＤ１と分配電圧Ｖｄｖｄとを出力するための出力端子ＮＤ２の間に連結されており、第２抵抗器Ｒ２０は出力端子ＮＤ２と可変抵抗部２２０ｂとの間に連結されている。可変抵抗部２２０ｂは複数の抵抗値を有し、可変抵抗部２２０ｂの抵抗値はステップ制御信号ＳＴＥＰｉの順次の活性化に従って順次に選択される。可変抵抗部２２０ｂは複数の抵抗器Ｒ３０−Ｒ３ｍと複数のＮＭＯＳトランジスタ３０６〜３１０とを含み、図に示したように連結されている。抵抗器Ｒ３０−Ｒ３ｍはＮＭＯＳトランジスタ３０６−３１０に各々対応する。ＮＭＯＳトランジスタ３０６−３１０は対応するステップ制御信号ＳＴＥＰｉによって各々制御される。各プログラムループでただ一つのステップ制御信号だけが活性化される。

分配電圧Ｖｄｖｄは抵抗器Ｒ１０の抵抗値と抵抗器Ｒ２０と可変抵抗部２２０ｂの抵抗値によって決められ、次の数式１として表現される。

数１で、Ｒ１は抵抗器Ｒ１０の抵抗値を示し、Ｒ２は抵抗器Ｒ２０と可変抵抗部２２０ｂの抵抗値の和を示す。数１によって決められた分配電圧Ｖｄｖｄは比較器２４０を通じて基準電圧Ｖｒｅｆと比較される。比較結果によって、ワードライン電圧Ｖｐｇｍが決められた増加分だけ増加する。ワードライン電圧Ｖｐｇｍは前の過程から得られる次の数式２として表現される。

数２から分かるように、ワードライン電圧Ｖｐｇｍの増加分は抵抗値Ｒ２の変化率に反比例する。すなわち、抵抗値Ｒ２が小くなるほどワードライン電圧Ｖｐｇｍの増加分は大きくなる。すなわち、ステップ制御信号ＳＴＥＰｉが順次に活性化されることによって、抵抗値Ｒ２は漸次減少する。これはワードライン電圧Ｖｐｇｍが増加分だけ段階的に増加することを意味する。

上述のように、ステップ制御信号ＳＴＥＰｉの活性化の順序はモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すか否かに応じて可変とする。例えば、モード選択信号ＭＯＤＥ＿ＳＥＬが通常プログラム動作を示すとき、ステップ制御信号ＳＴＥＰ０、ＳＴＥＰ１、ＳＴＥＰ２、．．．．、ＳＴＥＰｍは順次に活性化される。これに反して、モード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すとき、ステップ制御信号のうちの一部（例えば、ＳＴＥＰ０、ＳＴＥＰ２、ＳＴＥＰ４、．．．、など）だけが順次に活性化される。結果的に、抵抗値Ｒ２の変化率を可変とすることによって、ワードライン電圧の増加分も変化する。すなわち、テストプログラム動作時のワードライン電圧Ｖｐｇｍの増加分が通常プログラム動作時のワードライン電圧Ｖｐｇｍの増加分より大きくなる。

図６に示したように、モード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すとき、テストプログラム動作時のワードライン電圧Ｖｐｇｍの増加分△ＶｐｇｍＴは通常プログラム動作時のワードライン電圧Ｖｐｇｍの増加分△ＶｐｇｍＮより大きい。ワードライン電圧Ｖｐｇｍの増加分が大きくなることによってメモリセルは同一のプログラム条件でより速くプログラムされる。これはテストプログラム動作にかかる時間が通常プログラム動作にかかる時間と比べて、短縮されることを意味する。

本発明による不揮発性メモリ装置の動作が参照図に基づいて以下詳細に説明される。周知のように、ＮＡＮＤ型フラッシュメモリ装置のような不揮発性メモリ装置の場合、プログラムサイクルは複数のプログラムループからなる。各プログラムループはプログラム区間とプログラム検証区間からなる。テストプログラム動作が実行される以前に、プログラムされるデータが感知増幅およびラッチ回路１３０にロードされる。以後、プログラム命令が不揮発性メモリ装置に提供されることによって、テストプログラム動作が実行される。テストプログラム動作時、モード選択信号ＭＯＤＥ＿ＳＥＬはローレベルみに設定される。

制御ロジック１６０はプログラム命令の入力に応答してイネーブル信号ＥＮを活性化させ、ワードライン電圧発生回路２００はイネーブル信号ＥＮの活性化に従ってワードライン電圧Ｖｐｇｍを発生し始める。ここで、一番目のプログラムループの間ステップ制御信号ＳＴＥＰ０がループカウンタ１７０およびデコーダ１８０を通じて活性化される。モード選択信号ＭＯＤＥ＿ＳＥＬがテスト動作モードを示すことによって、マルチプレクサ回路１９０はステップ制御信号ＳＴＥＰ０を活性化させ、プログラム電圧Ｖｐｇｍは数式２によって決められるであろう。ワードライン電圧Ｖｐｇｍが一番目のプログラムループの要求される電圧レベルに到逹すれば、周知の方法によってメモリセルがプログラムされるであろう。

一番目のプログラムループのプログラム動作が終われば、プログラム検証動作が実行される。プログラム検証動作時、感知増幅およびラッチ回路１３０はメモリセルアレイ１１０からデータを読み出し、読み出されたデータをパス／フェイルチェック回路１５０に出力する。パス／フェイルチェック回路１５０は感知増幅およびラッチ回路１３０からのデータ値が同一のデータ、すなわちパスデータ値を有するか否かを判別する。もしデータ値のうちの一つでもパスデータ値を有しなければ、制御ロジック１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。ループカウンタ１７０はカウントアップ信号ＣＮＴ＿ＵＰの活性化に応答してカウントアップ動作を実行する。カウントアップされた値は次のプログラムループを示す。カウントされた値はデコーダ１８０によってデコーディングされ、その結果、ステップ制御信号ＳＴＥＰ１が活性化される。テストプログラム動作時デコーダ１８０によってステップ制御信号ＳＴＥＰ１が活性化されても、マルチプレクサ回路１９０はステップ制御信号ＳＴＥＰ３を活性化させる。したがって、通常プログラム動作（ステップ制御信号ＳＴＥＰ１が活性化される）と比べる時、電圧分配器２２０の抵抗値Ｒ２が小さくなることによってワードライン電圧Ｖｐｇｍが決められた増加分だけ増加する。前に説明されたテストプログラム動作は感知増幅およびラッチ回路１３０からのデータ値が全部パスデータ値を有するまで繰り返されるであろう。

要約すれば、テストプログラム動作時に電圧分配器２２０に印加されるステップ制御信号の活性化手順を制御することによってワードライン電圧Ｖｐｇｍの増加分が大きくなる。テストプログラム動作時のワードライン電圧Ｖｐｇｍの増加分が大きくなることによって、テストプログラム動作を実行するのにかかる時間が短縮されることができる。

この実施形態において、モード選択信号ＭＯＤＥ＿ＳＥＬはアクティブロー信号である。しかし、モード選択信号ＭＯＤＥ＿ＳＥＬがアクティブハイ信号として実現されることができることはこの分野の通常の知識を持つ者に自明である。上述のように、ワードライン電圧の増加分を動作モードに従って可変とし、設定された動作モードで増加分は一定に維持される。しかし、設定された動作モードの各プログラムループでもワードライン電圧の増加分を可変とすることができることはこの分野の通常の知識を習得した者に自明である。

本発明による回路の構成および動作を上述の説明および図に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。

一般的なプログラム方法によるワードライン電圧の変化を示す図である。本発明による不揮発性メモリ装置の概略的なブロック図である。図２に示したワードライン電圧発生回路の概略的なブロック図である。図３に示した電圧分配器の例示的な回路図である。図２に示したマルチプレクサ回路の例示的な回路図である。本発明のプログラム方法によるワードライン電圧変化を示す図である。

符号の説明

１１０メモリセルアレイ
１２０行選択回路
１３０感知増幅およびラッチ回路
１４０データ入出力回路
１５０パス／フェイルチェック回路
１６０制御ロジック
１７０ループカウンタ
１８０デコーダ
１９０マルチプレクサ回路
２００ワードライン電圧発生回路
２１０電荷ポンプ
２２０電圧分配器
２３０基準電圧発生器
２４０比較器
２５０発振器
２６０クロックドライバ

Claims

行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置において、
ステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、
前記ワードライン電圧の増加分を動作モードに応じて可変とするように前記ステップ制御信号を発生するプログラム制御器とを含み、
前記プログラム制御器は、
プログラムサイクルの各プログラムループがパスされたか否かによってカウントアップパルス信号を発生する制御ロジックと、
前記カウントアップパルス信号および前記動作モードを示すモード選択信号に応答して前記ステップ制御信号を発生するステップ制御信号発生回路とを含み、
前記モード選択信号が通常プログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号を順次に活性化させ、
前記ステップ制御信号が複数あって、プログラムサイクルの間、前記複数のステップ制御信号のうちから順次に１つずつステップ制御信号を活性化させ、
前記モード選択信号がテストプログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号のうちの一部を順次に活性化させ、
テストプログラム動作モード時の前記ワードライン電圧の増加分は通常プログラム動作モード時の前記ワードライン電圧の増加分より大きい
ことを特徴とする不揮発性メモリ装置。
前記メモリセルの各々はｎビットデータを貯蔵するマルチレベルメモリセルである
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルである
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記テストプログラム動作モード時の前記ワードライン電圧の増加分は、前記通常プログラム動作モード時の前記ワードライン電圧の増加分より大きくなる
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記モード選択信号はテストプログラム動作モード時、活性化される
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記ワードライン電圧はプログラムサイクルのプログラムループが繰り返されるごとに段階的に増加する
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置において、
ステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、
プログラムサイクルの各プログラムループがパスされたか否かによってカウントアップパルス信号を発生する制御ロジックと、
前記カウントアップパルス信号およびモード選択信号に応答して前記ステップ制御信号を発生するステップ制御信号発生回路とを含み、
前記ワードライン電圧の増加分は前記モード選択信号が活性化されたか否かに応じて可変とし、
前記モード選択信号が通常プログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号を順次に活性化させ、
前記ステップ制御信号が複数あって、プログラムサイクルの間、前記複数のステップ制御信号のうちから順次に１つずつステップ制御信号を活性化させ、
前記モード選択信号がテストプログラム動作モードを示すとき、前記ステップ制御信号発生回路は前記カウントアップパルス信号に応答して前記ステップ制御信号のうちの一部を順次に活性化させ、
前記テストプログラム動作モード時の前記ワードライン電圧の増加分は、前記通常プログラム動作モード時の前記ワードライン電圧の増加分より大きくなる
ことを特徴とする不揮発性メモリ装置。
前記ワードライン電圧の増加分は前記テストおよび通常プログラム動作モードの各々で一定である
ことを特徴とする請求項７に記載の不揮発性メモリ装置。
前記メモリセルの各々はｎビットデータを貯蔵するマルチレベルメモリセルである
ことを特徴とする請求項７に記載の不揮発性メモリ装置。
前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルである
ことを特徴とする請求項７に記載の不揮発性メモリ装置。
前記ワードライン電圧はプログラムサイクルのプログラムループが繰り返されるごとに段階的に増加する
ことを特徴とする請求項７に記載の不揮発性メモリ装置。