JPH05182482A - 不揮発性半導体メモリの自動化消去を保留する回路及び方法 - Google Patents

不揮発性半導体メモリの自動化消去を保留する回路及び方法

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JPH05182482A
JPH05182482A JP5662892A JP5662892A JPH05182482A JP H05182482 A JPH05182482 A JP H05182482A JP 5662892 A JP5662892 A JP 5662892A JP 5662892 A JP5662892 A JP 5662892A JP H05182482 A JPH05182482 A JP H05182482A
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Abstract

(57)【要約】 【目的】 不揮発性半導体メモリの自動化消去シーケン
スを保留する方法及び回路を提供する。 【構成】 回路とメモリは同一の基板の上に位置する。
回路は、保留信号がアクティブであるときに所定の状態
で消去を保留する回路と、保留信号が非活動であるとき
に所定の状態によって消去を再開する回路とを含む。ま
た、不揮発性半導体メモリの自動化消去方法を保留する
方法は保留信号を受信し、その信号がアクティブレベル
にあるとき、第１の消去ステップの後に消去を保留す
る。信号が非活動レベルにあるとき、消去は第２の消去
ステップで再開する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリの
分野に関し、特に、不揮発性半導体メモリの自動化消去
シーケンスを保留する回路及び方法に関する。
【０００２】
【従来の技術】従来の不揮発性半導体メモリの一種とし
て、フラッシュ電気的消去可能プログラマブル読取り専
用メモリ（「フラッシュＥＥＰＲＯＭ」）がある。フラ
ッシュＥＥＰＲＯＭはユーザーの手によりプログラム可
能であり、一度プログラムしてしまえば、消去されるま
でデータを保持する。消去後、フラッシュＥＥＰＲＯＭ
を新たなコード又はデータでプログラムすることができ
る。フラッシュメモリは消去という点に関して従来の電
気的消去可能プログラマブル読取り専用メモリ（「ＥＥ
ＰＲＯＭ」）とは異なっている。従来のＥＥＰＲＯＭは
個々のバイトの消去を制御するために、通常、セレクト
トランジスタを使用している。これに対し、フラッシュ
メモリはトランジスタを１個ずつ含むセルによってはる
かに高い密度を得ているのが普通である。フラッシュメ
モリに関わる従来の消去モードの１つでは、メモリアレ
イのあらゆるメモリセルのソースに同時に高電圧を供給
する。その結果、アレイ全体が消去されることになる。
【０００３】従来のフラッシュメモリの一つにおいて
は、論理値「１」は、ビットセルと関連するフローティ
ングゲートに、もしあるとしても、ごくわずかの電子し
か蓄積されていないことを意味する。また、論理値
「０」は、ビットセルと関連するフローティングゲート
に多数の電子が蓄積されていることを意味する。そのよ
うな従来のフラッシュメモリを消去すると、各ビットセ
ルには論理値１が記憶されることになる。フラッシュメ
モリの個々のビットセルをあらかじめ消去せずに論理値
０から論理値１に重ね書きすることは不可能である。と
ころが、フラッシュメモリの個々のビットセルを論理値
１から論理値０に重ね書きすることは、それに伴って、
消去状態に関連する個有の数の電子を含んでいるフロー
ティングゲートに単に電子が追加されるだけであるとす
れば、可能である。
【０００４】従来のフラッシュＥＥＰＲＯＭの一例は、
カリフォルニア州サンタクララのインテル・コーポレー
ションより発売されている２８Ｆ２５６相補形金属酸化
物半導体（「ＣＭＯＳ」）フラッシュメモリである。こ
れは２５６キロビットのフラッシュＥＥＰＲＯＭであ
る。２８Ｆ２５６フラッシュメモリは、電気的消去及び
再プログラミングを管理するための指令レジスタを含
む。指令は、制御用マイクロプロセッサから標準マイク
ロプロセッサ書込みタイミングを使用して指令レジスタ
に書込まれる。指令レジスタの内容は、消去・プログラ
ミング回路を制御する内部状態機械に対する入力として
利用される。制御用マイクロプロセッサはフラッシュメ
モリの消去とプログラミングを制御する。マイクロプロ
セッサは、フラッシュメモリを消去するに際して、イン
テル・コーポレーションの従来のＱｕｉｃｋ−Ｅｒａｓ
ｅTMアルゴリズムを使用することができる。このＱｕｉ
ｃｋ−ＥｒａｓｅTMアルゴリズムによれば、まず、全て
のビットを充電状態、すなわち、００（１６進数）に等
しいデータにプログラムすることが必要である。その
後、アレイ内のトランジスタのソースを１０ミリ秒の期
間にわたりＶPPレベルに引上げることにより消去は進行
する。消去動作が終了するたびに、バイト検証を実行す
る。従来のＱｕｉｃｋ−ＥｒａｓｅTMアルゴリズムは、
消去の障害を認識する前に、消去シーケンスごとに３０
００回までの消去動作を処理できる。適正な装置動作を
得るには、消去手順に厳密に従わなければならない。
【０００５】インテルのＱｕｉｃｋ−ＥｒａｓｅTMアル
ゴリズムの欠点の１つは、消去に１秒もの長い時間を要
することがあり、その間にフラッシュメモリの内容をア
クセスできないことである。マイクロプロセッサは、消
去後に、インテルの従来のＱｕｉｃｋ−ＰｕｌｓｅＰｒ
ｏｇｒａｍｍｉｎｇTMアルゴリズムを使用してフラッシ
ュメモリをプログラムすることができる。Ｑｕｉｃｋ−
Ｐｕｌｓｅ ＰｒｏｇｒａｍｍｉｎｇTMアルゴリズムに
よれば、特定の持続時間と特定の電圧レベルをもつプロ
グラミングパルスをアレイ中の選択されたトランジスタ
に印加することが必要である。たとえば、従来のＩｎｔ
ｅｌのフラッシュメモリのいくつかについて、１０マイ
クロ秒のプログラミングパルスが示唆されており、一
方、ＶPPは１２．７５ボルトに保たれる。プログラミン
グパルスを印加した後、アドレッシングしたメモリセル
が適正にプログラムされたか否かを検証しなければなら
ない。正しくプログラムされていないならば、プログラ
ミングの誤りを認識するのに先立って、何回かにわてり
プログラミングパルスを再度印加しても良い。インテル
のＱｕｉｃｋ−Ｐｕｌｓｅ ＰｒｏｇｒａｍｍｉｎｇTM
アルゴリズムでは、バイトごとに２５回までのプログラ
ミング動作が可能である。フラッシュメモリを適正且つ
確実に動作させるには、プログラミング手順に厳密に従
うことが必要とされる。フラッシュメモリの消去及びプ
ログラミングを制御するために制御用マイクロプロセッ
サを使用する従来の方法の欠点の一つは、マイクロプロ
セッサの停滞を招き、比較的程度の高いマイクロプロセ
ッサオーバヘッドを要求することである。このために、
コンピュータシステムのスループットが低下してしまう
ことになる。フラッシュメモリの消去とプログラミング
を制御するためにマイクロプロセッサを使用する従来の
方法のもう１つの欠点は、通常の消去／プログラミング
ソフトウェアがかなり複雑なことである。その複雑さ
は、フラッシュメモリの過剰消去などの顧客側の誤りを
引き起こす確率を高める。
【０００６】
【発明が解決しようとする課題】本発明の目的の一つ
は、消去中に外部プロセッサがデータを読取れるように
するために不揮発性半導体メモリの自動化消去を一時的
に保留する回路及び方法を提供することである。
【課題を解決するための手段】不揮発性半導体メモリの
自動化消去を保留する回路を説明する。この回路と、不
揮発性半導体メモリは共に単一の基板の上にある。回路
保留信号を受信する手段と、保留信号がアクティブであ
るときに消去を保留する手段と、保留信号が非活動であ
るときに消去を再開する手段とを含む。また、不揮発性
半導体メモリの自動化消去を保留する方法をさらに説明
する。保留信号を受信し、保留信号が第１の論理レベル
にあるときに消去を保留する。保留信号が第２の論理レ
ベルにあるときは、自動化消去を再開する。その他の目
的、特徴及び利点は添付の図面と、以下の詳細な説明と
から明白になるであろう。本発明を添付の図面の図に例
示するが、この図示は限定的な意味をもたない。尚、図
面中、同じ図中符号は同様の素子を指示する。
【０００７】
【実施例】図１は、本発明の好ましい一実施例を実現し
たフラッシュＥＰＲＯＭ１０の回路をブロック線図の形
で示す。フラッシュＥＰＲＯＭ１０をフラッシュメモリ
１０ということもある。フラッシュメモリ１０は、デー
タをアドレスに記憶する複数個のメモリセルを含むブロ
ック化メモリアレ１２を有する。各ブロックは個別に読
取り、プログラミング及び消去が可能である。ブロック
化メモリアレイ１２に加えて、フラッシュメモリ１０は
オンチップ指令状態機械（「ＣＳＭ」）４０と、シンク
ロナイザ４２と、ソース電圧スイッチ４４と、状態レジ
スタ６０と、書込み状態機械（「ＷＳＭ」）４８とを含
む。ＷＳＭ４８はブロック消去動作を制御して、システ
ムプロセッサ９９９が別のタスクを自在に実行できる状
態とする。好ましい一実施例では、図１に示すフラッシ
ュメモリ１０の回路は単一の基板の上にある。好ましい
一実施例では、フラッシュメモリ１０はＣＭＯＳ回路を
採用する。以下にさらに詳細に説明するように、書込み
状態機械４８は、メモリアレイ１２内部の選択された一
つのメモリブロックの自動化消去を保留する回路を含
む。消去は所定の状態で停止し、そこで、マイクロプロ
セッサ９９９は消去中である１ブロックとは別のブロッ
クからデータを読取ることができる。マイクロプロセッ
サの要求があったときには、消去は所定の状態で再開す
る。
【０００８】ＶPP１４はフラッシュメモリ１０の消去／
プログラム電力供給電圧である。ＶCC１６はフラッシュ
メモリ１０の装置給電電圧であり、ＶSS１８は接地電圧
である。一実施例では、ＶPP１４は１２．０ボルトであ
り、ＶCC１６は約５ボルトである。ＶPP１４に高電圧が
現れていないときには、フラッシュメモリ１０は読取り
専用メモリとして動作する。アドレス指定された記憶場
所に記憶されているデータはメモリアレイ１２から読取
られ、フラッシュメモリ１０の外部にある回路はデータ
信号線２０を介してそのデータを利用することができ
る。フラッシュメモリ１０はチップイネーブルＣＥＢ２
２、書込みイネーブルバーＷＥＢ２６、出力イネーブル
ＯＥＢ２４という三つの制御機能を有する。チップイネ
ーブルＣＥＢ入力２２はフラッシュメモリ１０を選択す
るために使用される。ＣＥＢ２２はアクティブローの信
号である。出力イネーブルＯＥＢ入力２４はフラッシュ
メモリ１０の出力制御信号であり、フラッシュメモリ１
０のデータ信号線２０からデータをゲーティングするた
めに使用されるべきである。ＯＥＢ２４はアクティブロ
ーの信号である。二つの制御機能ＣＥＢ２２及びＯＥＢ
２４は、フラッシュメモリ１０のデータ信号線２０から
データを得るためには、論理的にアクティブでなければ
ならない。
【０００９】フラッシュメモリ１０を制御するマイクロ
プロセッサ９９９は、ＣＥＢ２２がローである間にＷＥ
Ｂ２６を論理的にローのレベルにすることにより、フラ
ッシュメモリ１０に対する書込みを実行する。ＷＥＢ２
６の立上がり端でアドレスとデータはラッチされる。標
準的なマイクロプロセッサのタイミングを使用する。装
置の動作は、データ信号線２０を介して特定のデータパ
ターンを書込むことにより選択される。図２は、いくつ
かの装置指令を規定している。
【００１０】図２中のＳＲＤは、状態レジスタから読取
られるデータを表わす。図２中のＢＡは、消去中のブロ
ックの中のアドレスを表わす。消去は一度に１ブロック
ずつ実行され、２サイクル指令シーケンスによって開始
される。まず、図１に示す指令状態機械４０に消去セッ
トアップ指令を書込み、続いて、消去確認指令を書込
む。それらの指令は、適切な指令データと、消去すべき
ブロックの中のアドレスの双方を要求する。マイクロプ
ロセッサ９９９は、読取り状態レジスタ指令を発行し、
状態データを解析することによって消去事象の完了を検
出できる。消去は、通常、ブロックごとに１秒を要す
る。このように相対的に長い時間と、メモリアレイがブ
ロック化という性質をもつことにより、マイクロプロセ
ッサ９９９は別のブロックに保持されているデータを検
索することを望むようになるので、消去延期指令が望ま
しいものになる。
【００１１】消去延期指令は、同一のチップ上にある、
消去中のブロック以外のブロックからデータを読取るた
めに、消去のシーケンスを中断させる。消去シーケンス
の開始後、データ信号線２０に消去延期指令（ＢＯＨ）
を書込むと、書込み状態機械４８は消去シーケンスをシ
ーケンス中の所定の時点で延期させる。状態レジスタ６
０のＷＳＭ ＢＵＳＹビットとＥＲＡＳＥ＿ＳＵＳＰＥ
ＮＤビットのポーリングは、消去動作が保留された時点
を確定する。消去が延期された後、同一のシリコン基板
にはあるが、消去中であるブロックとは異なるブロック
からデータを読取るために、データ信号線２０にアレイ
読取り指令を書込むことができる。消去が保留された後
のもう一つの有効指令は、ＷＳＭ４８に所定の時点で消
去シーケンスを継続させる消去再開（「ＤＯＨ」）であ
る。消去を再開すると、状態レジスタのＥＲＡＳＥ＿Ｓ
ＵＳＰＥＮＤビットはクリアされ、また、ＷＳＭのＢＵ
ＳＹビットは再びセットされる。
【００１２】図１のフラッシュメモリ１０は次のように
動作する。データ信号線２０のデータは指令状態機械４
０へ送り出される。ＣＳＭ４０はそのデータを復号し、
データが指令を表わしていれば、書込み状態機械４８に
対する適切な制御信号を発生し始める。シンクロナイザ
４２は書込み状態機械４８と、指令状態機械４０との同
期とハンドシェーキングを実行する。さらに、シンクロ
ナイザ４２はＷＳＭ４８の状態を状態レジスタ６０に報
告する。メモリアレイ１２に関わるプログラム及び消去
アルゴリズムは書込み状態機械４８により調整される。
書込み状態機械４８は、入力２０及び２１から消去、延
期、再開及び読取りの各動作を完了するために必要なア
ドレスとデータをラッチする。書込み状態機械４８は機
能実行中の進行状況をシンクロナイザ４２と、状態レジ
スタ６０とに報告する。状態レジスタ６０は、書込み状
態機械４８のその出力を介する動作の状態を報告し、そ
の出力がＤＡＴＡピン２０を介してマイクロプロセッサ
９９９に送られる。
【００１３】図３は、書込み状態機械４８及び状態レジ
スタ６０の回路の一部をブロック線図の形で示す。書込
み状態機械４８は次状態コントローラ５０と、期間カウ
ンタ５２とを含む。次状態コントローラ５０は、書込み
状態機械４８の回路（図３にはその一部のみを示してあ
る）の全ての部分のアクティビティを制御すると共に協
調させる。次状態コントローラ５０はソース電圧スイッ
チ４４とメモリアレイ１２の機能をさらに制御すること
により、アレイ１２の消去と読取りを制御する。次状態
コントローラ５０がその機能を実行するときの手順につ
いては、以下にさらに詳細に説明する。ＲＥＳＥＴ信号
４９はシンクロナイザ４２により発生されて、書込み状
態機械４８の中のほぼ全ての回路に印加される。ＲＥＳ
ＥＴ信号４９は書込み状態機械４８の中のいくつかのノ
ードを既知の状態から解放する。たとえば、ＲＥＳＥＴ
信号４９は期間カウント５２とアドレスカウンタ（図示
せず）の最終カウント出力５６及び５８を論理ローレベ
ルに保持する。さらに、ＲＥＳＥＴ信号４９は次状態コ
ントローラ５０をＰＯＷＥＲ＿ＵＰ状態に保持する。次
状態コントローラ５０はその現在状態を指示するために
５つの出力信号ＳＢＵＳ〔０：４〕５４を発生する。Ｓ
ＢＵＳ〔０：４〕５４は、要求されたアクションを確定
するために、ＷＳＭ４８の中の回路と、シンクロナイザ
４２及びソース電圧スイッチ４４とにより復号される。
【００１４】次状態コントローラ５０は、期間カウンタ
５２とアドレスカウンタがＰＣＴＲＴＣ５６及びＡＣＴ
ＲＴＣ５８により指示されている、それぞれの最終カウ
ントに達したか否かを表わす先のＳＢＵＳ〔０：４〕５
４の値に基づいて、ＳＢＵＳ〔０：４〕５４の値を確定
する。次状態コントローラ５０の決定に影響を及ぼす他
の要因は、アクティブＥＲＡＳＥ信号７０により指示さ
れる、消去指令を受信したか否かの状況と、アクティブ
ＳＵＳＰＥＮＤ信号７２により指示される、マイクロプ
ロセッサ９９９が消去を延期させることを要求したか否
かの状況とを含む。期間カウンタ５２は、消去電圧がメ
モリアレイ１２に印加される適正な期間を含めた消去動
作中の様々な期間の長さを確定する。期間カウンタ５２
は、高電圧回路がメモリアレイ１２の選択外ブロックに
ＶＳＩ電圧を印加し、また、それらのブロックからＶＳ
Ｉ電圧を除去するために必要とされる適正な期間をさら
に指示する。選択外ブロックのソースにＶＳＩが印加さ
れると、それらのブロックが選択ブロックの事前調整中
に低速でプログラムされるという事態は阻止される。期
間カウンタは、選択外ブロックの望ましくないプログラ
ミングを阻止するために、ＶＳＩの印加と事前調整の開
始との間に十分な遅延を与える。信号ＰＣＴＲＴＣ５６
は、論理ハイ状態であるとき、適正な期間が経過したこ
とを次状態コントローラ５０に報知する。
【００１５】アドレスカウンタは、その最終カウントＡ
ＣＴＲＴＣ５８を論理ハイ状態とすることにより、メモ
リアレイ１２の選択ブロックの終わりに達したことを次
状態コントローラ５０に指示する。状態レジスタ６０
は、書込み状態機械４８の動作に対するマイクロプロセ
ッサ９９９のウインドウとして動作する。状態レジスタ
６０は様々な状態信号を受信し、それらの信号を出力イ
ネーブル信号ＯＥＢ２２と同期させる。状態レジスタ６
０はシンクロナイザ４２からのＲＥＡＤＹ信号６２を入
力として受信する。このＲＥＡＤＹ信号６２は、論理ハ
イ状態であるとき、書込み状態機械４８が別の動作を実
行できる状態にあることをＣＳＭ４０と状態レジスタ６
０に指示する。ＲＥＡＤＹ信号６２が論理ロー状態であ
るときには、書込み状態機械４８は消去動作又はプログ
ラム動作を実行している際中である。
【００１６】状態レジスタの出力信号ＷＳＭ ＢＵＳＹ
６６は、論理ロー状態であるとき、書込み状態機械４８
は消去動作を実行していることをマイクロプロセッサ９
９９に指示する。ＷＳＭ ＢＵＳＹ信号６６は、論理ハ
イ状態になることにより、別の動作を実行できるように
なっていることを指示する。状態レジスタ６０はシンク
ロナイザ４２からのＩＤＬＥ信号６４を入力として受信
する。論理ハイ状態であるとき、ＩＤＬＥ信号６４は書
込み状態機械４８がその消去動作を保留したことを状態
レジスタに指示する。書込み状態機械４８が選択ブロッ
クの消去を再開した後、ＩＤＬＥ信号６４は論理ロー状
態に戻る。状態レジスタの出力信号ＥＲＡＳＥ＿ＳＵＳ
ＰＥＮＤ６８は、論理ハイ状態になることにより、書込
み状態機械４８がその消去動作を保留したことをマイク
ロプロセッサ９９９に指示する。マイクロプロセッサ９
９９は、ＥＲＡＳＥ＿ＳＵＳＰＥＮＤ信号６８とＷＳＭ
＿ＢＵＳＹ信号６６の双方が論理ハイ状態になった後
に、選択外メモリブロックを読取ることができる。ＥＲ
ＡＳＥ＿ＳＵＳＰＥＮＤ信号６８は、非活動レベルに戻
ることにより、ＷＳＭ４８が消去を再開したことを指示
する。
【００１７】図４は、次状態コントローラ５０の回路を
ブロック線図の形で示す。次状態コントローラ５０は次
状態論理７４と、マスター・スレーブＤラッチ７６とを
含む。好ましい実施例では、次状態論理７４はプログラ
マブル論理アレイ（「ＰＬＡ」）である。次状態論理７
４は、ＰＬＯＵＴ〔０：４〕７８、最終カウント信号Ｐ
ＣＴＲ５６及びＡＣＴＲＣ５８；ＳＵＳＰＥＮＤ信号７
２；並びにＥＲＡＳＥ信号７０により表わされる書込み
状態機械の先の状態に基づいて、書込み状態機械４８の
中の各回路の次状態を確定する。次状態論理７４の出力
はラッチ７６にラッチされ、ラッチ７６はそれらの信号
をＰＨ１／ＰＨ２に同期させる。それらの同期化信号は
書込み状態機械４８の回路のその他の部分へＳＢＵＳ
〔０：４〕５４として供給される。プログラム動作及び
消去動作が始まるたびに、ラッチ７６はＲＥＳＥＴ信号
４９によりリセットされる。これにより、ＳＢＵＳ
〔０：４〕５４は必然的にＰＯＷＥＲ＿ＵＰ状態１００
を表わす既知の状態となる。消去動作を延期するために
次状態コントローラ５０が実行する手順は、図５の状態
図を参照することにより理解できる。
【００１８】図５の各ブロックは、書込み状態機械４８
の一つ又はいくつかの状態を表わす。各ブロックの第１
の行にそれぞれの状態の名前を示す。それぞれの状態の
間に選択又はイネーブルされる信号をＳＢＵＳ値の下に
挙げてある。次状態コントローラ５０を別の分岐させる
入力信号の組み合わせを各ブランチの脇のテキストに概
して指示する。尚、非活動信号の前に感嘆符「！」を付
してある。ブランチに隣接して信号の組み合わせが指示
されていないときには、次状態コントローラへの入力と
は無関係に次状態コントローラ５０は一つの状態から別
の状態へ分岐することがわかるであろう。図５から見て
とれるように、メモリアレイ１２の１ブロックの消去に
は事前調整と、消去という２つの主要なタスクが関連し
ている。事前調整はセル電圧を約６．７５ボルト−論理
値０−にプログラムする。事前調整は、消去中にセル電
圧がセル漏れを生じさせかねないレベルまで降下するの
を阻止することにより、メモリ１０の耐用寿命を保護す
る。
【００１９】フラッシュメモリ１０に最初に電力が印加
されると、次状態コントローラ５０はＲＥＳＥＴ信号４
９によりＰＯＷＥＲ＿ＵＰ状態１００に保持される。こ
の状態１００では何の事象も起こらず、次状態コントロ
ーラ５０は、指令状態機械４０からアクティブＰＲＯＧ
ＲＡＭ又はＥＲＡＳＥ信号７０を受信した後、単に実行
を開始するだけである、アクティブＥＲＡＳＥ信号７０
を受信すると、次状態コントローラ５０はＥＲＡＳＥ状
態１０２へ分岐する。ＥＲＡＳＥ状態１０２では、次状
態コントローラ５０はアドレスカウンタと期間カウンタ
５２をリセットすることによりアレイの事前調整のため
に書込み状態機械４８を初期設定する。
【００２０】次状態コントローラ５０はＥＲＡＳＥ状態
１０２からＢＥＧＩＮ＿ＰＲＥＣＯＮＤ状態１０４へ分
岐する。この状態１０４では、次状態コントローラ５０
は、ソース電圧スイッチ４４をソース抑止電圧ＶＳＩに
セットすることにより、メモリアレイ１２の選択外ブロ
ックにソース抑止電圧ＶＳＩを印加する。これにより、
選択ブロックの事前調整中にメモリアレイ１２の選択外
ブロックが低速でプログラムされることはなくなる。選
択外ブロックにＶＳＩを印加すると、さらに、ブロック
内容の読取りも阻止される。ＷＳＭが読取り経路の制御
を行っている間にも、ブロック内容を読取ることはでき
ない。次状態コントローラ５０は期間カウンタ５２をリ
セットし、選択外ブロックのソース電圧線路がＶＳＩに
達するまで事前調整が始まらないように保証するため
に、期間カウンタのＶＳＩ遅延を選択する。次状態コン
トローラ５０は、期間カウンタ５２が時間切れになるま
で状態１０４にとどまる。ＰＣＴＲＴＣ５６がアクティ
ブ論理ハイレベルになるときには、選択外ブロックはＶ
ＳＩに達しており、次状態コントローラはＰＲＥＣＯＮ
ＤＩＴＩＯＮ状態１０６へ分岐する。
【００２１】ＰＲＥＣＯＮＤＩＴＩＯＮ状態１０６で
は、次状態コントローラ５０は選択ブロックの中の各バ
イトを一度の１バイトずつ論理値０にプログラムするた
めに、いくつかの状態を経過してゆく。ＰＲＥＣＯＮＤ
ＩＴＩＯＮ状態１０６を通して、メモリアレイ１２の選
択外ブロックにはソース抑止電圧ＶＳＩが印加される。
状態１００，１０２，１０４又は１０６の間には、期間
カウンタが時間切れになる前にアクティブＳＵＳＰＥＮ
Ｄ信号７２を受信しても、消去動作に直ちに影響は出な
い。現在アドレッシングされているバイトの事前調整が
完了して始めて次状態コントローラ５０は状態１０６か
ら分岐し、そこで、アクティブＳＵＳＰＥＮＤ信号に応
答して、次状態コントローラ５０は状態１０６から状態
１０８へ分岐する。状態１０８では、期間カウンタ５２
をリセットする。ソース抑止電圧ＶＳＩは消滅し、選択
外ブロックのソース電圧線からＶＳＩは除かれる。その
結果、ソース電圧線が０ボルトに降下した後、選択外ブ
ロックの読取りが可能になる。
【００２２】次状態コントローラ５０は状態１０８がＶ
ＳＩ＿ＤＥＬＡＹ状態１１０へ分岐する。この状態１１
０は、選択外ブロックのソース電圧線をＶＳＩから０ボ
ルトに遷移させるのに必要な遅延を与える。次状態コン
トローラ５０はアクティブＰＣＴＲＴＣ信号５６を受信
するまで状態１１０にとどまる。アドレスカウンタがそ
の最大カウントにまだ到達していなければ、アクティブ
ＳＵＳＰＥＮＤ信号７２は次状態コントローラ５０を状
態１１０からＰＲＥＣＯＮＤＩＴＩＯＮ＿ＩＤＬＥ状態
１１２へ分岐させる。ＰＲＥＣＯＮＤＩＴＩＯＮ＿ＩＤ
ＬＥ状態１１２では、次状態コントローラ５０は通常、
アイドル状態にとどまって、ＳＵＳＰＥＮＤ信号７２が
非活動状態になるのを待つ。状態１１２の間に、状態１
１２から出た後にバイトの事前調整が再開されるものと
予期した上で、期間カウンタ５２をリセットする。次状
態コントローラ５０は、フラッシュメモリ１０の残る部
分にＳＢＵＳ信号を介して、それがアイドル状態になっ
たことを報知する。ＳＢＵＳ〔０：４〕５２を復号する
回路は、その時点でマイクロプロセッサ９９９がメモリ
アレイ１２の選択外ブロックを読取っても良いことを状
態レジスタを介してマイクロプロセッサに報知する。Ｓ
ＵＳＰＥＮＤ信号７２が非活動状態になると、書込み状
態機械４８は状態１１２からＢＥＧＩＮ＿ＰＲＥＣＯＮ
ＤＩＴＩＯＮ状態１０４へ分岐することにより所定の時
点で選択ブロックの消去を再開する。
【００２３】以上説明した通り、次状態コントローラ５
０は、アドレスカウンタが最終カウンタに達するまで、
状態１０４，１０６，１０８，１１０及び１１２を循環
してゆく。ＡＣＴＲＴＣ５８がアクティブ状態になる
と、選択ブロックは申し分なく事前調整されたというこ
とになる。そこで、次状態コントローラ５０は、状態１
１０からＥＲＡＳＥ＿ＡＰＰＬＹ状態１１４へ分岐する
ことにより、選択ブロックを消去するプロセスを開始す
る。ＥＲＡＳＥ＿ＡＰＰＬＹ状態１１４の間、次状態コ
ントローラ５０は選択ブロックの一つのバイトを消去す
るために必要な状態を経過する。バイトに消去電圧が印
加された後、次状態コントローラ５０は状態１１４から
状態１１６へ分岐する。ＥＲＡＳＥ＿ＶＥＲＩＦＹ状態
１１６では、指示されたバイトの消去を検証する。ＥＲ
ＡＳＥ＿ＶＥＲＩＦＹ状態１１６の間の事象には、期間
カウンタ５２をリセットすることと、その消去検証カウ
ントを選択することが含まれる。次状態コントローラ５
０は、期間カウンタ５２が時間切れになるまで状態１１
８にとどまる。
【００２４】ＳＵＳＰＥＮＤ信号７２が非活動状態であ
る場合、次状態コントローラ５０は必要に応じてブロッ
ク消去を継続するために状態１１６からＥＲＡＳＥ＿Ａ
ＰＰＬＹ状態１１４へ分岐する。これに対し、状態１１
４又は１１６の間にアクティブＳＵＳＰＥＮＤ信号７２
を受信した場合には、次状態コントローラ５０は状態１
１６からＥＲＡＳＥ＿ＩＤＬＥ状態１１８へ分岐する。
従って、ＷＳＭ４８が状態１１４の間に延期要求を受信
しうるが、ＷＳＭ４８は状態１１６からアイドル状態１
１８に入るだけであることがわかるであろう。ＥＲＡＳ
Ｅ＿ＩＤＬＥ状態１１８の間、次状態コントローラ５０
は通常アイドル状態にとどまって、ＳＵＳＰＥＮＤ信号
７２が非活動状態になるのを待つ。この状態１１８の
間、期間カウンタ５２はメモリアレイ１２の別のバイト
を検証することを予期してリセットされる。次状態コン
トローラ５０は、書込み状態機械４８がアイドル状態に
なったことをＳＢＵＳ〔０：４〕５２を介してフラッシ
ュメモリ１０の残る部分に報知する。ＳＢＵＳ〔０：
４〕５４を復号する回路は、メモリアレイ１２の選択外
ブロックを読取って良い状態になったことをマイクロプ
ロセッサ９９９に報知する。ＳＵＳＰＥＮＤ信号７２が
非活動状態になると、次状態コントローラ５０は状態１
１８からＥＲＡＳＥ＿ＶＥＲＩＦＹ状態１１６に戻る。
選択ブロック全体が消去されるまで、次状態コントロー
ラ５０は状態１１４，１１６及び１１８を必要に応じて
循環してゆく。ＷＳＭ４８が消去動作を完了すると、次
状態コントローラ５０はＰＯＷＥＲ＿ＵＰ状態１００に
戻る。
【００２５】図６は、期間カウンタ５２をブロック線図
の形で示す。期間カウンタ５２は期間カウンタＳＢＵＳ
デコーダ１３０と、期間カウンタ最終カウント選択回路
１３２と、１５ビットシフトレジスタカウンタ１３４
と、最終カウント整合回路１３６と、ラッチ１３８とを
含む。同期される期間カウンタＳＢＵＳデコーダ１３０
は、カウンタ１３４をリセットする。ＳＢＵＳデコーダ
１３０はＳＢＵＳ信号５４を復号し、カウンタ１３４の
カウント信号をリセットすべきか否かを判定する。カウ
ンタ１３４をリセットすべきである場合には、デコーダ
１３０はそのリセット出力ＰＣＴＲＳＴ１３１を論理ロ
ーレベルにする。図６からわかる通り、ＳＢＵＳデコー
ダはＰＨ１／ＰＨ２サイクルごとにこの決定を行う。期
間カウンタＳＢＵＳデコーダ１３２はＳＢＵＳ信号５４
を復号することにより、最終カウント整合回路１３６の
四つの認識最終カウントの中から選択する。発生しうる
最終カウントには、検証遅延ＶＥＲと、プログラム遅延
ＰＲＧと、消去遅延ＥＲＳと、ソース抑止遅延ＶＳＩと
がある。典型的な期間はＰＲＧの場合で１０μsec ，Ｅ
ＲＳで１０msec, ＶＥＲで３μsec となっている。ＳＢ
ＵＳ値の状態ごとのＳＢＵＳデコーダ１３０及び最終カ
ウント選択回路１３２の動作を図７を参照しながら確定
することができる。信号頭辞語ごとの信号名は図８から
明かである。
【００２６】図６のＳＢＵＳデコーダ１３０と最終カウ
ント選択回路１３２は、好ましい実施例では、共にラン
ダムロジックとして実現されている。期間カウンタの中
のカウンタ１３４はリセットを伴う１５ビットシフトレ
ジスタであるが、ここでは詳細には説明しない。カウン
タ１３４はカウンタイネーブルを含んでいないので、Ｓ
ＢＵＳデコーダ１３０によりリセットされる場合を除い
て、あらゆる状態でランし続ける。カウンタ１３４は、
ＲＥＳＥＴ信号が印加されなくなったときにカウントを
開始する。カウンタのＱ出力１３５は最終カウント整合
回路１３６に対する入力である。最終カウント整合回路
１３６は、Ｑ出力１３５を解析することにより、選択さ
れた遅延期間が経過したか否かを判定する。最終カウン
ト整合回路１３６は、その出力ＴＣＯＵＮＴ１３７を論
理ハイレベルにすることにより、選択された最終カウン
トに達したことを指示する。カウンタ１３４はカウント
を増分し続けるので、最終カウント整合回路の出力ＴＣ
ＯＵＮＴ１３７は１つの状態についてのみアクティブで
る。ラッチ１３８はＯＲゲート１４０と関連して最終カ
ウント１４３信号ＴＣＯＵＮＴ１３７を記憶するために
使用される。書込み状態機械が最初にパワーアップされ
たときにラッチ１３８はＲＥＳＥＴ信号４９によりリセ
ットされて、そのＱ出力を０にセットする。ＴＣＯＵＮ
Ｔ１３７がアクティブハイになると、Ｑ出力２２４はハ
イへ遷移する。Ｑ出力２２４はＴＣＯＵＮＴ１３７がロ
ーになった後もラッチの入力をハイのままに保持するの
で、ラッチ１３８がＲＥＳＥＴ信号４９によりリセット
されるまでは、ＰＣＴＲＴＣ５６はハイのままである。
【００２７】図９は、状態レジスタ６０をブロック線図
の形で示す。状態レジスタ６０はクロック発生器１５０
と、２つの出力ラッチ１５２及び１５４とを含む。状態
レジスタ６０の出力信号ＥＲＡＳＥ＿ＳＵＳＰＥＮＤ６
８及びＷＳＭ＿ＢＵＳＹ６６は出力イネーブルバー信号
ＯＥＢ２２に対して同期される。ＯＥＢ２２がトグルす
るたびに、クロック発生器１５０は一組のクロックパル
スＰＨ′１／ＰＨ′２ １５６を発生することによりこ
の同期を実行する。クロックパルスＰＨ′１／ＰＨ′２
１５６は信号ＩＤＬＥ６４及びＲＥＡＤＹ６２の出力
ラッチ１５２及び１５４へのクロックインを制御する。
従って、出力ラッチ１５２及び１５４から有効データを
読取るためにはＯＥＢ２２をトグルさせなければならな
いことがわかるであろう。ＩＤＬＥ信号６４は出力ラッ
チ１５２のＤ入力端子に直接に入力される。従って、Ｅ
ＲＡＳＥ＿ＳＵＳＰＥＮＤ信号６８はＯＥＢ２２に対し
て同期されるＩＤＬＥ信号６４であることがわかる。Ｏ
ＥＢ２４がトグルされた後、ＷＳＭ４８がアイドル状態
１１２又は１１８に入っていたならば、ＥＲＡＳＥ＿Ｓ
ＵＳＰＥＮＤ６８は論理ハイレベルになる。ＲＥＡＤＹ
信号６２は出力ラッチ１５４のＤ入力端子に直接に入力
される。従って、ＷＳＭ ＢＵＳＹ６６はＯＥＢ２２に
対して同期されるＲＥＡＤＹ信号６２であることがわか
る。ＷＳＭがプログラム中又は消去中であるとき、ＷＳ
Ｍ ＢＵＳＹ信号６６は論理値０である。消去中、論理
ハイレベルのＷＳＭ ＢＵＳＹ６６は、マイクロプロセ
ッサ９９９がアレイの選択外ブロックを読取れるように
なっていることを指示する。
【００２８】図１０のタイミング図を参照すると、状態
レジスタ６０の動作を理解することができる。書込み状
態機械４８の動作は、ＥＲＡＳＥ信号７０がアクティブ
ハイになると共に始まる。ＥＲＡＳＥ信号７０の立上が
り端はＲＥＳＥＴ信号４９をアクティブ論理ローレベル
にさせることにより、書込み状態機械４８の中の重要ノ
ードを既知の状態から解放する。ＥＲＡＳＥ信号７０の
立上がり端はＲＥＡＤＹ信号６４をアクティブ論理ロー
レベルにさせて、その時点でＷＳＭ４８が使用中である
ことを報知する。ＲＥＳＥＴ信号４９が論理ハイレベル
になった後のいずれかの時点で、書込み状態機械の出力
ＳＢＵＳ〔０：４〕５４はアクティブになる。状態レジ
スタ６０を読取るために出力イネーブルバー入力ＯＥＢ
２２がマイクロプロセッサ９９９によりトグルされる
と、ＷＳＭ ＢＵＳＹ信号６６はＲＥＡＤＹ信号６２に
従い、論理ローレベルになる。これにより、状態レジス
タ６０は、書込み状態機械４８がメモリアレイ１２の選
択ブロックを消去している際中であることをマイクロプ
ロセッサ９９９に指示する。消去動作中のいずれかの時
点で、マイクロプロセッサ９９９は、メモリアレイ１２
の選択外ブロックを読取るために消去動作を保留するこ
とを要求しても良い。マイクロプロセッサのこの要求は
ＳＵＳＰＥＮＤ信号７２をアクティブ論理ハイレベルに
移行させる。ＳＵＳＰＥＮＤ信号７２がアクティブにな
った後のいずれかの時点で、書込み状態機械４８は所定
のところからアイドル状態１１２又は１１８に入る。Ｗ
ＳＢのＳＢＵＳ信号５４はシンクロナイザのＩＤＬＥ信
号６４を論理ハイレベルにさせることにより、ＷＳＭ４
８が消去を保留したことをＣＳＭ４０及び状態レジスタ
６０に指示する。マイクロプロセッサ９９９がＯＥＢ２
２をトグルすることにより状態レジスタを検査すると
き、ＥＲＡＳＥ＿ＳＵＳＰＥＮＤ信号６８はＩＤＬＥ信
号６４に従って、図１０に矢印により明示するように論
理ハイレベルになる。このようにして、マイクロプロセ
ッサ９９９は、書込み状態機械４８が保留をしており、
そこで、メモリアレイ１２の選択外ブロックからデータ
を読取って良いことを知らされる。マイクロプロセッサ
９９９からの消去再開指令を受信すると、指令状態機械
４０はＳＵＳＰＥＮＤ信号７２を論理ローレベルにし
て、書込み状態機械４８に選択ブロックの消去を再開す
べきであることを報知する。図１０に示す通り、ＲＥＡ
ＤＹ信号６２が論理ローレベルに下がると、それに伴っ
てＳＵＳＰＥＮＤ信号７２も降下し、ＣＳＭ４０にＷＳ
Ｍ４８が使用中であることを指示する。ＷＳＭ４８がＳ
ＢＵＳ信号５４を介して消去を再開したことを指示した
後、シンクロナイザ４２はＩＤＬＥ信号６４を論理ロー
レベルにする。ＯＥＢ２２がマイクロプロセッサ９９９
によってトグルされると、ＥＲＡＳＥ＿ＳＵＳＰＥＮＤ
信号６８とＷＳＭ ＢＵＳＹ信号６６はそれぞれ論理ロ
ーレベルに下がり、書込み状態機械４８が使用中であ
り、もはや延期しなくなったことをマイクロプロセッサ
９９９に指示する。ＩＤＬＥ信号の重要な特徴の一つ
は、この信号がＲＥＡＤＹ信号を包囲することである。
すなわち、ＩＤＬＥ信号はＲＥＡＤＹ信号より先に論理
ハイレベルに上がり、ＲＥＡＤＹ信号の後で論理ローレ
ベルに下がるのである。ＩＤＬＥ信号のこの特徴によっ
て、マイクロプロセッサ９９９は状態レジスタから誤っ
たデータを読取るおそれがなくなる。言いかえれば、書
込み状態機械が実際には延期されていた未完了の消去動
作を再開する途中であるにもかかわらず、書込み状態機
械は新たなプログラム動作又は新たな消去動作を開始し
うる状態にあるという誤った情報をマイクロプロセッサ
９９９が与えられることはない。
【００２９】不揮発性半導体メモリの自動化消去を保留
する回路及び方法を詳細に説明した。消去の保留はアク
ティブ保留信号により開始されるが、消去シーケンスの
所定の時点まで消去は停止しない。その所定の時点に達
したならば、書込み状態機械４８はアイドルモードに入
り、ＷＳＢ４８がアイドル状態であることをフラッシュ
メモリ１０のその他の部分に報知する。この時点で、外
部のマイクロプロセッサ９９９はメモリアレイ１２の、
消去すべきブロックとして選択されたブロック以外のブ
ロックからデータを読取ることができるようになる。マ
イクロプロセッサ９９９は、データの読取りを完了する
と、ＳＵＳＰＥＮＤ信号７２を非活動レベルにすること
により消去を再開することができる。以上、本発明をそ
の特定の実施例に関して説明したが、特許請求の範囲に
記載するような本発明のより広い趣旨を逸脱せずに、本
発明について様々な変形や変更を実施しうることは自明
であろう。従って、明細書及び図面は限定的な意味では
なく、例示を目的とするものとしてみなされるべきであ
る。
【図面の簡単な説明】
【図１】フラッシュメモリの回路のブロック線図。
【図２】装置指令の表。
【図３】書込み状態機械及び状態レジスタの一部のブロ
ック線図。
【図４】次状態コントローラのブロック線図。
【図５】自動化消去シーケンスを延期する方法の状態
図。
【図６】期間カウンタのブロック線図。
【図７】ＳＢＵＳ状態の表。
【図８】信号名の表。
【図９】状態レジスタのブロック線図。
【図１０】書込み状態機械及び状態レジスタへの入力並
びにそれらからの出力のタイミング図。
【符号の説明】 １０ フラッシュメモリ １２ メモリアレイ ４０ 指令状態機械 ４２ シンクロナイザ ４４ ソース電圧スイッチ ４８ 書込み状態機械 ５０ 次状態コントローラ ５２ 期間カウンタ ６０ 状態レジスタ ９９９ マイクロプロセッサ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性半導体メモリと同一の基板上に
    あり、その不揮発性半導体メモリの自動化消去を保留す
    る回路において， （ａ）保留信号を受信する手段と； （ｂ）保留信号がアクティブレベルにあるとき、消去を
    保留する手段と； （ｃ）保留信号が非活動レベルにあるとき、消去を再開
    する手段とを具備する回路。
  2. 【請求項２】 不揮発性半導体メモリと同一の基板上に
    あり、その不揮発性半導体メモリの自動化消去を保留す
    る回路において， （ａ）アクティブレベルと、非活動レベルとを有する保
    留信号を受信する手段と； （ｂ）保留信号がアクティブレベルにある場合、第１の
    消去ステップの後に消去を保留する手段と； （ｃ）第１の消去ステップの後に消去が保留していた場
    合、保留信号が非活動レベルにあるときに第２の消去ス
    テップによって消去を再開する手段と； （ｄ）保留信号がアクティブレベルにある場合、第３の
    消去ステップの後に消去を保留する手段と； （ｅ）第３の消去ステップの後に消去が保留していた場
    合、保留信号が非活動レベルにあるときに第４の消去ス
    テップによって消去を再開する手段とを具備する回路。
  3. 【請求項３】 不揮発性半導体メモリと同一の基板上に
    あり、その不揮発性半導体メモリの消去を同じように不
    揮発性半導体メモリと同一の基板上にある書込み状態回
    路により保留させる回路において， （ａ）書込み状態回路に結合し、保留信号と、書込み状
    態回路状態信号とを含む入力信号から制御信号を発生す
    るコントローラを具備する回路。
  4. 【請求項４】 不揮発性半導体メモリの自動化消去を保
    留する方法において， （ａ）保留信号を受信する過程と； （ｂ）保留信号がアクティブレベルにある場合、第１の
    消去ステップの後に消去を保留する過程と； （ｃ）保留信号が非活動レベルにあるとき、第２の消去
    ステップによって消去を再開する過程とから成る方法。
  5. 【請求項５】 不揮発性半導体メモリの自動化消去を保
    留する方法において， （ａ）アクティブレベルと、非活動レベルとを有する保
    留信号を受信する過程と； （ｂ）保留信号がアクティブレベルにある場合、第１の
    消去ステップの後に消去を保留する過程と； （ｃ）第１の消去ステップの後に消去が保留していた場
    合、保留信号が非活動レベルにあるときに第２の消去ス
    テップによって消去を再開する過程と； （ｄ）第４の消去ステップの後に保留信号がアクティブ
    レベルにある場合、第３の消去ステップの後に消去を保
    留する過程と； （ｅ）第３の消去ステップの後に消去が保留していた場
    合、保留信号が非活動レベルにあるときに第５の消去ス
    テップによって消去を再開する過程とから成る方法。
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