JP2004061369A

JP2004061369A - 半導体集積回路試験装置及び方法

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Publication number: JP2004061369A
Application number: JP2002221755A
Authority: JP
Inventors: Futoshi Kawarasaki; 河原崎　太
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2004-02-26

Abstract

【課題】自動プログラム機能を有する被試験対象に対してアドレス及びデータを出力する度に生ずる無駄時間を無くすことで効率的に試験を行うことができる半導体集積回路試験装置及び方法を提供する。
【解決手段】パターン発生部１１は、シーケンス制御部１０からのプログラムカウンタ信号Ｓ１が入力されると、パイプライン処理により一定時間を要した後でパターン信号Ｓ２を出力する。カウンタ部１４は、被試験メモリ２０の自動プログラム機能による書き込み動作が開始されてからパターン発生部１１でパイプライン処理に要する時間分だけ時間を計時する。カウンタ部１４が計時している間、パターン発生部１１は被試験メモリ２０に与えるパターンを予め進めておき、カウンタ部１４の計時が終了した時点でクロックマスク部１５がパターン発生部１１への基準クロックＣＬＫの供給を中断する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路試験装置及び方法に係り、特にフラッシュメモリ等の記憶装置の試験を行う際に用いて好適な半導体集積回路試験装置及び方法に関する。
【０００２】
【従来の技術】
記憶装置（メモリ）の一種としてのフラッシュメモリは、ブロック単位でデータの書き込み、読み出し、及び消去を行い、電源を切断してもその記憶内容が失われない不揮発性メモリである。このフラッシュメモリは、記憶内容の保持に電源が不要であるため、搭載する機器の小型化・軽量化・省電力化が可能である。このような特徴を有する、フラッシュメモリは、携帯電話、デジタルスチルカメラ、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄａｔａ　Ａｓｓｉｓｔａｎｃｅ）等の携帯性が必要とされる電子機器のみならず、パーソナルコンピュータの周辺機器等の種々の用途に用いられており、その需要は急激に増大している。
【０００３】
フラッシュメモリは、その構造上、例えば“１”のビットを“０”に書き換えることはできるが、“０”のビットを“１”に書き換えることはできないという書き込み動作の非対称性を有する。このため、データの電気的な書き換えは１回の書き換え動作では成功せず、複数回の書き換え動作が必要となる。フラッシュメモリには、上記の複数回の書き換え動作を内部で制御する自動プログラム機能が設けられる。また、自動プログラム機能では、与えられたデータの書き込みが終了した時点、又は、予め定められた規定回数だけ書き換え動作を終えた時点において、その旨を示す終了フラグが出力され、書き込みが正常に終了したか否かの判定が行われる。この判定結果は、外部から読み出し可能に構成されている。
【０００４】
次に、フラッシュメモリにデータを書き込む際の動作例について説明する。図３は、フラッシュメモリにデータを書き込む際に、フラッシュメモリとの間で授受される信号の一例を示すタイミングチャートである。図３において、ＩＯ０〜ＩＯ７はフラッシュメモリのデータ信号線（８ビット）を介して授受される信号を示しており、ＲＥＡＤＹ／ＢＵＳＹ信号はフラッシュメモリの内部動作状態を示す制御信号線を介して出力される制御信号（１ビット）を示している。尚、フラッシュメモリに接続される制御信号線は、上記以外にライトイネーブル信号線、チップイネーブル信号線等があるが、図３においては図示を省略している。
【０００５】
フラッシュメモリにデータを書き込む場合には、まずデータ信号線ＩＯ０〜ＩＯ７を介してフラッシュメモリに対してシリアルデータ入力命令Ｋ１を出力する。次に、データ信号線ＩＯ０〜ＩＯ７を介してフラッシュメモリに対し書き込み開始アドレスＡ０〜Ａ２を出力する。尚、一度に８ビット分のデータが出力されるため、書き込み開始アドレスＡ０〜Ａ２を出力することで、２４ビットの書き込み開始アドレスがフラッシュメモリに入力される。次いで、データ信号線ＩＯ０〜ＩＯ７を介してフラッシュメモリに対して書き込みデータＤ０〜Ｄｍが出力される。
【０００６】
以上の動作が終了し、次のタイミングでデータ信号線ＩＯ０〜ＩＯ７を介してフラッシュメモリに対して自動プログラム命令Ｋ２が出力されると、フラッシュメモリ内で自動プログラム機能によりデータの書き込み動作が開始される。また、図３から分かるように、シリアルデータ入力命令Ｋ１、書き込み開始アドレスＡ０〜Ａ２、及び書き込みデータＤ０〜Ｄｍがフラッシュメモリに入力されている間は、ＲＥＡＤＹ／ＢＵＳＹ信号が「Ｈ」レベルであるが、自動プログラム命令Ｋ２が入力されて自動プログラム機能が動作すると「Ｌ」レベルとなる。
【０００７】
自動プログラム機能によりデータの書き込み動作が行われている間はＲＥＡＤＹ／ＢＵＳＹ信号は「Ｌ」レベルであるが、書き込み動作が終了した時点、又は、予め定められた規定回数だけ書き換え動作を終えると「Ｈ」レベルになる。ＲＥＡＤＹ／ＢＵＳＹ信号は「Ｈ」レベルに変化した後で、データ信号線ＩＯ０〜ＩＯ７を介してフラッシュメモリに対して書き込み動作の判定結果を読み出すためのステータスリード命令Ｋ４を出力すると、書き込み動作の判定結果ＲＥがフラッシュメモリから出力される。
【０００８】
【発明が解決しようとする課題】
ところで、フラッシュメモリが自動プログラム機能によりデータを書き込む時間、つまり自動プログラム命令Ｋ２がフラッシュメモリに入力されてからＲＥＡＤＹ／ＢＵＳＹ信号が「Ｈ」レベルになるまでに要する時間は、予め定まった一定の時間ではなく、例えば１００〜１０００μｓｅｃと時間幅が広い。このため、フラッシュメモリを試験する従来の半導体集積回路試験装置は、ＲＥＡＤＹ／ＢＵＳＹ信号を監視し、そのレベルが「Ｈ」になった時点で次の試験パターンを出力するようにしていた。
【０００９】
しかしながら、試験パターンを発生する試験パターン発生部は、高速動作を実現するために多数のフリップフロップを含み、基準クロックによってパイプライン処理を行うように構成されている。このため、フラッシュメモリから出力されるＲＥＡＤＹ／ＢＵＳＹ信号が「Ｈ」レベルになってから、試験パターンがフラッシュメモリに入力されるまでに数クロック分要し、この時間が無駄時間となってしまう。
【００１０】
この無駄時間はフラッシュメモリに対して書き込み開始アドレス及び書き込みデータを出力する度に生じる。また、フラッシュメモリに対する試験は１種類のみではなく数十種類の試験が行われる。よって、個々の無駄時間はさほど長くない時間ではあるが、フラッシュメモリに対する試験を開始してから全ての試験が終了するまでの無駄時間を合計すると、無視できない長さとなってしまい、試験効率の低下を招いていたという問題があった。
【００１１】
本発明は上記事情に鑑みてなされたものであり、自動プログラム機能を有する被試験対象に対してアドレス及びデータを出力する度に生ずる無駄時間を無くすことで効率的に試験を行うことができる半導体集積回路試験装置及び方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路試験装置は、記憶内容を変更するために複数回の変更動作を内部で行う自動プログラム機能が設けられた被試験対象の試験を行う半導体集積回路試験装置であって、基準クロック（ＣＬＫ）を発生する基準クロック発生部（１６）と、前記基準クロックに同期して、少なくとも前記被試験対象に対して前記変更動作を開始させる第１命令（Ｋ２）を含むパターンを発生するパターン発生部（１１）と、前記パターン発生部が前記第１命令を含むパターンを出力して前記被試験対象の前記変更動作が開始されてから前記変更動作が終了するまでの間、前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を遮断することで、前記パターン発生部の動作を停止させるクロック遮断部（１４、１５）とを備えることを特徴としている。
この発明によれば、第１命令を被試験対象に与えて被試験対象が自動プログラム機能により更新動作を開始してから更新動作が終了するまでの間、パターン発生部に対する基準クロックの供給を停止してパターン発生部の動作を停止させている。よって、例えばパターン発生部が第１命令を含むパターンを発生した後直後に、被試験対象が変更動作を終了した直後に被試験対象に対して与える命令を含むパターンを発生させておけば、被試験対象の変更動作が終了してパターン発生部の動作が再開された時点で、直ちに被試験対象に与えるべきパターンが被試験対象に与えられることとなり、無駄時間が無くなるため効率的に被試験対象の試験を行うことができる。
また、本発明の半導体集積回路試験装置は、前記パターン発生部が、前記第１命令に続いて、前記変更動作が終了したか否かを判定するための第２命令（Ｋ３）及び前記変更動作の終了直後に前記被試験対象に与える第３命令（Ｋ４）を含むパターンを連続して出力することを特徴としている。
また、本発明の半導体集積回路試験装置は、前記クロック遮断部が、前記パターン発生部が前記第１命令を含むパターンの発生を開始してから出力するまでに要する時間を計時する計時部（１４）を備え、当該計時部の計時結果に基づいて前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を遮断することを特徴としている。
更に、本発明の半導体集積回路試験装置は、前記クロック遮断部が、前記被試験対象から出力される前記変更動作の状態を示す制御信号が前記変更動作の終了を示すものとなった場合に、前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を再開することを特徴としている。
上記課題を解決するために、本発明の半導体集積回路試験方法は、記憶内容を変更するために複数回の変更動作を内部で行う自動プログラム機能が設けられた被試験対象の試験を行う半導体集積回路試験方法であって、前記被試験対象に対して前記変更動作を開始させる第１命令、前記変更動作が終了したか否かを判定するための第２命令、及び前記変更動作の終了直後に前記被試験対象に与える第３命令を含むパターンを連続して発生するパターン発生ステップと、前記被試験対象に対して前記第１命令を含むパターンが出力され、当該第１命令に基づいて前記変更動作が開始された直後に、前記第２命令を含むパターンが出力されている状態で前記パターンの出力を停止させるパターン停止ステップと、前記変更動作が終了した直後に、前記被試験対象に対して第３命令を含むパターンを出力する出力再開ステップとを含むことを特徴としている。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体集積回路試験装置及び方法について詳細に説明する。図１は、本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。図１に示すように、本発明の一実施形態による半導体集積回路試験装置は、シーケンス制御部１０、パターン発生部１１、波形整形部１２、比較部１３、カウンタ部１４、クロックマスク部１５、及び基準クロック発生部１６を含んで構成され、例えばワークステーション等のコンピュータシステムによって作成された試験プログラムに従って試験条件を設定しつつ被試験メモリ２０の試験を行う。
【００１４】
ここで、被試験メモリ２０は、例えばフラッシュメモリであり、所定の大きさ（例えば、数キロバイト）のブロックを単位としてデータの書き込み、読み出し、及び消去（変更）を行う。また、被試験メモリ２０には、データの電気的な書き換えを行うために、複数回の書き換え動作（変更動作）を内部で制御し、データの書き換え終了後又は規定回数の動作を終了した後に書き換え動作の良否判定を行い、その結果を外部に出力する自動プログラム機能が設けられているとする。
【００１５】
シーケンス制御部１０は、試験プログラムに記述されたシーケンス制御命令を記憶するインストラクションメモリを備え、このインストラクションメモリに記憶されたシーケンス制御命令に従って、プログラムカウンタ信号Ｓ１を出力する。尚、図１においては図示を省略しているが、このプログラムカウンタ信号Ｓ１は内部に設けられた不図示のインストラクションメモリにフィードバックされており、プログラムカウンタ信号Ｓ１によって指定されたアドレスに記憶されているシーケンス制御命令が次のプログラムカウンタ信号Ｓ１として出力される。
【００１６】
また、詳細は後述するが、シーケンス制御部１０は、試験メモリ２０に対して自動プログラム機能を実行させる命令（自動プログラム命令Ｋ２（第１命令））をパターン発生部１１に出力させるプログラムカウンタ信号Ｓ１をパターン発生部１１に出力した後で、カウンタ部１４のカウントを開始させるカウントスタート信号Ｓ７を出力する。
【００１７】
パターン発生部１１は試験プログラムに記述されたパターン発生命令を記憶するインストラクションメモリを備え、シーケンス制御部１０から出力されるプログラムカウンタ信号Ｓ１によって指定されたアドレスに記憶されているパターン発生命令に従って、被試験対象としての被試験メモリ２０に印加するためのアドレス、試験パターン、及び期待値の元となるパターン信号Ｓ２を発生する。このパターン発生部１１は、処理の高速化を図るため、シーケンス制御部１０から出力されるプログラムカウンタ信号Ｓ１に対してパイプライン処理を行うように構成されている。
【００１８】
波形整形部１２は、試験プログラムに記述されたタイミング設定及び波形フォーマット設定に従い、パターン発生部１１から出力されるパターン信号Ｓ２の波形整形を行い、被試験メモリ２０に対してアドレス及び試験パターンを含む試験信号Ｓ３を出力するとともに、比較部１３に対して期待値が含まれる期待信号Ｓ４を出力する。比較部１３は、被試験メモリ２０に試験信号Ｓ３を印加して得られる出力信号Ｓ５と波形整形部１２から出力される期待信号Ｓ４との内容を比較して、その比較結果を示す比較信号Ｓ６を出力する。
【００１９】
カウンタ部１４は、シーケンス部１０からパターン発生部１１へプログラムカウンタ信号Ｓ１が出力されてからパターン発生部１１においてパイプライン処理が行われて、そのプログラムカウンタ信号Ｓ１に対応するパターン信号Ｓ２が出力するまでの時間をカウントするものである。このカウンタ部１４の初期値は、パターン発生部１１においてパイプライン処理を行うのに要するクロック数（基準クロックＣＬＫのクロック数）が予め設定されている。
【００２０】
このカウンタ部１４は、シーケンス制御部１０からカウントスタート信号Ｓ７が出力された時点でカウント（カウントダウン）を開始し、カウント値が「０」になった時点で、クロックマスク部１５に対してクロックマスク信号Ｓ８を出力する。また、カウンタ部１４は、比較部１３から出力される比較信号Ｓ６が、被試験メモリ２０の自動プログラム機能の実行が終了した旨を示すものである場合に、カウント値の初期化を行うとともに、クロックマスク信号Ｓ８の出力を停止する。尚、カウンタ部１４は、本発明にいう計時部に相当する。
【００２１】
クロックマスク部１５は、基準クロック発生部１６からシーケンス制御部１０及びパターン発生部１１への基準クロックＣＬＫの供給及び遮断を制御するものである。カウンタ部１４からクロックマスク信号Ｓ８が出力されていない場合は、基準クロック発生部１６からシーケンス制御部１０及びパターン発生部１１へクロックＣＬＫ（ＣＬＫ１）を供給し、クロックマスク信号Ｓ８が出力されている場合は、基準クロックＣＬＫ（ＣＬＫ１）の供給を遮断する。尚、上記カウンタ部１４及びクロックマスク部１５を含む構成は、本発明にいうクロック遮断部に相当する。
【００２２】
基準クロック発生部１６は、本実施形態の半導体集積回路試験装置の動作を規定する基準クロックＣＬＫを出力する。この基準クロックＣＬＫは、波形整形部１２、比較部１３、カウンタ部１４、及びクロックマスク部１５に供給されており、これらは基準クロックＣＬＫに同期して動作する。
【００２３】
次に、上記構成の本発明の一実施形態による半導体集積回路試験装置の動作について説明する。尚、以下の説明においては、被試験メモリ２０に対して試験パターンを与えてデータの書き込み動作の試験を行う場合の動作を例に挙げて説明する。また、パターン発生部１１が５段のパイプラインを有し、プログラムカウンタ信号Ｓ１がパターン発生部１１に入力されてから５クロック後に対応するパターン信号Ｓ２が出力されるものとする。また、カウンタ部１４のカウント値の初期値は「５」に設定されているものとする。
【００２４】
図２は、本発明の一実施形態による半導体集積回路試験装置を用いて被試験メモリ２０の試験を行うときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。尚、図２中において、ＣＶは、カウンタ部１４のカウント値を示し、Ｓ１１〜Ｓ１５は、パターン発生部１１内に設けられたパイプラインを構成する５段のフリップフロップそれぞれの出力信号を示している。
【００２５】
また、図２中のＫ１，Ｋ２，Ｋ４は、それぞれ図３を用いて説明したシリアルデータ入力命令、自動プログラム命令（第１命令）、及びステータスリード命令（第３命令）を示し、Ｋ３は被試験メモリ２０において自動プラグラムが終了したか否かを判定するための自動プログラム終了判定命令（第２命令）を示し、Ｋ５はステータスリード命令Ｋ４により読み出した結果を判定するためのステータスリード結果判定命令を示す。
【００２６】
試験が開始されて、シーケンス制御部１０からプログラムカウンタ信号Ｓ１が順次出力されると、パターン発生部１１は、プログラムカウンタ信号Ｓ１に応じたパターン信号Ｓ２を出力する。このパターン信号Ｓ２が出力されると、波形整形部１２は被測定メモリ２０に対して試験信号Ｓ３として、まずシリアルデータ入力信号Ｋ１を出力し、次いで書き込み開始アドレスＡ０〜Ａ３及びデータＤ０〜Ｄｍを順次出力する（図３参照）。
【００２７】
また、波形整形部１２から上記の試験信号Ｓ３及び期待信号Ｓ４が出力されている間にも、シーケンス制御部１０からはプログラムカウンタ信号Ｓ１が出力されている。ここで、シーケンス制御部１０から被試験メモリ２０に対して自動プログラム機能を実行させる命令（自動プログラム命令Ｋ２（第１命令））を示すプログラムカウンタ信号Ｓ１が出力されると（図２中における時刻ｔ１）、シーケンス制御部１０は時刻ｔ２において、カウンタ部１４に対してカウントスタート信号Ｓ７を出力する。カウンタ部１４はシーケンス制御部１０からカウントスタート信号Ｓ７が出力されると、基準クロックＣＬＫが入力される度にカウントダウンする（図２中のカウント値ＣＶ参照）。
【００２８】
また、自動プログラム命令Ｋ２を示すプログラムカウンタ信号Ｓ１がパターン発生部１１に入力されると、この信号はパターン発生部１１内においてパイプラインを構成するフリップフロップで順に処理され（出力信号Ｓ１１〜Ｓ１５参照）、５クロック後（時刻ｔ６）にパターン信号Ｓ２としてパターン発生部１１から出力されることが分かる。自動プログラム命令Ｋ２を示すパターン信号Ｓ２が波形整形部１２に入力されると、波形整形部１２は自動プログラム命令Ｋ２を含む試験信号Ｓ３を被試験メモリ２０出力し、これにより被試験メモリ２０内において自動プログラム機能によるデータの書き込み動作が開始される。
【００２９】
尚、図２を参照すると分かるように、シーケンス制御部１０からは自動プログラム命令（第１命令）を示すプログラムカウンタ信号Ｓ１に続いて、自動プログラム終了判定命令（第２命令）を示すプログラムカウンタ信号Ｓ２及びステータスリード命令（第３命令）を示すプログラムカウンタ信号Ｓ３が順に出力される（パターン発生ステップ）。
【００３０】
上記の自動プログラム命令Ｋ２を含む試験信号Ｓ３が被試験メモリ２０に出力されると、次の時点（時刻ｔ７）において、パターン発生部１１から自動プログラム終了判定命令Ｋ３を示すパターン信号Ｓ２が出力される。このパターン信号Ｓ２は、波形整形部１２を介して比較部１３へ出力される。これにより、比較部１３は被試験メモリ２０から出力される出力信号Ｓ５に基づいて、被試験メモリ２０の自動プログラム機能による書き込み動作が終了したか否かを判定する状態になる。
【００３１】
また、時刻ｔ７において、カウンタ部１４のカウント値ＣＶが「０」となり、カウンタ部１４からクロックマスク部１５へクロックマスク信号Ｓ８が出力される。このクロックマスク信号Ｓ８が入力されると、クロックマスク部１５は基準クロック発生部１６からシーケンス制御部１０及びパターン発生部１１への基準クロックＣＬＫの供給を遮断し、シーケンス制御部１０及びパターン発生部１１の動作を停止させる。よって、この時点において半導体集積回路試験装置は、波形整形部１２から比較部１３へ期待信号Ｓ４としてプログラム終了判定命令Ｋ３を示すパターンが出力されている状態でパターン発生部１１からのパターンの出力が停止した状態になる（パターン停止ステップ）。
【００３２】
被試験メモリ２０において、自動プログラム機能によりデータの書き込み動作が進み、動作が完了するか又は規定回数の動作を終了すると、ＲＥＡＤＹ／ＢＵＳＹ信号が「Ｈ」レベルになるとともに、被試験メモリ２０から駆動プログラム機能の書き込み動作の結果を示す出力信号Ｓ５が出力される。比較部１３はこの出力信号Ｓ５と期待信号Ｓ４として入力されるプログラム終了判定命令Ｋ３を示すパターンとを比較し、自動プログラム機能による動作が終了した旨を示す比較信号Ｓ６を出力する。
【００３３】
この比較信号Ｓ６がカウンタ部１４に入力されると、カウンタ部１４はカウント値ＣＶの初期化を行ってカウント値を「５」に設定するとともに、クロックマスク部１５に対するクロックマスク信号Ｓ８の出力を停止する。これにより、基準クロック発生部１６からシーケンス制御部１０及びパターン発生部１１へ基準クロックが供給され、シーケンス制御部１０及びパターン発生部１１の動作が再開される。
【００３４】
パターン発生部１１の動作が再開されると、再開された時点（時刻ｔ１１）において、パターン発生部１１からステータスリード命令Ｋ４（第３命令）を示すパターン信号Ｓ２が出力される。時刻ｔ１１でパターン発生部１１から出力されるパターン信号Ｓ３は、パターン発生部１１等への基準クロックＣＬＫの供給停止により、波形整形部１２から比較部１３へ出力され続けていたパターン（自動プログラム終了判定命令Ｋ３）に続くステータスリード命令Ｋ４を示すパターンである点に注意されたい。このようにして、被試験メモリ２０において自動プログラム機能によりデータの書き込み動作が終了した直後に、ステータスリード命令Ｋ４を示すパターンが試験信号Ｓ３として被試験メモリ２０に供給される（出力再開ステップ）。
【００３５】
以上説明したように、本実施形態においては、被試験メモリ２０が自動プログラム機能によりデータの書き込み動作を行っている間に、パターン発生部１１内において自動プログラム機能が終了した時点で被試験メモリ２０に供給すべきパターンを進めた上で被試験メモリ２０の自動プログラム機能が終了するまでパターン発生部１１の動作を停止させている。このため従来生じていた自動プログラム機能が終了した時点における無駄時間を皆無にすることができ、効率よく被試験メモリ２０の試験を行うことができる。
【００３６】
以上、本発明の一実施形態による半導体集積回路試験装置及び方法について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態においては、パターン発生部１１が５段のフリップフロップを有するパイプラインを備える場合を例に挙げて説明したが、段数に制限はない。但し、パターン発生部１１に設けられたパイプラインの段数に応じて、カウンタ部１４の初期値を変更する必要がある。また、上記実施形態では、被試験メモリ２０にデータを書き込む際の動作を例に挙げて説明しｔが、被試験メモリ２０の記憶内容を消去する場合も同様の動作が行われる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、第１命令を被試験対象に与えて被試験対象が自動プログラム機能により更新動作を開始してから更新動作が終了するまでの間、パターン発生部に対する基準クロックの供給を停止してパターン発生部の動作を停止させている。よって、例えばパターン発生部が第１命令を含むパターンを発生した後直後に、被試験対象が変更動作を終了した直後に被試験対象に対して与える命令を含むパターンを発生しておけば、被試験対象の変更動作が終了してパターン発生部の動作が再開された時点で、直ちに被試験対象に与えるべきパターンが被試験対象に与えられることとなり、無駄時間が無くなるため効率的に被試験対象の試験を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体集積回路試験装置の構成を示すブロック図である。
【図２】本発明の一実施形態による半導体集積回路試験装置を用いて被試験メモリ２０の試験を行うときの半導体集積回路試験装置内における波形パターンの一例を示すタイミングチャートである。
【図３】フラッシュメモリにデータを書き込む際に、フラッシュメモリとの間で授受される信号の一例を示すタイミングチャートである。
【符号の説明】
１１　　　パターン発生部
１４　　　カウンタ部（クロック遮断部、計時部）
１５　　　クロックマスク部（クロック遮断部）
１６　　　基準クロック発生部
ＣＬＫ　　基準クロック
Ｋ２　　　自動プログラム命令（第１命令）
Ｋ３　　　自動プログラム終了判定命令（第２命令）
Ｋ４　　　ステータスリード命令（第３命令）

Claims

記憶内容を変更するために複数回の変更動作を内部で行う自動プログラム機能が設けられた被試験対象の試験を行う半導体集積回路試験装置であって、
基準クロックを発生する基準クロック発生部と、
前記基準クロックに同期して、少なくとも前記被試験対象に対して前記変更動作を開始させる第１命令を含むパターンを発生するパターン発生部と、
前記パターン発生部が前記第１命令を含むパターンを出力して前記被試験対象の前記変更動作が開始されてから前記変更動作が終了するまでの間、前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を遮断することで、前記パターン発生部の動作を停止させるクロック遮断部と
を備えることを特徴とする半導体集積回路試験装置。
前記パターン発生部は、前記第１命令に続いて、前記変更動作が終了したか否かを判定するための第２命令及び前記変更動作の終了直後に前記被試験対象に与える第３命令を含むパターンを連続して出力することを特徴とする請求項１記載の半導体集積回路試験装置。
前記クロック遮断部は、前記パターン発生部が前記第１命令を含むパターンの発生を開始してから出力するまでに要する時間を計時する計時部を備え、当該計時部の計時結果に基づいて前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を遮断することを特徴とする請求項１又は請求項２記載の半導体集積回路試験装置。
前記クロック遮断部は、前記被試験対象から出力される前記変更動作の状態を示す制御信号が前記変更動作の終了を示すものとなった場合に、前記基準クロック発生部から前記パターン発生部への前記基準クロックの供給を再開することを特徴とする請求項１から請求項３の何れか一項に記載の半導体集積回路試験装置。
記憶内容を変更するために複数回の変更動作を内部で行う自動プログラム機能が設けられた被試験対象の試験を行う半導体集積回路試験方法であって、
前記被試験対象に対して前記変更動作を開始させる第１命令、前記変更動作が終了したか否かを判定するための第２命令、及び前記変更動作の終了直後に前記被試験対象に与える第３命令を含むパターンを連続して発生するパターン発生ステップと、
前記被試験対象に対して前記第１命令を含むパターンが出力され、当該第１命令に基づいて前記変更動作が開始された直後に、前記第２命令を含むパターンが出力されている状態で前記パターンの出力を停止させるパターン停止ステップと、
前記変更動作が終了した直後に、前記被試験対象に対して第３命令を含むパターンを出力する出力再開ステップと
を含むことを特徴とする半導体集積回路試験方法。